JP4333492B2 - Method for manufacturing circuit module body - Google Patents
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Description
本発明は、薄膜形成技術によって絶縁層を介して微細配線や高精度の受動素子等を高密度に形成して薄型化を図った薄膜積層回路体をベース基板に実装した回路モジュール体の製造方法に関する。 The present invention relates to a method of manufacturing a circuit module body in which a thin film laminated circuit body, which is thinned by forming fine wirings, high-precision passive elements, etc. at high density through an insulating layer by thin film formation technology, is mounted on a base substrate. About.
パーソナルコンピュータ、携帯電話機、ビデオ機器、オーディオ機器等の各種モバイル電子機器においては、近年小型軽量化や多機能化、高機能化、高速処理化等が図られており、これに伴ってこれら機器に備えられる各種の電子部品や回路基板等も小型軽量化或いは高密度実装が図られている。モバイル電子機器においては、このために例えば薄膜形成技術等を用いて微細な配線パターンを有する配線層を多層に形成するとともに、キャパシタ、レジスタ或いはインダクタ等の受動素子やフィルタ等の機能素子を配線層内に作り込んだ多機能の回路モジュール体が開発されている（例えば、特許文献１参照）。 In recent years, various types of mobile electronic devices such as personal computers, mobile phones, video devices, and audio devices have been reduced in size, weight, functionality, functionality, and speed. Various electronic components and circuit boards provided are also reduced in size and weight or mounted in high density. In mobile electronic devices, for this purpose, a wiring layer having a fine wiring pattern is formed in multiple layers using, for example, a thin film forming technique, and a passive element such as a capacitor, a resistor or an inductor, or a functional element such as a filter is provided in the wiring layer. A multifunctional circuit module body built in has been developed (for example, see Patent Document 1).
図３８に示した通信機能用の高周波回路モジュール体２００においては、高周波特性を確保するために配線パターンの引き回しやグランドパターンの配置等についての対応を図るとともに、内外部からの電磁波妨害ノイズ（EMI:Electromagnetic Interference）の対応を図っている。高周波回路モジュール体２００は、制御回路部や電源回路或いはグランドパターン等が形成されたベース回路部２０１上に、キャパシタ素子２０２、レジスタ２０３或いはインダクタ素子２０４等を形成した高周波回路部２０５が積層形成される。高周波回路モジュール体２００には、高周波回路部２０５の最上層に高周波信号処理用ＬＳＩ２０６やチップ部品２０７が搭載される。
In the high-
高周波回路モジュール体２００には、高周波回路部２０５の最上層にシールドケース２０８が組み付けられる。シールドケース２０８は、例えばニッケルめっき銅板やステンレス板によって箱形に形成され、高周波回路部２０５を被覆することによって電磁波妨害ノイズの影響を遮断する。
In the high-frequency
ところで、上述した高周波回路モジュール体２００においては、配線基板上に受動素子や機能素子を有する高周波回路部２０５を形成する場合に、基板の耐熱性、耐薬品性或いは平坦性やそり、厚み精度等の問題から基板の材料や各素子を形成するプロセスに制約があり、また高精度かつ高精密に形成することが困難であった。高周波回路モジュール体２００においては、例えば耐熱性、耐薬品性を有し高精度の平坦面を形成することが可能な石英等のガラス基板を用いて高精度で微細化配線を有する高周波回路部２０５を形成し、この高周波回路部２０５のみを別基板に転写、実装するようにした製造方法も提案されている（例えば、特許文献２参照）。
By the way, in the high-
一方、出願人も、先に例えば特許文献３によって、新規な薄型回路モジュール体及びその製造方法を提供した。薄型回路モジュール体は、高精度の平坦面の形成が可能であり薄膜形成時の加温処理に対する耐熱特性やリソグラフ処理の際の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品特性を有するシリコン基板やガラス基板がダミー基板として用いられる。薄型回路モジュール体は、このダミー基板の主面上に剥離層を介して配線パターンや薄膜素子が作り込まれた多層の配線層を有する薄膜積層回路体を形成する。
On the other hand, the applicant previously provided a novel thin circuit module body and a method for manufacturing the same according to
薄型回路モジュール体は、薄膜積層回路体を剥離層を介してダミー基板から剥離し或いはダミー基板に形成した状態のまま反転してベース基板の主面上に実装される。薄型回路モジュール体は、ベース基板上に直接配線層や受動素子等を順次積層形成した上述した高周波回路モジュール体２００と比較して、基板の反りや表面の凹凸に影響されることなく微細な配線パターンや高精度の薄膜素子が作り込まれた多層の配線層が形成される。
The thin circuit module body is mounted on the main surface of the base substrate while the thin film laminated circuit body is peeled off from the dummy substrate via the peeling layer or inverted while being formed on the dummy substrate. Compared with the above-described high-frequency
高周波回路モジュール体２００は、上述したように高周波回路部２０５が微細な配線パターンや高精度の薄膜素子や機能素子を作り込んだ多層の配線層を有して薄型に形成されており、モバイル電子機器等に用いることによりその小型化、薄型化或いは多機能化、高機能化を図ることを可能とするといった特徴を有している。
As described above, the high-
しかしながら、上述した従来の高周波回路モジュール体２００の製造方法においては、高周波回路部２０５が極めて薄厚であることから、ガラス基板から剥離してベース基板に実装する作業が極めて面倒であった。高周波回路モジュール体２００の製造方法においては、高周波回路部２０５を、高周波信号処理用ＬＳＩ２０６やチップ部品２０７と同様に実装機等を用いてベース基板に自動実装化することによってコストダウンを図る対応を採用することができないといった問題があった。
However, in the manufacturing method of the conventional high-frequency
また、高周波回路モジュール体２００の製造方法においては、ガラス基板から剥離した高周波回路部２０５を接着剤によってベース基板の主面上に接合して実装しているが、接合面での電気的抵抗が大きくなって電気的特性が低下するといった問題があった。高周波回路モジュール体２００の製造方法においては、高周波回路部２０５が接合工程の際に折れ曲がったり皺が生じてベース基板側との位置決めが高精度に行い得なくなり、相対する端子部間の接続の信頼性が確保されないといった問題もあった。
In the method for manufacturing the high-
したがって、本発明は、ダミー基板上に製作された微細な配線パターンや高精度の薄膜素子や機能素子を作り込んだ多層の配線層を有する薄膜積層回路体がダミー基板から効率的に剥離されるようにして、コスト低減と信頼性や電気的特性の向上を図る回路モジュール体の製造方法を提供することを目的とする。 Therefore, according to the present invention, a thin film laminated circuit body having a fine wiring pattern manufactured on a dummy substrate and a multilayer wiring layer in which high-precision thin film elements and functional elements are formed is efficiently peeled from the dummy substrate. Thus, it is an object of the present invention to provide a method for manufacturing a circuit module body that reduces cost and improves reliability and electrical characteristics.
上述した目的を達成する本発明にかかる回路モジュール体の製造方法は、配線層が形成されたベース基板上に、絶縁層を介して薄膜素子や機能素子等を作り込んだ多層の配線層を薄膜形成技術により形成した少なくとも１個以上の薄膜積層回路体を主面上に実装してなる回路モジュール体を製造する。回路モジュール体の製造方法は、薄膜積層回路体をダミー基板の平坦化された主面上に形成し、この薄膜積層回路体を剥離工程によりダミー基板から剥離してベース基板の主面上或いは配線層内に実装する。 A method of manufacturing a circuit module body according to the present invention that achieves the above-described object is a method of forming a multilayer wiring layer in which a thin film element or a functional element is formed on an insulating layer on a base substrate on which a wiring layer is formed. A circuit module body is manufactured by mounting at least one thin film laminated circuit body formed by the forming technique on the main surface. In the method of manufacturing a circuit module body, a thin film laminated circuit body is formed on a flattened main surface of a dummy substrate, and the thin film laminated circuit body is peeled off from the dummy substrate by a peeling process to be formed on the main surface of the base substrate or wiring. Implement in the layer.
回路モジュール体の製造方法は、薄膜積層回路体の製作工程が、ダミー基板の平坦化された主面上に剥離層を形成する剥離層形成工程と、剥離層上に絶縁層を介して多層の配線層や薄膜素子を薄膜形成技術により形成するとともにベース基板に対する実装面に接続端子部を形成してなる多数個の薄膜積層回路体を分離スリットを介して互いに区分した状態で形成する薄膜回路層形成工程と、各分離スリットに対応して多数個のスリットが形成された保持フィルム材を相対するそれぞれの分離スリットとスリットとを位置合わせした状態で各薄膜積層回路体に被せるようにして貼り付ける保持フィルム材貼付工程と、剥離層の金属層を溶解する剥離溶液中に浸漬して各薄膜積層回路体を保持フィルム材で保持した状態でダミー基板から全体を剥離する薄膜積層回路体剥離工程と、各薄膜積層回路体を分離スリットを介して保持フィルム材から１個ずつ分離する薄膜積層回路体分離工程とを有してなる。 The manufacturing method of the thin film laminated circuit body includes a peeling layer forming step in which a peeling layer is formed on the planarized main surface of the dummy substrate, and a multilayer structure through an insulating layer on the peeling layer. A thin film circuit layer in which a wiring layer and a thin film element are formed by a thin film forming technique, and a plurality of thin film laminated circuit bodies formed by forming connection terminal portions on a mounting surface with respect to a base substrate are separated from each other through separation slits. A thin film laminated circuit body is pasted in a state where the respective separation slits and slits are aligned with the forming film and the holding film material in which a large number of slits are formed corresponding to each separation slit. Holding film material pasting step and the entire film is peeled off from the dummy substrate in a state where each thin film multilayer circuit body is held by the holding film material by dipping in a peeling solution for dissolving the metal layer of the peeling layer And a thin film layered circuit body peeling step of, consisting and a thin-film multilayer circuit body separation step of separating each of the thin film multilayer circuit body one by one from the holding film material through the separation slit.
回路モジュール体の製造方法においては、剥離層形成工程において、耐熱性や耐薬品性に優れかつ高精度の平坦面の形成が可能な例えばシリコンやガラス基板からなるダミー基板の主面上に、酸或いはアルカリ溶液に可溶性の金属膜を成膜するとともに、この金属膜上に保護層を成膜して剥離層が形成される。剥離層形成工程においは、上述したダミー基板を用いることにより、その主面上に高精度の平坦面を有する剥離層を形成する。 In the method of manufacturing a circuit module body, in the peeling layer forming step, an acid surface is formed on a main surface of a dummy substrate made of, for example, silicon or glass substrate, which is excellent in heat resistance and chemical resistance and capable of forming a highly accurate flat surface. Alternatively, a metal film soluble in an alkaline solution is formed, and a protective layer is formed on the metal film to form a release layer. In the release layer forming step, the above-described dummy substrate is used to form a release layer having a high-precision flat surface on the main surface.
回路モジュール体の製造方法においては、薄膜回路層形成工程において、剥離層上に、絶縁層と配線層とが多層に形成されるとともに、配線層内に薄膜受動素子や薄膜機能素子が作り込まれ、かつ接続端子層や層間接続部が形成された多数の薄膜積層回路体を分離スリットを介して互いに区分した状態で形成する。薄膜回路層形成工程においては、耐熱特性やリソグラフ処理の際の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品特性を有する上述したダミー基板を用いてその主面上に多層配線層や各素子を形成することにより、配線層や各素子等を形成する際に加熱処理や薬品処理の影響或いは基板の反りや表面の凹凸による影響を受けることなく、微細かつ高精度の配線パターンや薄膜素子が形成される。 In the method of manufacturing a circuit module body, in the thin film circuit layer forming step, an insulating layer and a wiring layer are formed in a multilayer on the release layer, and a thin film passive element and a thin film functional element are formed in the wiring layer. In addition, a large number of thin-film laminated circuit bodies on which connection terminal layers and interlayer connection portions are formed are formed in a state of being separated from each other through separation slits. In the thin film circuit layer forming process, the above-mentioned dummy substrate is used on the main surface, which has the heat resistance characteristics, the maintenance of the depth of focus during lithographic processing, the contact alignment characteristics at the time of masking, and the insulating and chemical resistance characteristics. By forming a multilayer wiring layer and each element on the substrate, the wiring layer and each element are not affected by heat treatment or chemical treatment, or by warping of the substrate or surface irregularities. Wiring patterns and thin film elements are formed.
回路モジュール体の製造方法においては、保持フィルム材貼付工程において、可撓性フィルム材に光照射或いは加熱処理により接着強度が低下する接着剤層を設けるとともに各分離スリットに対応する多数個のスリットが形成されることによって各薄膜積層回路体を１個ずつ貼り合わせる多数の貼合せ領域に区割りされた保持フィルム材が用いられて、この保持フィルム材を薄膜積層回路体上に各分離スリットとスリットとを位置合わせして接着剤層によって貼り合わせる。また、保持フィルム材貼付工程においては、保持フィルム材を、ダミー基板の外径よりも大きな内径を有するリング状のホルダ部材に外周部を固定して用いられるようにしてもよい。 In the method of manufacturing a circuit module body, in the holding film material sticking step, an adhesive layer whose adhesive strength is reduced by light irradiation or heat treatment is provided on the flexible film material and a plurality of slits corresponding to each separation slit are provided. A holding film material divided into a number of bonding regions for bonding each thin film laminated circuit body one by one is formed, and this holding film material is formed on each thin film laminated circuit body with each separation slit and slit. Are aligned and bonded with an adhesive layer. Further, in the holding film material sticking step, the holding film material may be used by fixing the outer peripheral portion to a ring-shaped holder member having an inner diameter larger than the outer diameter of the dummy substrate.
回路モジュール体の製造方法においては、薄膜積層回路体剥離工程において、薄膜積層回路体を形成するとともに保持フィルム材を貼り合わせたダミー基板が酸溶液又はアルカリ溶液からなる剥離溶液中に浸漬される。回路モジュール体の製造方法においては、剥離溶液がダミー基板の外周部位とともに各スリットと分離スリットとを介して内方部位からも剥離層に浸透して金属層を全体に亘って効率よく溶解することで、内方部位に形成された薄膜積層回路体もダミー基板から保持フィルム材によって保持された状態で剥離動作が行われるようになる。回路モジュール体の製造方法においては、可撓性を有する保持フィルム材が、ダミー基板から剥離層を介して剥離される各薄膜積層回路体の変形状態に倣って変形することで、ダミー基板に対する各薄膜積層回路体の結合強度にバラツキがあっても無理の無い剥離が行われるようになるとともに剥離溶液の浸透も促進されて各薄膜積層回路体が効率的かつきれいな状態で剥離されるようになる。 In the method for manufacturing a circuit module body, in the thin film laminated circuit body peeling step, the dummy substrate on which the thin film laminated circuit body is formed and the holding film material is bonded is immersed in a peeling solution made of an acid solution or an alkali solution. In the method of manufacturing a circuit module body, the stripping solution penetrates the stripping layer from the inner portion through each slit and separation slit together with the outer peripheral portion of the dummy substrate, and efficiently dissolves the metal layer throughout. Thus, the peeling operation is performed in a state where the thin film laminated circuit body formed in the inner portion is also held by the holding film material from the dummy substrate. In the method for manufacturing a circuit module body, the flexible holding film material is deformed in accordance with the deformation state of each thin film laminated circuit body that is peeled from the dummy substrate via the peeling layer, thereby Even if there is variation in the bonding strength of the thin film multilayer circuit body, it will be possible to perform easy peeling, and the penetration of the stripping solution will be promoted, so that each thin film multilayer circuit body will be peeled efficiently and cleanly. .
回路モジュール体の製造方法においては、薄膜積層回路体分離工程において、例えば紫外線照射或いは加熱処理を施すことによって保持フィルム材の接着剤の接着強度を低下させて各薄膜積層回路体を分離スリットを介して１個ずつ分離する。回路モジュール体の製造方法においては、分離した薄膜積層回路体を、相対する接続端子部を接合することにより、電源部や信号配線部等を形成したベース基板上に実装する。 In the method of manufacturing a circuit module body, in the thin film laminated circuit body separation step, for example, the adhesive strength of the adhesive of the holding film material is lowered by performing ultraviolet irradiation or heat treatment, so that each thin film laminated circuit body is passed through the separation slit. Separate them one by one. In the method of manufacturing a circuit module body, the separated thin film laminated circuit body is mounted on a base substrate on which a power supply section, a signal wiring section, and the like are formed by joining opposing connection terminal sections.
本発明にかかる回路モジュール体の製造方法によれば、ダミー基板上に剥離層を介して多数個の薄膜積層回路体を分離スリットを介して相互に区分して形成するとともに分離スリットに対応してスリットが形成された保持フィルム材を各薄膜積層回路体に被せるようにして貼り合わせるようにしたことから、薄膜積層回路体剥離工程において、剥離溶液がダミー基板の外周部位ばかりでなく各スリットと分離スリットとを介して内方部位からも剥離層に浸透して金属層を全体に亘って溶解することで、薄膜積層回路体を効率よく、剥離することが可能となる。回路モジュール体の製造方法によれば、各薄膜積層回路体が保持フィルム材によって保持された状態でダミー基板から剥離されることから、各薄膜積層回路体に無理な引剥し力が作用されずに剥離することが可能となり、配線パターンや薄膜素子の破損等の発生が防止されるとともに剥離後の取り扱いも容易となる。回路モジュール体の製造方法によれば、微細な配線パターンや高精度の薄膜素子が作り込まれた多層配線層を有する薄型で高精度かつ効率的に製作した薄膜積層回路体をベース基板に実装することで、薄膜積層回路体とベース基板とが電磁的に分離されて相互の干渉を抑制し、高機能化や多機能化或いは特性向上を図った回路モジュール体を製造する。 According to the method for manufacturing a circuit module body according to the present invention, a plurality of thin film laminated circuit bodies are formed on a dummy substrate through a separation layer and separated from each other through a separation slit, and corresponding to the separation slit. Since the holding film material on which the slit is formed is put on each thin film laminated circuit body and bonded together, in the thin film laminated circuit body peeling process, the peeling solution separates not only from the outer peripheral part of the dummy substrate but also from each slit. It is possible to efficiently peel the thin film laminated circuit body by penetrating the peeling layer also from the inner part through the slit and dissolving the metal layer over the whole. According to the method of manufacturing a circuit module body, since each thin film laminated circuit body is peeled off from the dummy substrate while being held by the holding film material, an unreasonable peeling force is not applied to each thin film laminated circuit body. It becomes possible to peel off, and the occurrence of damage to the wiring pattern and the thin film element is prevented, and handling after peeling becomes easy. According to the method of manufacturing a circuit module body, a thin, high-precision and efficient thin-film laminated circuit body having a multilayer wiring layer in which fine wiring patterns and high-precision thin-film elements are formed is mounted on a base substrate. As a result, the thin film laminated circuit body and the base substrate are electromagnetically separated to suppress mutual interference, and a circuit module body with improved functionality, increased functionality, or improved characteristics is manufactured.
以下、本発明の実施の形態として示す高周波回路モジュール体（回路モジュール体）１及びその製造方法について、図面を参照して詳細に説明する。図１に示した高周波回路モジュール体１は、例えば情報通信機能やストレージ機能等を有しており、パーソナルコンピュータ、携帯電話機或いはオーディオ機器等の各種モバイル電子機器に搭載され、或いはオプションとして挿脱される超小型通信機能モジュール体の高周波回路体を構成する。高周波回路モジュール体１は、詳細を省略するが、送受信信号からいったん中間周波数に変換するようにしたスーパーへテロダイン方式による高周波送受信回路部或いは中間周波数への変換を行わずに情報信号の送受信を行うようにしたダイレクトコンバージョン方式による高周波送受信回路部等が形成されている。
Hereinafter, a high-frequency circuit module body (circuit module body) 1 shown as an embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the drawings. The high-frequency
高周波回路モジュール体１は、詳細を後述するように主面２ａ上に剥離層３を形成したダミー基板２が用いられ、剥離層３上に薄膜技術によって製作された多数個の薄膜積層回路体（薄膜積層回路体）４Ａ〜４Ｎを積層形成する工程と、各薄膜積層回路体４を剥離層３を介してダミー基板２から一括して剥離する工程と、各薄膜積層回路体４を個々に分離した後にベース基板５に実装する工程等を経て製造される。高周波回路モジュール体１は、ベース基板５が、薄膜積層回路体４に対して電源や制御信号等を供給する電源系或いは制御系の配線部或いはグランド部を構成する。
As will be described in detail later, the high-frequency
高周波回路モジュール体１は、薄膜積層回路体４とベース基板５とを電気的かつ電磁的に分離した構造とすることで、相互の干渉を抑制して特性の向上を図るとともに充分な面積を有する電源パターンやグランドパターンをベース基板５に形成して薄膜積層回路体４内に形成された回路部が安定した動作を行う。なお、高周波回路モジュール体１は、後述するように絶縁層を介して多層の配線層を有する薄膜積層回路体４を有するが、例えば単層の配線層を有する薄膜積層回路体を備えるようにしてもよい。
The high-frequency
ベース基板５は、多層配線基板として従来一般的に用いられる例えばガラスエポキシ、ポリイミド、ポリフェニレンエーテル、ビスマレイトトリアジン或いはポリテトラフルオロエチレン等を基材とする有機基板や、ガラス、アルミナ、セラミック等を基材とする無機基板或いは有機材料と無機材料との複合基板が用いられる。ベース基板５は、比較的廉価な基材を用いてさほど精度を要しない従来の一般的な多層配線技術によって形成されることで、廉価に形成される。ベース基板５には、詳細を省略するが、信号配線パターン６や電源配線パターン７或いはグランドパターン８等が多層に形成されるとともに各層がビア９によって層間接続されている。
The
ベース基板５には、図１に示すようにソルダレジスト層１０によって被覆される最上層５ａに、それぞれソルダレジスト層１０に形成した開口部１０ａを介して外方に臨ませられて薄膜積層回路体４を機械的かつ電気的に接続するための多数個の実装用端子部１１がパターン形成されている。ベース基板５には、各実装用端子部１１上にそれぞれはんだバンプ１２が形成されている。ベース基板５には、ソルダレジスト層１３によって被覆される最下層５ｂに、それぞれソルダレジスト層１３に形成された開口部から外方に臨ませられて高周波回路モジュール体１を図示しないインタポーザ等に実装するための多数個の接続用端子部１４が形成されている。
As shown in FIG. 1, the
薄膜積層回路体４は、図２に示すように詳細を後述する薄膜技術や厚膜技術を用いる製作工程によって製作され、第１絶縁層１５乃至第３絶縁層１７と、微細な幅とピッチを有する高精度の配線パターンが形成された第１配線層１８乃至第３配線層２０或いは層内等に高精度に作り込まれた複数のキャパシタ素子２１、レジスタ素子２２或いはインダクタ素子２３等が高精度に作り込まれている。薄膜積層回路体４には、第１絶縁層１５に設けられた端子開口１５ａに臨んでベース基板５のはんだバンプ１２が接合される複数個の実装接続ランド２４が形成されるとともに、第３絶縁層１７上に形成したソルダレジスト層２５に設けられた開口２５ａに臨んで多数個の外部電極２６が形成されている。
As shown in FIG. 2, the thin film
薄膜積層回路体４は、外部電極２６を介してその上部にフィルタ等の電子部品やチップ部品を直接実装することを可能とする。したがって、薄膜積層回路体４は、内部に作り込みができなかった素子等を最上層に実装することが可能であり、配線長の短縮化が図れるようにする。また、薄膜積層回路体４は、各外部電極２６がベース基板５側の各実装用端子部１１と対応して形成されており、相対する各実装接続ランド２４と各実装用端子部１１とを接続することによってベース基板５に実装される。
The thin film
薄膜積層回路体４は、第１絶縁層１５に形成した第１ビア２８によって実装接続ランド２４と第１配線層１８との層間接続が適宜行われ、第２絶縁層１６に形成した第２ビア２９によって第１配線層１８と第２配線層１９との層間接続が適宜行われ、さらに第３絶縁層１７に形成した第３ビア３０を介して第２配線層１９と第３配線層２０との層間接続が適宜行われる。高周波回路モジュール体１は、薄膜積層回路体４内に、上下配線層間のビアを直接形成するいわゆるビア−オン−ビア（Via-on-Via）構造を備えることによって、配線長の短縮化を図りかつ伝送信号の減衰が低減されるとともに信号遅延を最小限とした接続が行われるようになる。
In the thin film
キャパシタ素子２１は、例えばデカップリングキャパシタやＤＣカット用のキャパシタであり、詳細を後述する工程によりタンタルオキサイト（ＴａＯ）膜や窒化タンタル（ＴａＮ）膜により形成される。レジスタ素子２２は、例えば終端抵抗用のレジスタであり、窒化タンタル膜によって形成される。高周波回路モジュール体１は、従来チップ部品によって対応していた各種の受動素子を薄膜積層回路体４の層内にそれぞれ薄膜形成することによって、極めて小型でかつ高性能の受動素子等が搭載されることになり小型、薄型化が図られるようになる。
The
薄膜積層回路体４は、ベース基板５に対して、相対する実装接続ランド２４と実装用端子部１１との位置合わせが行われて、最上層５ａと第１絶縁層１５との間に介在してアンダフィル層２７が形成される。薄膜積層回路体４は、例えば加熱圧着装置等を用いてはんだバンプ１２を溶融するによって相対する実装接続ランド２４と実装用端子部１１とをはんだ付けすることによって実装されて高周波回路モジュール体１を構成する。高周波回路モジュール体１は、ベース基板５側に電源回路やグランド或いは制御信号等の低速信号用の回路を形成するとともに、薄膜積層回路体４側にＬＳＩ等間の高速信号用回路を形成する。高周波回路モジュール体１は、ベース基板５側に充分な面積を有する電源配線パターン７やグランドパターン８が形成されて薄膜積層回路体４に対してレギュレーションの高い電源供給が行われるようになる。
The thin film
高周波回路モジュール体１は、各種の受動素子を配線層内に作り込んで多機能化等を図る部位が薄型の薄膜積層回路体４として製作されてベース基板５に実装されることから、小型化薄型化が図られる。高周波回路モジュール体１は、簡易な設備と簡易な工程とにより歩留まりの向上も図られて製造されることから、低コスト化が図られる。
The high-frequency
以上のように構成された高周波回路モジュール体１は、図３に示す製造工程を経て製造される。なお、高周波回路モジュール体１の製造工程は、ダミー基板２上に同一仕様の多数個の薄膜積層回路体４を一括して製作したり、複数仕様の多数個の薄膜積層回路体４を同時に製作するようにしてもよい。
The high-frequency
高周波回路モジュール体１の製造工程は、主面２ａが平坦化されたシリコン基板やガラス基板からなるダミー基板２が供給され、主面２ａ上に剥離層３を形成する剥離層形成工程ｓ−１を有する。高周波回路モジュール体１の製造工程は、剥離層３上に薄膜積層回路体４を製作する工程を有する。高周波回路モジュール体１の製造工程は、製作された薄膜積層回路体４をダミー基板２から剥離する工程を有する。高周波回路モジュール体１の製造工程は、薄膜積層回路体４をベース基板５に実装する工程を有する。
The manufacturing process of the high-frequency
薄膜積層回路体４の製作工程は、剥離層３上に実装接続ランド２４を形成する実装接続ランド形成工程ｓ−２と、第１絶縁層１５を形成する第１絶縁層形成工程ｓ−３と、第１配線層１８を形成する第１配線層形成工程ｓ−４と、第２絶縁層１６を形成する第２絶縁層形成工程ｓ−５と、各薄膜素子を形成する素子形成工程ｓ−６とを有する。薄膜積層回路体４の製作工程は、第２配線層１９を形成する第２配線層形成工程ｓ−７と、第３絶縁層１７を形成する第３絶縁層形成工程ｓ−８と、第３配線層２０を形成する第３配線層形成工程ｓ−９と、ソルダレジスト層２５と外部電極２６を形成するソルダレジスト層・外部電極形成工程ｓ−１０とを有する。
The manufacturing process of the thin film
高周波回路モジュール体１の製造工程は、剥離層３の一部を除去する剥離層部分除去工程ｓ−１１と、ダミー基板２上に形成された薄膜積層回路体４を覆うようにして 保持フィルム材３１を貼り合わせる保持フィルム材貼合せ工程ｓ−１２と、保持フィルム材３１によって各薄膜積層回路体４を保持した状態でダミー基板２から剥離する剥離工程ｓ−１３と、保持フィルム材３１から各薄膜積層回路体４を１個ずつ分離する薄膜積層回路体分離工程ｓ−１４とを有する。高周波回路モジュール体１の製造工程は、所定の配線層等が多層に形成されたベース基板５が供給され、このベース基板５にはんだバンプ１２を形成するはんだバンプ形成工程ｓ−１５や、ベース基板５に薄膜積層回路体４を実装する薄膜積層回路体実装工程ｓ−１６等を有する。
The manufacturing process of the high-frequency
保持フィルム材貼合せ工程ｓ−１１に用いられる保持フィルム材３１は、図４に示すように耐熱性及び耐薬品性と可撓性とを有する例えばポリエステル、ポリエチレンテレフタレート、ポリイミド等の合成樹脂製基材フィル３１ａと、この基材フィル３１ａの全面に形成した接着剤層３１ｂとからなる。保持フィルム材３１は、ダミー基板２の外径よりも大きくかつ厚みが３０μｍ〜５０μｍの基材フィル３１ａに対して、層厚が４０μｍ〜８０μｍ程度の接着剤層３１ｂが形成されてなる。保持フィルム材３１には、マトリックス状に多数のスリット３２が形成されており、これらスリット３２によって後述する工程を経てダミー基板２上に製作される各薄膜積層回路体４とそれぞれ対応する多数の貼合せ領域３３に区割りされる。
As shown in FIG. 4, the holding
保持フィルム材３１は、接着剤層３１ｂが、例えば紫外線を照射したり加熱処理を行うことによって内部に気泡が生じ、この気泡の存在によって接着対象体間の接着強度が低下する光照射低下型接着剤或いは熱低下型接着剤が用いられて形成される。保持フィルム材３１は、後述するようにダミー基板２から各薄膜積層回路体４を保持して一括して剥離した後に、光照射や加熱処理を施すことにより各薄膜積層回路体４が１個ずつ容易に分離されるようにする。なお、保持フィルム材３１には、具体的には例えば日東電工社製の商品名「リバアルファ」等が用いられる。保持フィルム材３１は、接着剤層３１ｂに光照射低下型接着剤を用いる場合に、基材フィル３１ａが透明等の光透過性を有するフィルム材とされる。
In the holding
保持フィルム材３１は、図５に示したフォルダ部材３４によって外周部を保持されることにより、剥離治具３５を構成する。フォルダ部材３４は、例えば厚みが０．５ｍｍ乃至２ｍｍ程度の金属板が用いられ、保持フィルム材３１の外径よりもやや小径とされた開口部３４ａが形成されている。フォルダ部材３４には、図６に示すように開口部３４ａを閉塞するようにして組み合わされた保持フィルム材３１の外周部を全周に亘って接合されて剥離治具３５を構成する。
The holding
剥離治具３５は、剥離工程ｓ−１２から薄膜積層回路体分離工程ｓ−１４において、薄厚で形成される各薄膜積層回路体４が精度よく剥離されるようにするとともに容易な取り扱いが行われるようにする。なお、剥離治具３５は、保持フィルム材３１に対してさらに補強フィルム材を接合したものを用いるようにしてもよい。補強フィルム材としては、例えば回路基板の表面研磨やダイシングを行う際に用いるダイシングテープ等を用いるようにすればよい。
The peeling
剥離層形成工程ｓ−１は、耐熱性や耐薬品性に優れ、高精度の平坦面を形成することが可能であるとともにリソグラフ処理時に際して焦点深度の保持、マスキング時のコンタクトアライメント特性が良好である絶縁材のシリコン基板やガラス基板からなるダミー基板２に対して、その主面２ａ上に剥離層３を全面に亘って形成する工程である。剥離層形成工程ｓ−１は、詳細には、図７に示すように第１金属膜３６を形成する工程と、この第１金属膜３６上に第２金属膜３７を形成する工程と、第２金属膜３７を被覆する絶縁性の保護樹脂膜３８を形成する工程とからなる。
The release layer forming step s-1 is excellent in heat resistance and chemical resistance, can form a highly accurate flat surface, has good depth of focus during lithographic processing, and has good contact alignment characteristics during masking. This is a step of forming a
第１金属膜３６の形成工程においては、例えばスパッタ法や化学蒸着法（CVD:Chemical Vapor Deposition）等によって、２００Å〜５００Å程度の均一な膜厚を有するチタン、窒化チタン、クロム等の金属膜を形成する。第１金属膜３６は、ダミー基板２との密着性を向上させる機能を奏する。第２金属膜３７の形成工程においては、同様にして１０００Å〜３０００Å程度の均一な膜厚を有する銅、アルミニウム等の金属膜を形成する。第２金属膜３７は、剥離溶液によって溶解されることによりダミー基板２から薄膜積層回路体４を剥離する機能を奏する。
In the formation process of the
絶縁樹脂膜形成工程は、第２金属膜３７上に、例えばポリイミド樹脂等の絶縁性合成樹脂材を塗布均一性、厚み制御性を保持することが可能な例えばスピンコート法、カーテンコート法、ロールコート法或いはディップコート法等によって１ｕｍ〜３ｕｍ程度の膜厚の保護樹脂膜３８を形成する。保護樹脂膜３８は、後述する剥離工程ｓ−１２に際して、薬液から薄膜積層回路体４を保護する保護膜として機能する。なお、剥離層３は、上述したように第１金属膜３６と、第２金属膜３７及び保護樹脂膜３８の３層によって構成されるが、図８以降の各図では「３」の代表符号のみを付すものとする。
In the insulating resin film forming step, for example, an insulating synthetic resin material such as polyimide resin can be applied on the second metal film 37, for example, to maintain uniformity and thickness controllability, such as spin coating, curtain coating, roll A
実装接続ランド形成工程ｓ−２は、薄膜積層回路体４において最上層に設けられてフィルタ等の電子部品やチップ部品を直接実装するための実装接続ランド２４を形成する工程である。実装接続ランド形成工程ｓ−２は、詳細には下地金属膜の形成工程と、端子金属膜形成工程と、パターニング工程と、エッチング工程と、フォトレジスト除去工程等からなる。
The mounting connection land forming step s-2 is a step of forming a mounting
実装接続ランド形成工程ｓ−２においては、剥離層３上に密着性を向上させるチタン等の下地金属膜を、例えばスパッタ法等によって２００Å〜３０００Å程度の均一な膜厚で全面に亘って形成する。実装接続ランド形成工程ｓ−２においては、この下地金属膜上に端子金属層として良好な電気特性を有する金属膜、例えば金層をスパッタ法等によって２００Å〜３０００Å程度の均一な膜厚で全面に亘って形成する。
In the mounting connection land forming step s-2, a base metal film such as titanium for improving adhesion is formed on the
実装接続ランド形成工程ｓ−２においては、さらに端子金属層上にフォトレジスト層を形成した後にフォトリソグラフ処理を行う。フォトリソグラフ処理においては、実装接続ランド２４の対応箇所をマスキングした状態で露光、現像処理を行って金層を露出させるとともに、露出した金層をヨウ化カリウム溶液等のエッチング液を用いてエッチングを行う。フォトリソグラフ処理においては、金がエッチングされることによって露出したチタン層を希フッ酸溶液等のエッチング溶液を用いてエッチングする。実装接続ランド形成工程ｓ−２においては、金層上に残ったフォトレジスト層を、例えばフォトレジスト剥離液に浸漬する処理や酸素プラズマ処理を施すことによって除去して、図８に示すように剥離層３上に多数個の実装接続ランド２４を所定のパターンを以って形成する。
In the mounting connection land forming step s-2, a photolithography process is performed after a photoresist layer is further formed on the terminal metal layer. In the photolithographic process, the gold layer is exposed by performing exposure and development processes in a state where the corresponding portion of the mounting
第１絶縁層形成工程ｓ−３においては、図９に示すように各実装接続ランド２４を被覆して剥離層３上に全面に亘って第１絶縁層１５を形成するとともに、この第１絶縁層１５に後述する多数個の第１ビア２８を構成する第１ビアホール３９と第１分離スリット４０とを形成する。第１絶縁層形成工程ｓ−３は、剥離層３上に第１絶縁層１５を形成する工程と、第１絶縁層１５に第１ビアホール３９と第１分離スリット４０とを形成するためのパターニング工程とを有する。
In the first insulating layer formation step s-3, as shown in FIG. 9, the first insulating
第１絶縁層形成工程ｓ−３においては、第１絶縁層１５を、低誘電率、低損失で高周波特性に優れ、また耐熱性や耐薬品性に優れた誘電絶縁材、例えばポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリノルボルネン（ＰＮＢ）、液晶ポリマ（ＬＣＰ）或いはエポキシ系樹脂やアクリル系樹脂を用い、スピンコート法等によって剥離層３上に全体が均一な膜厚を有するように形成される。第１絶縁層１５は、後述するキャパシタ素子２１、レジスタ素子２２或いは薄膜インダクタ素子２３の高周波特性を確保するために５ｕｍ〜３０ｕｍの膜厚に形成される。
In the first insulating layer forming step s-3, the first insulating
第１絶縁層形成工程ｓ−３においては、上述した誘電絶縁材として感光性の誘電絶縁材を用いる場合に、剥離層３上に形成した誘電絶縁膜に対してフォトリソグラフ処理を施してそれぞれ所定の箇所に位置する多数個の第１ビアホール３９と第１分離スリット４０とを形成する。第１絶縁層形成工程ｓ−３においては、誘電絶縁材として非感光性の誘電絶縁材を用いる場合に、誘電絶縁膜に対して反応性イオンエッチング処理やレーザ照射等のドライエッチング処理を施してそれぞれ所定の箇所に多数個の第１ビアホール３９と第１分離スリット４０とを形成する。
In the first insulating layer forming step s-3, when a photosensitive dielectric insulating material is used as the above-described dielectric insulating material, a photolithography process is performed on the dielectric insulating film formed on the
第１絶縁層形成工程ｓ−３においては、第１分離スリット４０が第１絶縁層１５を、ダミー基板２上に後述する工程を経て形成する多数個の薄膜積層回路体４のそれぞれの形成領域を区割りするように例えば碁盤の目状に形成する。第１分離スリット４０は、後述する剥離工程ｓ−１２においてダミー基板２上に製作された各薄膜積層回路体４を１個ずつ切り離して剥離する機能とともに、剥離溶液５９を剥離層３まで浸入させて効率的かつ高精度の剥離動作が行われるようにする剥離溶液５９の浸入通路として機能する。第１分離スリット４０は、剥離溶液５９の浸入通路の機能を優先するならばより大きな開口幅に形成することが好ましいが、大きくするにしたがって各薄膜積層回路体４の製作効率を低下させる。したがって、第１分離スリット４０は、開口幅が例えば１０ｕｍ〜２００ｕｍ程度に形成されることが好ましい。
In the first insulating layer formation step s-3, the first separation slit 40 forms the first insulating
第１配線層形成工程ｓ−４は、第１絶縁層１５上に所定パターンの第１配線層１８と第１ビア２８とを形成する工程である。第１配線層形成工程ｓ−４は、詳細には第１絶縁層１５と第１ビアホール３９及び第１スリット４０を覆ってシードメタル層４１を全面に亘って形成するシードメタル層形成工程と、シードメタル層４１上に所定パターンのめっきレジスト層４２を形成するめっきレジスト層形成工程と、電解銅めっき処理を施す電解めっき工程と、不要なめっきレジストを除去する工程と、不要なシードメタル層を除去する工程等とを有する。
The first wiring layer forming step s-4 is a step of forming the
シードメタル層形成工程は、例えばスパッタ法や化学蒸着法等によって、２００Å〜３０００Å程度の均一な膜厚を有するチタン、窒化チタン、クロム等の下地金属膜を形成する工程と、１０００Å〜３０００Å程度の均一な膜厚を有する銅膜を形成する工程とを有して図１０に示す２層構成のシードメタル層４１を形成する。シードメタル層４１は、下地金属膜が第１絶縁層１５との密着性を向上させる機能を奏するとともに、銅層が後述する電解銅めっき工程の際のシードメタルとして良好に機能する。
The seed metal layer forming step includes, for example, a step of forming a base metal film such as titanium, titanium nitride, or chromium having a uniform film thickness of about 200 to 3000 mm by a sputtering method or a chemical vapor deposition method, and a thickness of about 1000 to 3000 mm. A
シードメタル層４１は、電解銅めっき工程後に不要な部分が除去されることから電解銅めっき工程においてシードメタル作用を奏するに足る厚みを有する程度の極力薄厚で形成されることが好ましい。一方、シードメタル層４１は、上述した多数個の第１ビアホール３９や第１分離スリット４０が形成されることによって凹凸のある第１絶縁層１５に対して、凹凸部にも成膜されることによって電気的特性が保持される膜厚を有して形成されることが好ましい。したがって、シードメタル層４１は、第１絶縁層１５上に５ｕｍ程度の膜厚を以って形成される。
The
めっきレジスト層形成工程は、シードメタル層４１上に例えばスピンコート法等により全面に亘って均一な膜厚を有するめっきレジスト層を形成する工程と、このめっきレジスト層にフォトリソグラフ処理を施す工程とを有して所定パターンのめっきレジスト層４２を形成する工程である。めっきレジスト層４２は、図１０に示すように後述する電解銅めっき層が形成される部位である、第１配線層１８の配線パターンの対応部位４２ａや第１ビアホール３９の対応部位４２ｂを開口部として形成される。なお、めっきレジスト層４２は、第１分離スリット４０の開口部位をそれぞれ閉塞して形成される。
The plating resist layer forming step includes a step of forming a plating resist layer having a uniform film thickness over the entire surface by, for example, a spin coating method on the
電解めっき工程は、めっきレジスト層４２の開口部からシードメタル層４１に通電して電解銅めっき処理を施すことによって、図１１に示すように開口部に銅めっき層４３を選択的に形成する工程である。銅めっき層４３は、その厚みを第１配線層１８が、電気的特性を充分に保持されるに足る厚みに形成され、例えば５ｕｍ程度の厚みで形成される。銅めっき層４３は、各第１ビアホール３９の対応部位４２ｂ内にも形成されることにより、第１ビアホール３９を介して外方に臨ませられた実装接続ランド２４と第１絶縁層１５とを層間接続する第１ビア２８を形成する。
In the electrolytic plating process, the
めっきレジスト除去工程は、上述した電解銅めっき処理を終えた後に、例えばアセトン等のレジスト剥離溶液中に浸漬することによって不要なめっきレジスト層４２を除去する工程である。めっきレジスト除去工程は、レジスト剥離溶液がめっきレジストを溶解する一種のウェットエッチング法により不要なめっきレジスト層４２を除去する。なお、めっきレジスト除去工程は、例えば酸素プラズマ処理等によるドライエッチング法等により不要なめっきレジストを除去するようにしてもよい。
The plating resist removing step is a step of removing the unnecessary plating resist
シードメタル層除去工程は、第１絶縁層１５上に形成されたシードメタル層４１の不要部位を除去する工程である。シードメタル層４１は、上述したように第１絶縁層１５上に全面に亘って形成したことから、めっきレジスト層４２が除去されることによって銅めっき層４３の非形成領域に第１配線層１８を構成するために不要な部位が露出する。不要なシードメタル層４１は、ウェットエッチング処理を施すことにより、銅めっき層４３がマスクとして作用して除去される。ウェットエッチング処理は、例えば銅層を硝酸、酢酸及び硫酸の混合溶液によって除去し、チタン層を希フッ酸水溶液によって除去する。
The seed metal layer removal step is a step of removing unnecessary portions of the
第１配線層形成工程ｓ−４においては、上述した各工程を経て、図１２に示すように第１絶縁層１５上に所定の配線パターンを有しかつ各実装接続ランド２４とそれぞれ層間接続を行う多数個の第１ビア２８を有する第１配線層１８を形成する。
In the first wiring layer forming step s-4, after each of the steps described above, a predetermined wiring pattern is provided on the first insulating
第２絶縁層形成工程ｓ−５は、上述した第１絶縁層形成工程ｓ−３と同一の誘電絶縁材が用いられるとともにほぼ同等の工程を経て第１配線層１８上に第２絶縁層１６や第２ビア２９を構成する多数個の第２ビアホール４４及び第２分離スリット４５とを形成する工程である。第２絶縁層形成工程ｓ−５は、第１配線層１８上に例えばスピンコート法等により所定の厚みを有する第２絶縁層１６を形成する工程と、この第２絶縁層１６に上述した第１ビアホール３９や第１分離スリット４０の形成方法と同一の方法によって、第２ビア２９を構成する多数個の第２ビアホール４４と第２分離スリット４５とを形成する工程とを有する。
In the second insulating layer forming step s-5, the same dielectric insulating material as that used in the first insulating layer forming step s-3 is used, and the second insulating
各第２ビアホール４４は、それぞれ第１配線層１８の配線パターンの所定部位を第２絶縁層１６から外方へと臨ませる。各第２ビアホール４４は、第２絶縁層１６が１０ｕｍ〜３０ｕｍの厚みで形成された場合に、例えば反応性イオンエッチング法やレーザ照射によるドライエッチング法等によって、１０ｕｍ〜５０ｕｍの直径で形成することが可能である。各第２分離スリット４５は、それぞれ第１絶縁層１５側の各第１分離スリット４０と連通するようにして碁盤の目状に形成される。各第２分離スリット４５は、図１３に示すようにそれぞれの溝幅を第１分離スリット４０の溝幅よりもやや大きくして形成されている。
Each second via
第２絶縁層１６には、その上部に後述する第２配線層形成工程ｓ−７が施されて第２配線層１９が形成されるが、この第２配線層１９内に作り込まれる受動素子２１〜２３を形成するための素子形成工程ｓ−６が施される。素子形成工程ｓ−６は、例えば図１４に示すように各キャパシタ素子２１の受け電極４６や各レジスタ素子２２の受け電極４７をそれぞれ形成する受け電極形成工程と、図１５に示すように各キャパシタ素子２１の受け電極４６上に誘電体４８を形成するとともに各レジスタ素子２２の受け電極４７上に抵抗体４９を形成する工程等を有する。
A second wiring layer forming step s-7, which will be described later, is performed on the second insulating
受け電極形成工程は、上述した第１配線層１８の形成工程と同等の材料を用いて同等の工程を施すことによって、図１４に示すように第２絶縁層１６上に所定のパターンを以って受け電極４６、４７を形成する。すなわち、受け電極形成工程は、第１配線層１８に、例えばチタン層と銅層とをスパッタ法によって形成する工程と、フォトレジスト層をスピンコート法等によって成膜するとともにフォトリソグラフ処理により所定のパターンにパターニングする工程と、ウエットエッチング法によりチタン層と銅層とを所定のパターンにエッチングする工程とを有する。
In the receiving electrode forming step, an equivalent process is performed using the same material as the forming step of the
受け電極形成工程においては、上述したシードメタル層４１の形成工程と同様に、チタン層を５００Å〜２０００Åの膜厚で形成し、銅層を１０００Å〜３０００Å程度の膜厚で形成する。受け電極形成工程においては、ウエットエッチング工程により、銅層を硝酸と酢酸及び硫酸との混合溶液によって除去するとともに、チタン層を希フッ酸水溶液により除去する。受け電極形成工程においては、不要なフォトレジスト層を上述しためっきレジスト層４２の除去工程と同様に、例えばアセトンやレジスト剥離溶液中に浸漬して溶解するウェットエッチング法或いは４フッ化メタン及び酸素プラズマ処理等によるドライエッチング法等によって除去する。
In the receiving electrode formation step, the titanium layer is formed with a thickness of 500 to 2000 mm and the copper layer is formed with a thickness of about 1000 to 3000 mm, as in the formation process of the
素子形成工程ｓ−６においては、例えばタンタルや窒化タンタルの同一材料を用いて誘電体４８と抵抗体４９とを同一層内に形成することにより、同一の工程で形成することが可能となりスパッタ工程の削減が図られる。抵抗体形成工程は、受け電極４７を形成した後に、例えばタンタル、窒化タンタル、ニッケルクロム等の抵抗体層をスパッタ法等によって成膜する工程と、フォトレジストをスピンコート法等により成膜してフォトリソグラフ処理によりパターニングする工程と、不要な抵抗体材料膜をエッチング法等によって除去する工程とを経て、図１５に示すように一対の受け電極４７間に跨る抵抗体４９を形成する。抵抗体４９は、２０００Å程度の膜厚で形成される。
In the element formation step s-6, for example, by forming the dielectric 48 and the
誘電体形成工程は、抵抗体形成工程と、タンタルや窒化タンタル膜の成膜工程と、フォトレジストをスピンコート法等により成膜してフォトリソグラフ処理によりパターニングする工程とを共通として、陽極酸化工程と、不要なタンタルや窒化タンタル膜をエッチング法等によって除去する工程とを経て、図１５に示すように受け電極４６上に誘電体４８を形成する。
The dielectric forming step is the same as the resistor forming step, the tantalum or tantalum nitride film forming step, and the step of forming a photoresist by spin coating or the like and patterning it by photolithography. Then, an unnecessary tantalum or tantalum nitride film is removed by an etching method or the like, and a dielectric 48 is formed on the receiving
なお、上述した陽極酸化工程は、ホウ酸アンモニウム等の電解溶液中で抵抗体材料膜が陽極となるように、１００Ｖ〜２００Ｖ程度の電界を１０分〜６０分程度印加する。陽極酸化工程は、タンタルや窒化タンタルを酸化して酸化タンタル層を形成することにより、誘電体４８とする。キャパシタ素子２１は、後述する第３配線層形成工程ｓ−９において受け電極４６に対して誘電体４８を介して対向される上部電極５０が形成される。
In the anodic oxidation step described above, an electric field of about 100 V to 200 V is applied for about 10 to 60 minutes so that the resistor material film becomes an anode in an electrolytic solution such as ammonium borate. In the anodic oxidation step, tantalum or tantalum nitride is oxidized to form a tantalum oxide layer, whereby the dielectric 48 is obtained. The
第２配線層形成工程ｓ−７においては、第２絶縁層１６や、この第２絶縁層１６上に形成したキャパシタ素子２１或いはレジスタ素子２２上に所定の配線パターンからなる第２配線層１９を形成する。第２配線層形成工程ｓ−７は、上述した第１配線層形成工程ｓ−４とほぼ同等の工程を有しており、スパッタ法により第２絶縁層１６上にシードメタル層を全面に亘って形成する工程と、このシードメタル層上に所定膜厚のめっきレジスト層を形成する工程とを有する。
In the second wiring layer forming step s-7, the
第２配線層形成工程ｓ−７は、めっきレジスト層に対してフォトリソグラフ処理を施して不要なめっきレジスト層を除去して配線パターン等に対応した箇所を開口させる所定のパターニングを施す工程と、電解銅めっき処理を施してパターニング工程によりめっきレジスト層を除去した開口部に所定の厚みの銅めっき層を形成する工程とを有する。第２配線層形成工程ｓ−７は、適宜のエッチング処理を施して不要なめっきレジストを除去する工程と、ウェットエッチング処理を施して不要なシードメタル層を除去する工程等を経て図１６に示すように第２配線層１９を形成する。
The second wiring layer forming step s-7 includes a step of performing a predetermined patterning for opening a portion corresponding to a wiring pattern or the like by removing the unnecessary plating resist layer by performing a photolithography process on the plating resist layer; And a step of forming a copper plating layer having a predetermined thickness in the opening from which the plating resist layer is removed by a patterning step after performing an electrolytic copper plating treatment. The second wiring layer forming step s-7 is shown in FIG. 16 through a process of removing an unnecessary plating resist by performing an appropriate etching process and a process of removing an unnecessary seed metal layer by performing a wet etching process. Thus, the
第２配線層形成工程ｓ−７においては、電解銅めっき処理によって第２絶縁層１６に形成された第２ビアホール４４内に銅めっき層を形成して第２配線層１９と第１配線層１８とを適宜に層間接続する第２ビア２９も同時に形成する。第２配線層形成工程ｓ−７においては、第２配線層１９の配線パターンを形成する際に、図１６に示すようにスパイラル型のインダクタ素子２３も同時に形成する。なお、第２配線層形成工程ｓ−７は、第２配線層１９の各配線パターンが、電気的特性を保持するとともに第２ビア２９による層間接続を確実に行うために第１配線層１８と同様に５ｕｍ程度の厚みで形成されるように電解銅めっき処理の制御が行われる。インダクタ素子２３は、必要に応じて第１配線層１８にも形成される。
In the second wiring layer forming step s-7, a copper plating layer is formed in the second via
第３絶縁層形成工程ｓ−８は、第２配線層１９上に第３絶縁層１７を形成するとともに、この第３絶縁層１７の適宜の位置に第３ビア３０を構成する第３ビアホール５１と第３分離スリット５２及びキャパシタ素子２１の誘電体４８を外方に臨ませる開口部５３とを形成する工程である。第３絶縁層形成工程ｓ−８も、上述した第１絶縁層形成工程ｓ−３や第２絶縁層形成工程ｓ−５と同一の誘電絶縁材を用いて同等の工程により図１７に示す第３絶縁層１７を形成する。第３絶縁層形成工程ｓ−８は、例えばスピンコート法等によって第２配線層１９上に全面に亘って均一な厚みを有する第３絶縁層１６を形成する工程と、この第３絶縁層１６に例えば反応性イオンエッチング法やレーザ照射によるドライエッチング法等によって多数個の第３ビアホール５１と第３分離スリット５２及び開口部５３とを形成する工程を有する。
In the third insulating layer forming step s-8, the third insulating
各第３ビアホール５１は、第２配線層１９の所定の配線パターンを外方に臨ませて第３絶縁層１７に形成される。各第３分離スリット５２は、相対する第２分離スリット４５や第１分離スリット４０と連通するようにして碁盤の目状に形成され、図１７に示すようにそれぞれの溝幅が第２分離スリット４５の溝幅よりもやや大きくして形成されている。開口部５３は、上述した第２配線層１７内に形成された各キャパシタ素子２１の誘電体４８を外方に臨ませて第３絶縁層１７に形成される。なお、第３絶縁層１６には、必要に応じてレジスタ素子２２の抵抗体４９を外方に臨ませる開口部を形成するようにしてもよい。
Each third via
第３配線層形成工程ｓ−９は、第３絶縁層１７上に第３配線層２０を形成する工程である。第３配線層形成工程ｓ−９も、上述した第１配線層形成工程ｓ−４や第２配線層形成工程ｓ−７ととほぼ同等の工程を有し、スパッタ法によって第３絶縁層１７上にシードメタル層を全面に亘って形成する工程と、このシードメタル層上に所定膜厚のめっきレジスト層を形成する工程とを有する。第３配線層形成工程ｓ−９は、めっきレジスト層に対してフォトリソグラフ処理を施して不要なめっきレジスト層を除去して配線パターン等に対応した箇所を開口させる所定のパターニングを施す工程と、電解銅めっき処理を施してパターニング工程によりめっきレジスト層を除去した開口部に所定の厚みの銅めっき層を形成する工程とを有する。第３配線層形成工程ｓ−９は、適宜のエッチング処理を施して不要なめっきレジストを除去する工程と、ウェットエッチング処理を施して不要なシードメタル層を除去する工程等を経て、図１８に示す第３配線層２０を形成する。
The third wiring layer forming step s-9 is a step of forming the
第３配線層形成工程ｓ−９においては、電解銅めっき処理によって第３絶縁層１７に形成した各第３ビアホール５１内に銅めっき層を形成して第３配線層２０と第２配線層１９とを適宜に層間接続する第３ビア３０も同時に形成する。第３配線層形成工程ｓ−９においては、電解銅めっき処理によって第３絶縁層１７に形成した各開口部５３内に銅めっき層を形成して各キャパシタ素子２１の誘電体４８上に第３配線層２０の配線パターンと適宜接続された上部電極５０及びこの上部電極５０と一体の第３ビア３０も形成する。各キャパシタ素子２１は、上述した第３絶縁層形成工程ｓ−８において適宜の開口形状を有する開口部５３を形成することによって任意形状の上部電極５０が形成されることにより、所定の容量特性を有することが可能である。
In the third wiring layer forming step s-9, a copper plating layer is formed in each third via
なお、第３配線層形成工程ｓ−９においては、第２配線層１９の配線パターンを形成する際に、図１６に示すようにスパイラル型のインダクタ素子２３も同時に形成するようにしてもよい。また、第３配線層形成工程ｓ−９においては、事前に上述した素子形成工程ｓ−６を施すことにより、第３配線層２０内にもキャパシタ素子２１やレジスタ素子２２を形成することが可能である。高周波回路モジュール体１の製造工程においては、上述した絶縁層形成工程と配線層形成工程或いは素子形成工程とを繰り返すことによってさらに多層配線化された薄膜積層回路体４が製作される。
In the third wiring layer forming step s-9, when the wiring pattern of the
ソルダレジスト層・外部電極形成工程ｓ−１０は、上述した第３配線層２０上に薄膜積層回路体４の最外層部を構成するソルダレジスト層２５と、外部電極２６とを形成する。ソルダレジスト層・外部電極形成工程ｓ−１０は、ソルダレジスト層２５の形成工程と、このソルダレジスト層２５にパターニング処理を施して多数個の開口部２５ａと第４分離スリット５４とを形成する工程と、開口部２５ａを介して外方へと臨ませられた第３配線層２０の配線パターンに形成された各端子パターン２０ａに電極形成処理を施す工程等を有している。
In the solder resist layer / external electrode formation step s-10, the solder resist
ソルダレジスト層形成工程は、例えばスピンコート法やロールコート法等の適宜の印刷法によってソルダレジストを第３絶縁層１７と第３配線層２０上に全面に亘って塗布することにより、図１９に示すソルダレジスト層２５を形成する。ソルダレジスト層２５は、薄膜積層回路体４の最外層部を構成して第３配線層２０を機械的に保護するとともに電気的絶縁を保持する機能を有することから、所定の厚みを以って形成される。
The solder resist layer forming step is performed by applying a solder resist over the entire surface of the third insulating
パターニング工程は、ソルダレジスト層２５に例えばフォトリソグラフ処理を施すことにより多数個の開口部２５ａや第４分離スリット５４を形成する。各開口部２５ａは、第３配線層２０に形成された各端子パターン２０ａをそれぞれ外方へと臨ませる。第４分離スリット５４は、相対する第３分離スリット５２と第２分離スリット４５及び第１分離スリット４０に対して互いに連通するようにして碁盤の目状に形成され、図１９に示すようにそれぞれの溝幅が第３分離スリット５２の溝幅よりもやや大きくして形成されている。
In the patterning step, a large number of openings 25a and fourth separation slits 54 are formed by performing, for example, a photolithography process on the solder resist
電極形成工程は、各開口部２５ａを介して外方に露出された各端子パターン２０ａに防錆特性とはんだ付け性とを付与することによって、図２０に示すように外部電極２６を形成する。電極形成工程は、具体的には電解銅めっきや無電解銅めっき処理等の表面処理を施することによって、各開口部２５ａを介して外方に臨ませられた第３配線層２０の端子パターン２０ａに対してはんだ付け性を向上させる金−ニッケル層を形成する。なお、外部電極２６を形成する表面処理については、各端子パターン２０ａに、例えばはんだコート層や水溶性耐熱フラックス層等を形成する処理であってもよい。
In the electrode forming step, the
高周波回路モジュール体１の製造工程においては、上述した各工程を経てダミー基板２の主面２ａ上に剥離層３を介して多層構造の多数個の薄膜積層回路体４を製作する。各薄膜積層回路体４は、高周波回路モジュール体１の製造工程においては、平坦化された主面２ａを有するダミー基板２を用いて薄膜技術により、高精度で薄型化された多機能の薄膜積層回路体４を製作することが可能である。高周波回路モジュール体１の製造工程においては、各薄膜積層回路体４が、外部電極２６を検査端子として用いることにより動作特性等の検査をダミー基板２上で実施することが可能である。
In the manufacturing process of the high-frequency
高周波回路モジュール体１の製造工程においては、各薄膜積層回路体４についてベース基板５に実装する前工程において各種の検査を実施することが可能であり、良品のみが次工程へと供給されるようにして工数や部材費の削減を図ることを可能とする。高周波回路モジュール体１の製造工程においては、各薄膜積層回路体４について各配線層等が正常に形成されているか、断線箇所が無いか等の各種検査が実施される。
In the manufacturing process of the high-frequency
高周波回路モジュール体１の製造工程においては、各薄膜積層回路体４をダミー基板２から効率的に剥離するために、剥離層３を部分的に除去する剥離層部分除去工程ｓ−１１と、各薄膜積層回路体４に対して上述した保持フィルム材３１を貼り合わせる保持フィルム材貼合せ工程ｓ−１２と、各薄膜積層回路体４をダミー基板２から剥離する剥離工程ｓ−１３と、各薄膜積層回路体４を保持フィルム材３１から１個ずつ分離する薄膜積層回路体分離工程ｓ−１４とが施される。
In the manufacturing process of the high-frequency
各薄膜積層回路体４には、上述したように第１絶縁層１５と第２絶縁層１６と第３絶縁層１７及びソルダレジスト層２５に、それぞれ互いに高さ方向に連通する第１分離スリット４０と第２分離スリット４５と第３分離スリット５２及び第４分離スリット５４とが形成されている。各薄膜積層回路体４は、ダミー基板２の主面２ａ上に全面に亘って剥離層３が形成されている。剥離層３には、薄膜積層回路体４を製作する際に薬品等が浸入して剥離動作や厚み変化が生じないようにするために予め分離スリットは形成されていない。
As described above, each thin film
剥離層部分除去工程ｓ−１１は、図２１に示すように上層に形成された各分離スリットに連通する多数個の第５分離スリット５５を剥離層３に形成する工程である。剥離層部分除去工程ｓ−１１は、例えば酸素プラズマ処理やレーザ照射等のドライエッチング法によって剥離層３に第５分離スリット５５を形成する。剥離層部分除去工程ｓ−１１においては、プラズマやレーザがソルダレジスト層２５に形成した第４分離スリット５４の開口部から導入されて各分離スリットを介して対向する剥離層３に達し、その保護樹脂膜３８のみを部分的にエッチングする。
The peeling layer partial removing step s-11 is a step of forming, in the
高周波回路モジュール体１の製造工程においては、上述した各工程を経てダミー基板２の主面２ａ上に、多数の分離スリットによって区分された多数個の薄膜積層回路体４を製作した図２１に示す第１中間体５６を製造する。第１中間体５６には、上述したように各絶縁層１５、１６、１７及びソルダレジスト層２５と剥離層３とにそれぞれ互いに高さ方向に連通する分離スリット４０、４５、５２、５４、５５が形成され、これら各分離スリットが全体で分離スリット５７を構成する。分離スリット５７は、上述した各層の各分離スリット４０、４５、５２、５４、５５の構成から高さ方向に向かって次第に開口径が小さくなるテーパ付き分離スリットとして構成される。
In the manufacturing process of the high-frequency
保持フィルム材貼合せ工程ｓ−１２には、上述したように保持フィルム材３１とフォルダ部材３４とから構成した剥離治具３５が用いられる。剥離治具３５は、図２２に示すように第１中間体５６に対して、保持フィルム材３１に形成した多数個のスリット３２を薄膜積層回路体４側の相対する分離スリット５７に一致させるようにフォルダ部材３４が適宜の位置決め手段によって位置決めされる。剥離治具３５は、保持フィルム材３１が、接着剤層３１ｂを介して基材フィルム３１ａを各薄膜積層回路体４のソルダレジスト層２５上に接合される。
In the holding film material laminating step s-12, as described above, the peeling
剥離治具３５は、上述したように保持フィルム材３１の外周部を剛性を有するフォルダ部材３４に保持した構造であることから、フォルダ部材３４を介して保持フィルム材３１を各薄膜積層回路体４上に強く押し付けて接着剤層３１ｂにより第１中間体５６に強固に接合することが可能である。剥離治具３５は、後述する薄膜積層回路体４の剥離工程等が施される第１中間体５６のハンドリング性の向上を図るようにする。剥離治具３５は、保持フィルム材３１が可撓性を有することによって、各薄膜積層回路体４のソルダレジスト層２５に多少の凹凸があってもよくなじんで、全面に亘って接合が行われるようにする。
Since the peeling
剥離工程ｓ−１３は、図２３に示すように、主面２ａ上に多数個の薄膜積層回路体４を製作したダミー基板２からなる第１中間体５６を保持した剥離治具３５を剥離溶液５９を溜めた剥離槽５８内に投入する工程であり、剥離層３を介してダミー基板２から各薄膜積層回路体４を剥離治具３５によって保持した状態で剥離する。剥離治具３５は、適宜のハンドリングによってフォルダ部材３４を保持されることで、第１中間体５６を安全でかつ効率よく剥離槽５８内に投入する。
In the peeling step s-13, as shown in FIG. 23, the peeling
剥離工程ｓ−１３においては、第１金属膜３６が銅膜である場合に、剥離溶液５９として例えば希塩酸液や希硝酸液等の酸性溶液が用いられる。また、剥離工程ｓ−１３においては、第１金属膜３６がアルミニウム膜である場合に、剥離溶液５９として例えば水酸化ナトリウム液等のアルカリ溶液が用いられる。剥離溶液５９は、剥離層３に浸入して、図２４に示すように第２金属膜３７と保護樹脂膜３８との界面からダミー基板２と剥離治具３５によって保持された各薄膜積層回路体４とを分離する。
In the peeling step s-13, when the
第１中間体５６には、上述したように各薄膜積層回路体４を区割りするようにして最上層のソルダレジスト層２５から剥離層３に達する多数個の分離スリット５７が形成されている。第１中間体５６には、各分離スリット５７に対してスリット３２が位置合わせされて保持フィルム材３１が接合されている。したがって、第１中間体５６には、保持フィルム材３１の各スリット３２を介して各薄膜積層回路体４を区分けする各分離けスリット５７中に剥離溶液５９が浸入して剥離層３に達する。第１中間体５６は、外周部ばかりでなくテーパ付きとされた分離スリット５７を介して内方領域からも全体に亘って剥離溶液５９が浸入することにより、ダミー基板２からの各薄膜積層回路体４の剥離が効率よく行われるようになる。
As described above, the first
第１中間体５６には、剥離層５８内において剥離溶液５９の浸透がある程度進んだ状態で、各薄膜積層回路体４をダミー基板２から引き剥がす引剥し操作が行われる。第１中間体５６は、各薄膜積層回路体４が、上述したように可撓性を有する保持フィルム材３１に接合されるとともにこの保持フィルム材３１の外周部をフォルダ部材３４に保持した剥離治具３５によって保持されている。したがって、第１中間体５６は、フォルダ部材３４を介して引剥し操作が行われ、この際に保持フィルム材３１がダミー基板２から剥離層３を介して剥離される各薄膜積層回路体４の変形状態に倣って変形することで、ダミー基板２に対する各薄膜積層回路体４の結合強度にバラツキがあっても無理の無い剥離が行われるようになり、さらに剥離溶液５９の浸透も促進されるようになる。
The first intermediate 56 is subjected to a peeling operation in which the thin film
剥離工程ｓ−１３においては、第１中間体５６が、ダミー基板２に対して各薄膜積層回路体４が剥離治具３５に保持された状態で効率的かつきれいな状態で剥離されるようになる。各薄膜積層回路体４は、ダイシング処理等を施すことなく分離スリット５７を介してそれぞれ個別に区割りされた状態で剥離治具３５に保持される。
In the peeling step s-13, the first
高周波回路モジュール体１の製造工程においては、各薄膜積層回路体４がダミー基板２から全て剥離されることによって、図２５に示す第２中間体６０を得る。第２中間体６０は、各薄膜積層回路体４がダミー基板２から剥離されることにより、第１絶縁層１５の表面に剥離層３の保護樹脂層３８が薄皮状態で残留している。第２中間体６０には、例えば酸素プラズマ処理が施されることによって、残留した保護樹脂層３８が除去されて第１絶縁層１５が全面に亘って露出する。また、第２中間体６０は、各薄膜積層回路体４が、それぞれの第１絶縁層１５の面内において各接続ランド２４も露出される。
In the manufacturing process of the high-frequency
各薄膜積層回路体４は、上述したように各接続ランド２４をチタン層と金層の２層で構成したことから保護樹脂層３８を除去することによって、チタン層が露出する。したがって、高周波回路モジュール体１の製造工程においては、第２中間体６０に対して希ふっ酸溶液によるエッチング処理を施してチタン層を除去して金層を露出させる端子形成の処理が行われる。
In each thin film
薄膜積層回路体分離工程ｓ−１４は、第２中間体６０に対して例えば紫外線照射処理や加熱処理を施すことによって、剥離治具３５の保持フィルム材３１に貼り付けられて保持された多数個の薄膜積層回路体４Ａ〜４Ｎを、各分離スリット５７を介して図２６に示すようにそれぞれ個々に分離する。薄膜積層回路体分離工程ｓ−１４においては、保持フィルム材３１の接着剤層３１ｂとして光照射低下型接着剤が用いられている場合に、５００ｍＪ〜３０００ｍＪ程度の紫外線を照射する処理を行う。また、薄膜積層回路体分離工程ｓ−１４においては、保持フィルム材３１の接着剤層３１ｂとして熱低下型接着剤が用いられている場合に、オーブンやホットプレートによって１００℃〜１５０℃程度に加熱する処理を行う。
In the thin film laminated circuit body separation step s-14, the second intermediate 60 is subjected to, for example, ultraviolet irradiation treatment or heat treatment, so that a large number of pieces are attached to the holding
各薄膜積層回路体４Ａ〜４Ｎは、上述した紫外線照射処理或いは加熱処理が施されることにより、接着剤層３１ｂの接着力が低下することで保持フィルム材３１から引き剥がされて各分離スリット５７を介して個々に分離される。各薄膜積層回路体４Ａ〜４Ｎは、保持フィルム材３１からの引き剥がし時に接着剤層３１ｂの接着力にバラツキがあっても、可撓性を有する保持フィルム材３１の変形動作によって各薄膜積層回路体４に対する急激な引剥し力が作用されないようにして精度よく剥離動作が行われる。
Each of the thin film laminated
薄膜積層回路体分離工程ｓ−１４においては、多数個の薄膜積層回路体４Ａ〜４Ｎを、例えばダミー基板２上でダイシング処理等を施して分離するといった処理を不要とすることから効率的な分離が行われるようになる。ダミー基板２は、主面２ａに精度の高い平坦化処理が施されており、ダイシング処理が施されることによって主面２ａに傷が生じてその補修等が必要となったり使い回しができなくなってしまう問題があったが、かかる不都合も解消されるようになる。なお、薄膜積層回路体分離工程ｓ−１４は、例えば後述するベース基板５に対する実装工程ｓ−１６の直前おいて実施するようにしてもよい。
In the thin film multilayer circuit body separation step s-14, since a large number of thin film
高周波回路モジュール体１の製造工程においては、上述した各工程を経て製作された薄膜積層回路体４を実装するベース基板５が供給される。ベース基板５については、周知の多層配線基板形成工程によって形成されることから詳細を省略するが、有機多層基板や無機基板或いは複合基板上に多層の配線層を形成してなる。高周波回路モジュール体１の製造工程においては、ベース基板５に対して薄膜積層回路体４を実装するためにはんだバンプ形成工程ｓ−１５が施される。はんだバンプ形成工程ｓ−１５は、はんだ印刷工程と、リフロー工程とを有している。
In the manufacturing process of the high-frequency
はんだ印刷工程は、図２７に示すようにベース基板５の最上層５ａ、詳細にはソルダレジスト層１０上にメタルマスク６１を密着状態で設置した後に、はんだペースト６２をスキージ６３によってスキージングする工程である。はんだ印刷工程においては、ベース基板５のソルダレジスト層１０に形成した開口部１０ａから外方に臨ませられた各実装用端子１１に対応して多数個の開口部６４が形成されたメタルマスク６１が用いられる。はんだ印刷工程においては、メタルマスク６１の主面上にはんだペースト６２を供給するとともに、メタルマスク６１の主面に沿ってスキージ６３を同図矢印で示すようにスキージングさせる。はんだ印刷工程においては、これによってはんだペースト６２を開口部６４内に充填させて実装用端子１１上にメタルマスク６１の厚みに対応したはんだペースト層を形成する。
As shown in FIG. 27, the solder printing step is a step of squeezing the
リフロー工程は、はんだ印刷を施したベース基板５に対してリフロー処理を施すことにより、各実装用端子１１上に印刷されたはんだペースト６２を溶融、固化させる。はんだペースト６２は、これによって図２８に示すようにソルダレジスト層１０の開口部１０ａからそれぞれ略半球状に盛り上がった状態で固化してはんだバンプ１２を形成する。
In the reflow process, the
なお、はんだバンプ形成工程ｓ−１５については、上述した工程に限定されず、例えばめっき法等によってはんだバンプ１２を形成することも可能である。また、はんだバンプ形成工程ｓ−１５は、例えば真空印刷機や圧入印刷機を用いることによってさらに高精度に位置決めしたはんだバンプ１２の形成が可能となる。 Note that the solder bump forming step s-15 is not limited to the above-described steps, and the solder bumps 12 can be formed by, for example, a plating method. Further, in the solder bump forming step s-15, for example, the solder bumps 12 positioned with higher accuracy can be formed by using a vacuum printer or a press-fitting printer.
薄膜積層回路体実装工程ｓ−１６は、ベース基板５のソルダレジスト層１０上にアンダフィル材を塗布してアンダフィル層２７を形成するアンダフィル層形成工程と、このアンダフィル層２７を介して複数の薄膜積層回路体４Ａ〜４Ｎをそれぞれベース基板５上に実装する工程とを有している。アンダフィル層２７は、フラックス成分を含有させたエポキシ系樹脂を、図２９に示すように各実装用端子１１上に形成したはんだバンプ１２の周辺部位にディスペンサ等を塗布して形成される。アンダフィル層２７は、ベース基板５上に位置決め載置される薄膜積層回路体４を仮保持する。
The thin film multilayer circuit body mounting step s-16 includes an underfill layer forming step of applying an underfill material on the solder resist
薄膜積層回路体実装工程ｓ−１６においては、薄膜積層回路体４がベース基板５に対して適宜の位置決め実装手段を用いて、相対する各はんだバンプ１２と各実装接続ランド２４とを位置合わせされて組み合わせが行われる。薄膜積層回路体４は、上述したようにアンダフィル層２７によってベース基板５上に仮保持される。薄膜積層回路体実装工程ｓ−１６においては、例えば図示しない熱圧着装置等を用いてベース基板５に対して薄膜積層回路体４を接合固定する。
In the thin film multilayer circuit body mounting step s-16, the thin film
薄膜積層回路体実装工程ｓ−１６においては、熱圧着装置が、ベース基板５に対して薄膜積層回路体４を押圧しながら２４０℃〜２６０℃程度に加熱することによってはんだバンプ１２を溶融させるとともに再固化させる。薄膜積層回路体実装工程ｓ−１６においては、図３０に示すようにベース基板５側の各実装用端子１１と薄膜積層回路体４側の各実装接続ランド２４とが溶融、固化するはんだによって電気的かつ機械的に結合されることにより、ベース基板５上に薄膜積層回路体４Ａ〜４Ｎを実装した高周波回路モジュール体１を製造する。
In the thin film multilayer circuit body mounting step s-16, the thermocompression bonding apparatus melts the solder bumps 12 by heating the thin film
高周波回路モジュール体１は、加熱されることにより固化するアンダフィル層２７が、ベース基板５と各薄膜積層回路体４とを強固に固定する。高周波回路モジュール体１は、アンダフィル層２７のフラックス成分によって、各実装用端子１１と各実装接続ランド２４との間で良好なはんだ付けが行われるようになる。高周波回路モジュール体１は、各実装接続ランド２４が表面をはんだの濡れ性が良好でかつ防錆に優れた金層で形成されていることから、はんだ特性の向上が図られるとともに信頼性が確保される。
In the high-frequency
なお、薄膜積層回路体実装工程ｓ−１６は、上述した熱圧着装置を用いた実装方法ばかりでなく、例えば半導体チップの実装方法として利用されている、リフローはんだ処理、フリップチップボンディング法、ＴＡＢ（Tape Automated Bonding）法やビームリードボンディング法等のフェースダウン実装法等によって薄膜積層回路体４をベース基板５に実装するようにしてもよい。
Note that the thin film multilayer circuit body mounting step s-16 is not limited to the mounting method using the above-described thermocompression bonding apparatus, but is used, for example, as a semiconductor chip mounting method, such as reflow soldering, flip chip bonding, TAB ( The thin film
図３１に示した高機能高周波回路モジュール体１００は、上述した高周波回路モジュール体１をベース体として用い、このベース体の上部にさらに複数個の薄膜積層回路体４Ｔ１、４Ｔ２や表面実装電子部品やＬＳＩ等の比較的大型の実装部品１０１を実装することによって薄膜積層回路体４を内層と外層とに実装し、高機能化を図った高周波回路モジュール体である。高機能高周波回路モジュール体１００は、例えばフィルタ回路や整合回路等を構成した薄膜積層回路体４を絶縁層内に設けることによって耐ノイズ特性の向上を図るとともに、実装部品１０１等の駆動回路を構成する薄膜積層回路体４Ｔ１、４Ｔ２を至近な位置に実装することで線路損失を低減するといった特徴を有している。
A high-performance high-frequency
高機能高周波回路モジュール体１００の製造工程は、上述した高周波回路モジュール体１の製造工程に引き続いて行われ、図３２に示すようにベース基板５上に絶縁層１０２を形成する絶縁層形成工程ｓ−２０と、絶縁層１０２内に層間接続を行うビア１０３を形成するビア形成工程ｓ−２１と、絶縁層１０２上に配線層１０４を形成する配線層形成工程ｓ−２２と、配線層１０４を被覆するソルダレジスト層１０５を形成するソルダレジスト層形成工程ｓ−２３とを有する。さらに、高機能高周波回路モジュール体１００の製造工程は、多数個のはんだバンプ１０６を形成するはんだバンプ形成工程ｓ−２４と、最上層に薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を実装する実装工程ｓ−２５等を有する。なお、高機能高周波回路モジュール体１００の製造工程は、各工程が上述した高周波回路モジュール体１の対応する工程とほぼ同等とする。
The manufacturing process of the high-functional high-frequency
絶縁層形成工程ｓ−２０は、上述した工程を経て製造された薄膜積層回路体４Ａ、４Ｂを実装した高周波回路モジュール体１のベース基板５上に、所定の厚みを有する絶縁層１０２を形成する工程である。絶縁層形成工程ｓ−２０は、ベース基板５と同等の絶縁材からなるプリプレグを用い、このプリプレグをベース基板５の上層５ａ、詳細にはソルダレジスト層１０上に重ね合わせる。プリプレグは、例えばガラスエポキシ、ポリイミド、ポリフェニレンエーテル、ビスマレイトトリアジン或いはポリテトラフルオロエチレン等の有機材や、ガラス、アルミナ、セラミック等の無機材或いは有機材と無機材との複合材によって形成される。
In the insulating layer forming step s-20, the insulating
絶縁層形成工程ｓ−２０においては、真空プレス機によってプリプレグに対して加熱及び加圧処理を施すことによって、図３３に示すように薄膜積層回路体４Ａ、４Ｂを被覆した絶縁層１０２をベース基板５上に形成する。高周波回路モジュール体１は、薄膜技術によって製作される各薄膜積層回路体４Ａ、４Ｂが薄厚に形成されていることから、絶縁層１０２の主面にさほど大きな凹凸を生じさせることは無い。
In the insulating layer forming step s-20, the prepreg is heated and pressurized by a vacuum press machine, so that the insulating
ビア形成工程ｓ−２１は、絶縁層１０２内に、ベース基板５や薄膜積層回路体４Ａ、４Ｂと後述する配線層１０４とを層間接続する適宜のビア１０３を形成する工程である。ビア形成工程ｓ−２１は、詳細には絶縁層１０２にビアホール１０３ａを形成する工程と、後述する配線層形成工程ｓ−２２時にビアホール１０３ａ内に銅めっきが充填される工程とからなる。ビア形成工程ｓ−２１においては、ベース基板５や薄膜積層回路体４Ａ、４Ｂに形成した詳細を省略する接続ランドと対向する位置から例えば炭酸ガスレーザやＹＡＧレーザを照射することにより、図３４に示すように絶縁層１０２に接続ランドを外方に臨ませるビアホール１０３ａを穿孔する。
The via formation step s-21 is a step of forming an appropriate via 103 in the insulating
配線層形成工程ｓ−２２は、絶縁層１０２の主面１０２ａ上に、銅めっき層に所定のパターニング処理を施して図３５に示すように所定の配線パターンを形成する工程であり、上述したようにビアホール１０３ａも同時に導通化してビア１０３を形成する。配線層形成工程ｓ−２２は、詳細には電解銅めっき処理及び無電解銅めっき処理を施して絶縁層１０２の主面１０２ａ上に全面に亘って所定の厚みを有する銅層を形成する工程と、この銅層にパターニングを施す工程と、不要な銅層を除去するエッチング工程或いはエッチングレジストを除去する工程等からなる。
The wiring layer forming step s-22 is a step of performing a predetermined patterning process on the copper plating layer on the main surface 102a of the insulating
配線層形成工程ｓ−２２においては、無電解銅めっきによって絶縁層１０２上に全面に亘って薄い銅膜を形成した後に、この銅膜をシードメタルとして電解銅めっきを行うことによって厚みが１０ｕｍ〜３０ｕｍ程度の銅層を形成する。配線層形成工程ｓ−２２においては、上述した薄膜積層回路体４の製作工程に用いたフォトレジストばかりでなく、いわゆるドライフィルムと称されるフィルム状のレジストも用いることが可能である。配線層形成工程ｓ−２２は、ドライフィルムを用いる場合に、銅めっきを行った後に、ドライフィルムを例えばラミネータ等に貼り付け、露光処理後０．５％〜１％炭酸ナトリウム液で現像することにより銅層のパターン化が行われる。ドライフィルムは、４５℃〜６０℃に調温された１．５％〜５％水炭酸ナトリウム液を剥離液として用いることにより、容易に剥離することが可能である。
In the wiring layer forming step s-22, after forming a thin copper film over the entire surface of the insulating
なお、配線層形成工程ｓ−２２においては、不要な銅層がエッチング処理を施して除去されるが、上述した硫酸、硝酸、酢酸の混合液ばかりでなく、例えば塩化第２鉄溶液等も用いることが可能である。 In the wiring layer formation step s-22, an unnecessary copper layer is removed by etching, but not only the above-mentioned mixed solution of sulfuric acid, nitric acid, and acetic acid but also a ferric chloride solution, for example, is used. It is possible.
ソルダレジスト層形成工程ｓ−２３は、上述した工程によって形成した配線層１０４を被覆するソルダレジスト層１０５を形成するとともに、このソルダレジスト層１０５に配線層１０４に形成した実装接続ランド１０７を外方に臨ませる開口部１０５ａを形成する工程である。ソルダレジスト層形成工程ｓ−２３においては、例えばスピンコート法等により配線層１０４を被覆して絶縁層１０２上に全面に亘ってソルダレジストを塗布してソルダレジスト層１０５を形成する。
In the solder resist layer forming step s-23, a solder resist
ソルダレジスト層形成工程ｓ−２３においては、ソルダレジスト層１０５にフォトリソグラフ処理を施して露光、現像を行い、図３６に示すように実装接続ランド１０７を外方に臨ませる開口部１０５ａを形成する。ソルダレジスト層形成工程ｓ−２３においては、開口部１０５ａから露出する実装接続ランド１０７の表面にめっき法等によって防錆性とはんだ濡れ性が良好な金層やニッケル層を形成する端子形成処理が行われる。
In the solder resist layer forming step s-23, the solder resist
はんだバンプ形成工程ｓ−２４は、印刷法等によって開口部１０５ａ内にはんだペーストを充填させた後にリフロー処理を施す工程である。はんだバンプ形成工程ｓ−２４においては、リフロー処理によって各実装接続ランド１０７上に印刷されたはんだペーストが溶融、固化して、図３７に示すようにソルダレジスト層１０５の開口部１０５ａからそれぞれ略半球状に盛り上がった状態で固化してはんだバンプ１０６を形成する。
The solder bump forming step s-24 is a step of performing a reflow process after filling the
実装工程ｓ−２５は、絶縁層１０２上にはんだバンプ１０６を利用して薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を電気的かつ機械的に実装接続ランド１０７に結合して実装する工程である。実装工程ｓ−２５においては、絶縁層１０２上に、各はんだバンプ１０６の周辺部位にアンダフィル材が塗布されてアンダフィル層１０８を形成する。実装工程ｓ−２５においては、適宜の位置決め実装手段を用いて、絶縁層１０２上に薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を位置決め載置する。実装工程ｓ−２５においては、熱圧着装置等を用いて絶縁層１０２に対して薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を加熱、押圧することによってはんだバンプ１０６を溶融、固化して絶縁層１０２上に薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を実装する。
The mounting step s-25 is a step of mounting the thin film laminated circuit bodies 4T1 and 4T2 and the mounting
実装工程ｓ−２５においては、ベース基板５側に形成された回路部や絶縁層１０２内に内蔵された薄膜積層回路体４Ａ〜４Ｎと、絶縁層１０２上に形成された配線層１０４或いは薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１がビア１０３によって層間接続され、図３１に示した高機能高周波回路モジュール１００を製造する。なお、高機能高周波回路モジュール１００は、熱圧着装置によって加熱されることにより固化するアンダフィル層１０８が、薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を絶縁層１０２上に強固に固定する。
In the mounting step s-25, the circuit portion formed on the
なお、高機能高周波回路モジュール１００においても、薄膜積層回路体４Ｔ１、４Ｔ２や実装部品１０１を上述した熱圧着装置を用いて絶縁層１０２上に実装する方法に限定されず、例えば半導体チップの実装方法として利用されている、リフローはんだ処理、フリップチップボンディング法、ＴＡＢ法やビームリードボンディング法等のフェースダウン実装法等によって実装することも可能である。また、高機能高周波回路モジュール１００は、絶縁層１０２を多層に形成するとともに各絶縁層内に配線層や薄膜積層回路体４を内蔵することも可能である。
The high-functional high-
薄膜積層回路体実装工程ｓ−１６においては、例えば図示しないベース基板５に対して薄膜積層回路体４を接合固定する。薄膜積層回路体実装工程ｓ−１６においては、熱圧着装置が、ベース基板５に対して薄膜積層回路体４を押圧しながら２４０℃〜２６０℃程度に加熱することによってはんだバンプ１２を溶融させるとともに再固化させる。薄膜積層回路体実装工程ｓ−１６においては、図３０に示すようにベース基板５側の各実装用端子１１と薄膜積層回路体４側の各実装接続ランド２４とが溶融、固化するはんだによって電気的かつ機械的に結合されることにより、ベース基板５上に薄膜積層回路体４Ａ〜４Ｎを実装した高周波回路モジュール体１を製造する。
In the thin film multilayer circuit body mounting step s-16, for example, the thin film
１ 高周波回路モジュール体、２ ダミー基板、３ 剥離層、４ 薄膜積層回路体、５ ベース基板、６ 信号配線パターン、７ 電源配線パターン、８ グランドパターン、９ ビア、１０ ソルダレジスト層、１１ 実装用端子部、１２ 半田バンプ、１３ ソルダレジスト層、１４ 接続用端子部、１５ 第１絶縁層、１６ 第２絶縁層、１７ 第３絶縁層、１８ 第１配線層、１９ 第２配線層、２０ 第３配線層、２１ キャパシタ素子、２２ レジスタ素子、２３ インダクタ素子、２４ 実装接続ランド、２５ ソルダレジスト層、２６ 外部電極、２７ アンダフィル層、２８ 第１ビア、２９ 第２ビア、３０ 第３ビア、３１ 保持フィルム材、３２ スリット、３４ フォルダ部材、３５ 剥離治具、３６ 第１金属膜、３７ 第２金属膜、３８ 保護樹脂層、４０ 第１分離スリット、４１ シードメタル層、４２ めっきレジスト層、４３ 銅めっき層、４５ 第２分離スリット、４８ 誘電体、４９ 抵抗体、５２ 第３分離スリット、５４ 第４分離スリット、５５ 第５分離スリット、５６ 第１中間体、５７ 分離スリット、５８ 剥離槽、５９ 剥離液、６０ 第２中間体、６１ メタルマスク、６２ はんだペースト、６４ 開口部、１００ 高機能高周波回路モジュール体、１０１ 実装部品、１０２ 絶縁層、１０３ ビア、１０４ 配線層、１０５ ソルダレジスト層、１０６ はんだバンプ、１０７ 実装接続ランド、１０８ アンダフィル層
DESCRIPTION OF SYMBOLS 1 High frequency circuit module body, 2 Dummy board, 3 Release layer, 4 Thin film laminated circuit body, 5 Base board, 6 Signal wiring pattern, 7 Power supply wiring pattern, 8 Ground pattern, 9 Via, 10 Solder resist layer, 11 Mounting terminal Part, 12 solder bump, 13 solder resist layer, 14 connection terminal part, 15 first insulating layer, 16 second insulating layer, 17 third insulating layer, 18 first wiring layer, 19 second wiring layer, 20 third Wiring layer, 21 capacitor element, 22 resistor element, 23 inductor element, 24 mounting connection land, 25 solder resist layer, 26 external electrode, 27 underfill layer, 28 first via, 29 second via, 30 third via, 31 Holding film material, 32 slit, 34 folder member, 35 peeling jig, 36 first metal film, 37 second metal film, 38 protective resin layer, 40 first Separation slit, 41 seed metal layer, 42 plating resist layer, 43 copper plating layer, 45 second separation slit, 48 dielectric, 49 resistor, 52 third separation slit, 54 fourth separation slit, 55 fifth separation slit, 56 1st intermediate body, 57 Separation slit, 58 Stripping tank, 59 Stripping liquid, 60 2nd intermediate body, 61 Metal mask, 62 Solder paste, 64 Opening part, 100 High-performance high-frequency circuit module body, 101 Mounting component, 102 Insulation Layer, 103 via, 104 wiring layer, 105 solder resist layer, 106 solder bump, 107 mounting connection land, 108 underfill layer
Claims (4)
上記薄膜積層回路体の製作工程が、
ダミー基板の平坦化された主面上に剥離層を形成する剥離層形成工程と、
上記剥離層上に絶縁層を介して多層の配線層や薄膜素子或いは機能素子を薄膜形成技術により形成するとともに上記ベース基板に対する実装面に実装接続ランドを形成してなる多数個の薄膜積層回路体を分離スリットを介して互いに区分した状態で形成する薄膜回路層形成工程と、
上記各分離スリットに対応する多数個のスリットが形成された保持フィルム材が用いられ、相対するそれぞれの上記分離スリットと上記スリットとを位置合わせして上記各薄膜積層回路体上に貼り付ける保持フィルム材貼付工程と、
上記剥離層を溶解する剥離溶液中に浸漬して上記各薄膜積層回路体を上記保持フィルム材で保持した状態で、上記ダミー基板から全体を剥離する薄膜積層回路体剥離工程と、
上記各薄膜積層回路体を上記分離スリットを介して上記保持フィルム材から１個ずつ分離する薄膜積層回路体分離工程とを有し、
上記各工程を経て製作した上記薄膜積層回路体が、上記各実装接続ランドを上記ベース基板に形成した相対する実装端子部に結合されることによって上記ベース基板に実装されることを特徴とする回路モジュール体の製造方法。 One or more thin film laminated circuit bodies in which a multilayer wiring layer in which thin film elements and functional elements are formed via an insulating layer are formed on a base substrate on which a wiring layer is formed are formed on the main surface. In the method of manufacturing a circuit module body,
The manufacturing process of the thin film laminated circuit body is as follows:
A release layer forming step of forming a release layer on the planarized main surface of the dummy substrate;
A plurality of thin film laminated circuit bodies in which a multilayer wiring layer, a thin film element, or a functional element is formed on the release layer via an insulating layer by a thin film forming technique and mounting connection lands are formed on the mounting surface with respect to the base substrate. Forming a thin film circuit layer in a state of being separated from each other through a separation slit;
A holding film material in which a plurality of slits corresponding to each of the separation slits is formed is used, and each of the opposing separation slits and the slits are aligned and attached onto each of the thin film laminated circuit bodies. Material pasting process;
A thin film laminated circuit body peeling step for peeling the whole from the dummy substrate in a state where each thin film laminated circuit body is held by the holding film material by immersing in a peeling solution for dissolving the peeling layer,
A thin film laminated circuit body separation step of separating each thin film laminated circuit body from the holding film material one by one through the separation slit,
A circuit characterized in that the thin film laminated circuit body manufactured through the above steps is mounted on the base substrate by coupling the mounting connection lands to opposing mounting terminal portions formed on the base substrate. A method for manufacturing a module body.
上記ベース体の主面上に上記薄膜積層回路体を被覆する絶縁層を形成する絶縁層形成工程と、
上記絶縁層内に、上記薄膜積層回路体や上記ベース基板との層間接続を行うビアを形成するビア形成工程と、
上記絶縁層上に、上記ビアと接続された実装接続ランドや配線パターンを有する配線層を形成する配線層形成工程と、
上記配線層上に、上記実装接続ランドを介して上記薄膜積層回路体や表面実装型電子部品を実装する実装工程とを有し、
上記薄膜積層回路体を絶縁層の内層と外層とに実装することを特徴とする請求項１に記載の回路モジュール体の製造方法。
Using the circuit module body formed by mounting the thin film laminated circuit body on the base substrate as a base body,
An insulating layer forming step of forming an insulating layer covering the thin film laminated circuit body on the main surface of the base body;
A via forming step of forming a via in the insulating layer for interlayer connection with the thin film multilayer circuit body and the base substrate;
A wiring layer forming step of forming a wiring layer having a mounting connection land and a wiring pattern connected to the via on the insulating layer;
A mounting step of mounting the thin film laminated circuit body and the surface mount electronic component on the wiring layer via the mounting connection land;
2. The method of manufacturing a circuit module body according to claim 1, wherein the thin film laminated circuit body is mounted on an inner layer and an outer layer of an insulating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004178694A JP4333492B2 (en) | 2004-06-16 | 2004-06-16 | Method for manufacturing circuit module body |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004178694A JP4333492B2 (en) | 2004-06-16 | 2004-06-16 | Method for manufacturing circuit module body |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006005097A JP2006005097A (en) | 2006-01-05 |
| JP4333492B2 true JP4333492B2 (en) | 2009-09-16 |
Family
ID=35773219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004178694A Expired - Fee Related JP4333492B2 (en) | 2004-06-16 | 2004-06-16 | Method for manufacturing circuit module body |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4333492B2 (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4146864B2 (en) | 2005-05-31 | 2008-09-10 | 新光電気工業株式会社 | WIRING BOARD AND MANUFACTURING METHOD THEREOF, SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD |
| CN1873935B (en) * | 2005-05-31 | 2010-06-16 | 新光电气工业株式会社 | Method of fabricating wiring board and method of fabricating semiconductor device |
| WO2008029813A1 (en) * | 2006-09-04 | 2008-03-13 | Nec Corporation | Wiring board composite body, semiconductor device, and method for manufacturing the wiring board composite body and the semiconductor device |
| JP5114141B2 (en) * | 2007-09-13 | 2013-01-09 | イビデン株式会社 | Electronic component and manufacturing method thereof |
| JP2010103410A (en) * | 2008-10-27 | 2010-05-06 | Dainippon Printing Co Ltd | Method of manufacturing wiring board, and wiring board |
| JP2013243227A (en) * | 2012-05-18 | 2013-12-05 | Ibiden Co Ltd | Wiring board and method of manufacturing the same |
| JP2014049578A (en) * | 2012-08-30 | 2014-03-17 | Ibiden Co Ltd | Wiring board and manufacturing method of wiring board |
| JP6160308B2 (en) | 2013-07-02 | 2017-07-12 | 富士通株式会社 | Laminated board |
| JP6158676B2 (en) * | 2013-10-15 | 2017-07-05 | 新光電気工業株式会社 | WIRING BOARD, SEMICONDUCTOR DEVICE, AND WIRING BOARD MANUFACTURING METHOD |
| KR102179165B1 (en) * | 2017-11-28 | 2020-11-16 | 삼성전자주식회사 | Carrier substrate and manufacturing method of semiconductor package using the carrier substrate |
-
2004
- 2004-06-16 JP JP2004178694A patent/JP4333492B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006005097A (en) | 2006-01-05 |
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