JP2005209828A - Semiconductor device - Google Patents
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Abstract
Description
本発明の半導体装置は、電極パッドの配置領域に合わせて、セルが形成される実動作領域を確保することで、チップサイズの縮小化を図る技術に関する。 The semiconductor device of the present invention relates to a technique for reducing the chip size by securing an actual operation region in which a cell is formed in accordance with an electrode pad arrangement region.
従来の横型絶縁ゲートトランジスタでは、半導体基体の主表面にエミッタ電極とコレクタ電極とが櫛歯形状に配置される。そして、それらの歯部において、長手方向の単位長さ当たりの抵抗を等しくし、コレクタ電極からエミッタ電極に流れるオン電流の一部集中を防止する構造が開示されている(例えば、特許文献1参照)。 In a conventional lateral insulated gate transistor, an emitter electrode and a collector electrode are arranged in a comb shape on the main surface of a semiconductor substrate. And the structure which equalizes the resistance per unit length of a longitudinal direction in those tooth parts, and prevents partial concentration of the on-current which flows from a collector electrode to an emitter electrode is disclosed (for example, refer patent document 1). ).
従来のトランジスタでは、櫛歯形状のベース電極及びエミッタ電極を有する構造が開示されている(例えば、非特許文献1参照)。
半導体装置では、半導体チップは、セルが形成される実動作領域とそれ以外の領域である非実動作領域とに大別される。そして、従来における半導体チップ内に所望の実動作領域を確保するため、ソース電極パッドまたはゲート電極パッドの両側には、無効領域が存在していた。無効領域とは、セルが形成されない領域のことであり、半導体チップ内に無効領域が配置されると、チップサイズが大きくなる。そして、個々のチップサイズが大きくなると、1枚のウエハから適量の半導体チップ数が取れないという問題があった。 In a semiconductor device, a semiconductor chip is roughly divided into an actual operation region in which cells are formed and a non-actual operation region that is another region. In order to secure a desired actual operation area in the conventional semiconductor chip, there are invalid areas on both sides of the source electrode pad or the gate electrode pad. The invalid area is an area where no cell is formed. If the invalid area is arranged in the semiconductor chip, the chip size increases. When each chip size is increased, there is a problem that an appropriate number of semiconductor chips cannot be obtained from one wafer.
本発明では、半導体チップ内の非実動作領域、特に、何も形成されない無効領域をなくすため、実動作領域の短側辺の幅と電極パッドの長側辺の幅とを同一とする。そして、半導体チップ内の非実動作領域を低減し、効率的に実動作領域を配置し、チップサイズの縮小化を実現することを目的とする。 In the present invention, the width of the short side of the actual operation region and the width of the long side of the electrode pad are made the same in order to eliminate the non-real operation region in the semiconductor chip, particularly the invalid region where nothing is formed. Then, it is an object to reduce the non-actual operation area in the semiconductor chip, efficiently arrange the actual operation area, and reduce the chip size.
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、複数のセルが形成される実動作領域と非実動作領域とから成る半導体層と、該半導体層の主表面に露出する電流通過領域及び制御領域と、前記主表面上で、前記電流通過領域と主電流を授受する電流通過電極パッド部及び前記制御領域と制御電流を授受する制御電極パッド部とを有し、前記主表面は1対の長側辺及び短側辺を有する長方形状であり、前記電流通過電極パッド部または前記制御電極パッド部は、それぞれ対向する前記主表面の短側辺近傍に配置され、且つ、前記実動作領域は、前記電流通過電極パッド部と前記制御電極パッド部との間に位置することを特徴とする。この構造により、半導体チップ内に実動作領域を効率的に配置できるので、半導体チップサイズの縮小化が実現できる。 In view of the above circumstances, the semiconductor device according to the present invention includes a semiconductor layer composed of an actual operation region and a non-actual operation region where a plurality of cells are formed, and a main surface of the semiconductor layer. A current passing region and a control region that are exposed; a current passing electrode pad portion that exchanges a current with the current passing region on the main surface; and a control electrode pad portion that exchanges a control current with the control region; The main surface has a rectangular shape having a pair of long side and short side, and the current passing electrode pad part or the control electrode pad part is disposed in the vicinity of the short side of the main surface facing each other, The actual operation region is located between the current passing electrode pad part and the control electrode pad part. With this structure, the actual operation region can be efficiently arranged in the semiconductor chip, so that the semiconductor chip size can be reduced.
また、本発明の半導体装置では、前記実動作領域の短側辺幅は、前記電流通過電極パッド部または前記制御電極パッド部の長側辺幅と同一であることを特徴とする。この構造により、無効領域を省き、チップサイズの縮小化を実現できる。 In the semiconductor device of the present invention, the short side width of the actual operation region is the same as the long side width of the current passing electrode pad portion or the control electrode pad portion. With this structure, the invalid area can be omitted and the chip size can be reduced.
また、本発明の半導体装置では、前記電流通過電極パッド部の一部または前記制御電極パッド部の一部と金属細線を介して電気的に接続する外部端子は、前記主表面の長側辺側に配置され、且つ、前記孔は、前記主表面の短側辺と平行な前記孔の長側辺を有する長方形の孔であることを特徴とする。この構造により、外部端子が主表面の長側辺側に配置され、また、電極パッドの一部が長方形の形状で露出する。そして、チップサイズは微細化されるが、電極パッドは、効率的に絶縁層から露出され、金属細線との接続領域が確保される。 In the semiconductor device of the present invention, an external terminal electrically connected to a part of the current passing electrode pad part or a part of the control electrode pad part via a fine metal wire is on the long side side of the main surface. The hole is a rectangular hole having a long side of the hole parallel to a short side of the main surface. With this structure, the external terminal is arranged on the long side of the main surface, and a part of the electrode pad is exposed in a rectangular shape. Although the chip size is miniaturized, the electrode pad is efficiently exposed from the insulating layer, and a connection region with the thin metal wire is secured.
本発明の半導体装置では、半導体チップの主表面の形状が長方形であり、半導体チップ内のセルが形成される実動作領域の短側辺幅と電極パッドの長側辺幅とが同一である。この構造により、半導体チップ内では、実動作領域以外の非実動作領域が低減され、実動作領域が効率的に配置されている。そして、半導体チップサイズが縮小され、1枚のウエハから、適量の半導体チップを取ることができる。 In the semiconductor device of the present invention, the shape of the main surface of the semiconductor chip is rectangular, and the short side width of the actual operation region in which the cells in the semiconductor chip are formed is the same as the long side width of the electrode pad. With this structure, non-actual operation areas other than the actual operation area are reduced in the semiconductor chip, and the actual operation areas are efficiently arranged. Then, the semiconductor chip size is reduced, and an appropriate amount of semiconductor chips can be taken from one wafer.
また、本発明の半導体装置では、電極パッドの長側辺幅に合わせて、ソース電極用の孔またはゲート電極用の孔が配置されている。そして、該孔の長側辺の配置方向は、ウェッジボンディング法のワイヤーの方向と一致している。この構造により、チップサイズは縮小されるが、ボンディング領域は、確実に確保され、パターン認識性を悪化させることない。 In the semiconductor device of the present invention, the hole for the source electrode or the hole for the gate electrode is arranged in accordance with the long side width of the electrode pad. And the arrangement | positioning direction of the long side of this hole corresponds with the direction of the wire of a wedge bonding method. With this structure, the chip size is reduced, but the bonding area is ensured and the pattern recognition is not deteriorated.
また、本発明の半導体装置では、ウェッジボンディング法のワイヤーの方向に合わせて、ソース端子のポストまたはゲート端子のポストが配置される。そして、電極パッドとポストとがAl細線を介して接続される。この構造により、半導体チップサイズが縮小でき、パッケージサイズも縮小することができる。 In the semiconductor device of the present invention, the source terminal post or the gate terminal post is arranged in accordance with the wire direction of the wedge bonding method. Then, the electrode pad and the post are connected through an Al thin wire. With this structure, the semiconductor chip size can be reduced and the package size can also be reduced.
以下に、本発明における半導体装置の一実施の形態について、図1〜図6を参照にして詳細に説明する。 Hereinafter, an embodiment of a semiconductor device according to the present invention will be described in detail with reference to FIGS.
図1(A)は本発明の半導体装置の構造を示す斜視図である。図1(B)は本発明の半導体装置の構造を示す上面図である。図1(A)に示す如く、N型の半導体基板1上にはN型のエピタキシャル層2が堆積されている。複数のトレンチ7が、エピタキシャル層2表面から形成されている。トレンチ7は、等間隔をなして互いに平行となるように配置されている。そして、基板1はドレイン取り出し領域として用いられ、エピタキシャル層2は、主に、ドレイン領域3として用いられる。また、トレンチ7はエピタキシャル層2表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜6が形成されている。更に、トレンチ7には、P型不純物が導入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ7内の多結晶シリコンは、エピタキシャル層2表面で、例えば、アルミニウム(Al)層11(図2(A)参照)等を介してソース領域4と電気的に接続されている。この構造により、トレンチ7内のP型の多結晶シリコンは、ソース電極Sと同電位からなる固定電位絶縁電極5として用いられる。一方、複数のトレンチ7間に位置するエピタキシャル層2はチャネル領域8として用いられる。
FIG. 1A is a perspective view showing a structure of a semiconductor device of the present invention. FIG. 1B is a top view showing the structure of the semiconductor device of the present invention. As shown in FIG. 1A, an N-type
図1(A)及び図1(B)に示す如く、ゲート領域9はソース領域4と離間され、且つ、絶縁膜6に接するエピタキシャル層2に一定の間隔を置いて複数設けられている。そして、図示の如く、1つのセルを形成する2本のゲート領域9間には、1本のソース領域4が形成されている。ソース領域4は、Y軸方向にゲート領域9とほぼ平行に位置し、それぞれのゲート領域9から等距離に配置される。一方、固定電位絶縁電極5を形成するトレンチ7は、ソース領域4及びゲート領域9と直交する方向に延在している。トレンチ7の両端はそれぞれゲート領域9とその形成領域の一部を重畳させる。そして、トレンチ7は、Y軸方向に一定間隔でゲート領域9間に形成されている。
As shown in FIGS. 1A and 1B, a plurality of
次に、図2を参照して本発明の半導体装置の断面構造およびその動作について説明する。図2(A)は図1(B)のA−A線方向の断面図である。図2(B)は図1(B)のB−B線方向の断面図である。 Next, a cross-sectional structure and operation of the semiconductor device of the present invention will be described with reference to FIG. FIG. 2A is a cross-sectional view taken along line AA in FIG. FIG. 2B is a cross-sectional view taken along line BB in FIG.
図2(A)に示す如く、主に、ソース領域4の下方に位置し、トレンチ7に挟まれた領域が、チャネル領域8である。そして、チャネル領域8は、矢印H1をチャネル厚み、矢印L1をチャネル長とする。つまり、チャネル厚みH1とは、チャネル領域8において対向する絶縁膜6間の間隔であり、チャネル長L1とは、トレンチ7の側壁に沿って、ソース領域4底面から固定電位絶縁電極5の底面までの距離をいう。また、ドレイン取り出し領域として用いるN型の基板1の裏面には、例えば、Au層10がオーミックコンタクトしている。そして、Au層10を介してドレイン電極Dが形成されている。
As shown in FIG. 2A, a channel region 8 is mainly a region located below the
一方、エピタキシャル層2表面には絶縁層としてのシリコン酸化膜12(図2(B)参照)が形成されている。そして、このシリコン酸化膜12に設けられたコンタクト領域13(図2(B)参照)を介して、Al層11がソース領域4にオーミックコンタクトしている。また、Al層11はコンタクト領域13を介して、固定電位絶縁電極5にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極5は接地状態となり、ソース領域4と固定電位絶縁電極5とは同電位に保たれる。また、実質、ソース領域4の下方に位置するチャネル領域8も固定電位絶縁電極5と同電位に保たれる。
On the other hand, a silicon oxide film 12 (see FIG. 2B) as an insulating layer is formed on the surface of the
尚、本実施の形態の半導体装置では、チャネル領域8に形成される空乏層により主電流の導通、遮断を制御する。この動作条件を満たしていれば単位セルを構成する固定電位絶縁電極5の形状、ソース領域4の形状などは任意である。
In the semiconductor device of the present embodiment, conduction and interruption of the main current are controlled by a depletion layer formed in the channel region 8. If this operating condition is satisfied, the shape of the fixed potential insulating
図2(B)に示す如く、ゲート領域9上を含めエピタキシャル層2表面にはシリコン酸化膜12が堆積している。そして、ゲート領域9上には、シリコン酸化膜12に設けられたコンタクト領域14を介して、Al層15から成るゲート電極Gが形成されている。
As shown in FIG. 2B, a silicon oxide film 12 is deposited on the surface of the
尚、図中の破線は固定電位絶縁電極5の存在を示している。そして、図示の如く、断面図、斜視図及び上面図における絶縁膜6の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
The broken line in the figure indicates the presence of the fixed potential insulating
次に、本発明の半導体素子の動作原理を説明する。 Next, the operation principle of the semiconductor element of the present invention will be described.
先ず、半導体素子のOFF動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるN型の基板1、N型のエピタキシャル層2から成るドレイン領域3、トレンチ7間に位置するN型のチャネル領域8およびN型のソース領域4とから構成される。つまり、全ての領域がN型領域から構成されており、一見、ドレイン電極Dに正の電圧を印加し、ソース電極Sを接地した状態で動作させるとOFF動作を成すことができないようにみられる。
First, the OFF operation of the semiconductor element will be described. As described above, the current path of the semiconductor element includes the N-
しかしながら、上述の如く、ソース領域4及びチャネル領域8から成るN型領域と固定電位絶縁電極5であるP型領域とはAl層11を介して接続され、同電位となっている。そのため、固定電位絶縁電極5周辺のチャネル領域8では、P型のポリシリコンとN型のエピタキシャル層2との仕事関数差により、固定電位絶縁電極5を囲むように空乏層が広がる。つまり、固定電位絶縁電極5を形成するトレンチ7間の幅、つまり、チャネル厚みH1を調整することで、両側の固定電位絶縁電極5から延びる空乏層によりチャネル領域8は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域8は、擬似的なP型領域となっている。
However, as described above, the N-type region composed of the
この構造により、N型のドレイン領域3とN型のソース領域4とを擬似的なP型領域であるチャネル領域8によって、PN接合分離することができる。つまり、チャネル領域8に擬似的なP型領域を形成することで、初めから遮断状態(OFF状態)となっている。また、半導体装置がOFF時では、ドレイン電極Dには正の電圧が印加され、ソース電極Sが接地され、ゲート電極Gが接地状態であるか、又は、ゲート電極Gに負の電位が印加されている。このとき、擬似的なP型領域であるチャネル領域8とN型領域であるドレイン領域3との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
With this structure, the N-
ここで、図3を参照とし、上述した擬似的なP型領域について以下に説明する。図3(A)はOFF時のチャネル領域8でのエネルギーバンド図を示しており、図3(B)はOFF時のチャネル領域8に形成された空乏層を模式的に表した図である。固定電位絶縁電極5であるP型のポリシリコン領域とチャネル領域8であるN型のエピタキシャル層2領域とは絶縁膜6を介して対峙している。そして、両者はエピタキシャル層2表面でAl層11を介して同電位に保たれている。そのことで、トレンチ7周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア(正孔)によりP型領域となる。
Here, the pseudo P-type region described above will be described below with reference to FIG. FIG. 3A shows an energy band diagram in the channel region 8 when OFF, and FIG. 3B schematically shows a depletion layer formed in the channel region 8 when OFF. The P-type polysilicon region which is the fixed potential insulating
具体的には、Al層11を介してP型のポリシリコン領域とN型のエピタキシャル層2領域とを同電位にすると、図3(A)に示す如くエネルギーバンド図が形成される。先ず、P型のポリシリコン領域において、絶縁膜6界面では価電子帯が負の傾斜により形成されており、自由キャリア(正孔)に対しては絶縁膜6の界面はポテンシャルエネルギーが高いことを示している。つまり、P型のポリシリコン領域の自由キャリア(正孔)は絶縁膜6界面に存在することができず、絶縁膜6から離れる方向に追いやられる。その結果、P型のポリシリコン領域の絶縁膜6界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、P型のポリシリコン領域の絶縁膜6界面にイオン化アクセプタから成る負電荷が存在する。そのことで、N型のエピタキシャル層2領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域8は絶縁膜6界面から空乏層化していくこととなる。
Specifically, when the P-type polysilicon region and the N-
しかしながら、チャネル領域8の不純物濃度は1E14(/cm3)程度、厚みは0.8〜1.4μm程度である。そして、チャネル領域8は、固定電位絶縁電極5から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域8が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域8内には少数の自由キャリア(正孔)も存在するようになる。この現象により、図示の如く、P型のポリシリコン領域内のイオン化アクセプタとN型のエピタキシャル層2内の自由キャリア(正孔)またはイオン化ドナーとが対となり電界を形成する。そして、絶縁膜6界面から形成された空乏層はP型領域となり、この空乏層で満たされたチャネル領域8はP型の領域となる。
However, the impurity concentration of the channel region 8 is about 1E14 (/ cm 3 ) and the thickness is about 0.8 to 1.4 μm. The channel region 8 is completely occupied by the depletion layer extending from the fixed potential insulating
次に、半導体素子のOFF動作からON動作へと転じる状態について説明する。先ず、ゲート電極Gに接地状態から正の電圧を印加する。このとき、ゲート領域9からは自由キャリア(正孔)が導入される。上述の如く、自由キャリア(正孔)はイオン化アクセプタにひかれて絶縁膜6界面に流れ込む。そして、チャネル領域8の絶縁膜6界面に自由キャリア(正孔)が充填される。この動作により、P型のポリシリコン領域内のイオン化アクセプタと自由キャリア(正孔)のみで対となり電界を形成する。そして、チャネル領域8での絶縁膜6と最も遠い領域、つまり、チャネル領域8中央領域から、自由キャリア(電子)が存在するようになり、中性領域が出現する。その後、チャネル領域8の空乏層が減退し、中央領域からチャネルが開く。そして、ソース領域4からドレイン領域3へ自由キャリア(電子)が移動し、主電流が流れる。
Next, a state where the semiconductor element changes from the OFF operation to the ON operation will be described. First, a positive voltage is applied to the gate electrode G from the ground state. At this time, free carriers (holes) are introduced from the
つまり、自由キャリア(正孔)は、トレンチ7壁面を通路として瞬時にチャネル領域8へと行き渡る。そして、固定電位絶縁電極5からチャネル領域8へと広がる空乏層は後退し、チャネルが開く。更に、ゲート電極Gに所定値以上の電圧が印加されると、ゲート領域9とチャネル領域8及びドレイン領域3の形成するPN接合に順バイアスが印加される。そして、自由キャリア(正孔)が、チャネル領域8やドレイン領域3に直接注入される。その後、チャネル領域8やドレイン領域3に自由キャリア(正孔)が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
That is, free carriers (holes) instantaneously reach the channel region 8 using the wall surface of the trench 7 as a passage. The depletion layer extending from the fixed potential insulating
最後に、半導体素子のON時からOFF時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Gの電位を接地状態(0V)、もしくは負電位にする。ドレイン領域3及びチャネル領域8に大量に存在していた自由キャリア(正孔)は消滅するか、もしくはゲート領域9を通して素子外に排除される。そのことで、再びチャネル領域8は空乏層で満たされ、再び擬似的なP型領域となり、耐圧を維持し、主電流は止まる。
Finally, a state where the semiconductor element turns from ON to OFF will be described. In order to turn off the semiconductor element, the potential of the gate electrode G is set to the ground state (0 V) or a negative potential. Free carriers (holes) that existed in a large amount in the
図4(A)は本発明の半導体装置のパッド電極配置を説明するための上面図である。図4(B)は従来の半導体装置のパッド電極配置を説明するための上面図である。図5は本発明の半導体チップサイズと従来の半導体チップサイズとを比較する表である。図6(A)は本発明の半導体装置のチップ表面に露出するパッド電極用の孔の位置を説明するための上面図である。図6(B)は本発明の半導体装置のAl細線による接続構造を説明するための上面図である。 FIG. 4A is a top view for explaining the pad electrode arrangement of the semiconductor device of the present invention. FIG. 4B is a top view for explaining the pad electrode arrangement of the conventional semiconductor device. FIG. 5 is a table comparing the semiconductor chip size of the present invention with the conventional semiconductor chip size. FIG. 6A is a top view for explaining the positions of the pad electrode holes exposed on the chip surface of the semiconductor device of the present invention. FIG. 6B is a top view for explaining a connection structure of the semiconductor device of the present invention using Al thin wires.
図4(A)に示す如く、本実施の形態では、半導体チップ21は、図1に示す1つのセルが複数形成される実動作領域22と、セル形成領域以外の非実動作領域23とに大別される。非実動作領域23には、実動作領域22を囲むようにガードリング領域24が配置されている。そして、実動作領域22とガードリング領域24との間の半導体チップ21上面には、シリコン酸化膜12(図2(B)参照)等を介してソース電極パッド25またはゲート電極パッド26が形成されている。ソース電極パッド25またはゲート電極パッド26は、半導体チップ21の主表面の短側辺27近傍で、実動作領域22の両端領域に、それぞれ配置される。そして、ソース電極パッド25及びゲート電極パッド26は、例えば、Alにより、図示した形状に形成される。つまり、ソース電極パッド25またはゲート電極パッド26の下部には、実動作領域22は配置されない。
As shown in FIG. 4A, in this embodiment, the
図示していないが、実動作領域22上面には、ソース電極パッド24とソース領域4(図1参照)とを電気的に接続するソース電極配線層(図示せず)が、シリコン酸化膜12等を介して形成されている。また、ゲート電極パッド26とゲート領域9とを電気的に接続するゲート電極配線層(図示せず)が、シリコン酸化膜12等を介して形成されている。そして、ソース電極配線層とゲート電極配線層とは、Y軸方向に交互に配置され、それぞれの一端がソース電極パッド25またはゲート電極パッド26と接続している。
Although not shown, a source electrode wiring layer (not shown) for electrically connecting the source electrode pad 24 and the source region 4 (see FIG. 1) is formed on the upper surface of the actual operation region 22 such as the silicon oxide film 12 and the like. Is formed through. A gate electrode wiring layer (not shown) that electrically connects the
一方、図4(B)に示す如く、従来の実施の形態では、半導体チップ31は、実動作領域32と非実動作領域33とに大別される。そして、実動作領域32とガードリング領域34との間の半導体チップ31上面には、シリコン酸化膜等を介してソース電極パッド35、ゲート電極パッド36が形成されている。上記した構造は、図4(A)に示した本実施の形態の構造と同様である。 On the other hand, as shown in FIG. 4B, in the conventional embodiment, the semiconductor chip 31 is roughly divided into an actual operation region 32 and a non-actual operation region 33. A source electrode pad 35 and a gate electrode pad 36 are formed on the upper surface of the semiconductor chip 31 between the actual operation region 32 and the guard ring region 34 via a silicon oxide film or the like. The structure described above is similar to the structure of this embodiment mode illustrated in FIG.
しかしながら、従来の構造では、Y軸方向において、ソース電極パッド35及びゲート電極パッド36の配置領域の両端には、セルが形成されない無効領域37が配置されている。そして、無効領域37上面には、ソース電極配線層(図示せず)及びゲート電極配線層(図示せず)が配置されている。つまり、本実施の形態と比較すると、実動作領域32は、Y軸方向に幅広く配置されている。一方、ソース電極パッド35及びゲート電極パッド36の両端には、4箇所の無効領域37が形成されている。 However, in the conventional structure, ineffective regions 37 in which no cells are formed are arranged at both ends of the arrangement region of the source electrode pad 35 and the gate electrode pad 36 in the Y-axis direction. A source electrode wiring layer (not shown) and a gate electrode wiring layer (not shown) are disposed on the upper surface of the invalid region 37. That is, compared with the present embodiment, the actual operation area 32 is widely arranged in the Y-axis direction. On the other hand, four invalid regions 37 are formed at both ends of the source electrode pad 35 and the gate electrode pad 36.
本実施の形態では、従来の構造の無効領域37をなくすため、実動作領域の短側辺29幅とソース電極パッド25及びゲート電極パッド26の長側辺30幅とが同一に成るように配置されている。そして、実動作領域22において、Y軸方向の幅を狭めることで減少した領域は、X軸方向の幅を広げることで、補うことができる。
In this embodiment, in order to eliminate the invalid region 37 of the conventional structure, the short side 29 width of the actual operation region and the long side side 30 width of the
具体的には、図5を用いて、半導体チップサイズの一実施例に関し、以下に説明をする。 Specifically, an example of a semiconductor chip size will be described below with reference to FIG.
先ず、本実施の形態の構造においても、従来の構造においても、耐圧600V、主電流12Aの駆動条件を満足する半導体チップである。そして、両半導体チップにおいても、実動作領域が、3.6(mm2)形成されている。 First, it is a semiconductor chip that satisfies the driving conditions of a withstand voltage of 600 V and a main current of 12 A in both the structure of the present embodiment and the conventional structure. In both the semiconductor chips, the actual operation region is formed with 3.6 (mm 2 ).
本実施の形態では、上記条件下では、半導体チップの寸法に関し、Y1は2.1(mm)となり、X1は3.8(mm)となり、チップ面積は7.98(mm2)となる。この場合、1(cm2)当たりから取れるチップ数12.53(個)であり、5インチウエハから取れるチップ数は1417(個)である。 In the present embodiment, under the above conditions, regarding the dimensions of the semiconductor chip, Y1 is 2.1 (mm), X1 is 3.8 (mm), and the chip area is 7.98 (mm 2 ). In this case, the number of chips that can be taken per 1 (cm 2 ) is 12.53 (pieces), and the number of chips that can be taken from a 5-inch wafer is 1417 (pieces).
一方、従来の構造では、上記条件下では、半導体チップの寸法に関し、Y2は2.9(mm)となり、X2は2.9(mm)となり、チップ面積は8.41(mm2)となる。この場合、1(cm2)当たりから取れるチップ数11.89(個)であり、5インチウエハから取れるチップ数は1345(個)である。 On the other hand, in the conventional structure, under the above conditions, regarding the dimensions of the semiconductor chip, Y2 is 2.9 (mm), X2 is 2.9 (mm), and the chip area is 8.41 (mm 2 ). . In this case, the number of chips that can be taken per 1 (cm 2 ) is 11.89 (pieces), and the number of chips that can be taken from a 5-inch wafer is 1345 (pieces).
つまり、本実施の形態では、従来の構造の無効領域37をなくすことができる。そして、実動作領域22上面に配置されたソース電極配線層の一端またはゲート電極配線層の一端が、それぞれ、直接、ソース電極パッド25またはゲート電極パッド26に接続する。この構造により、半導体チップサイズが、効率的に縮小され、1枚のウエハから取れるチップ数が増加する。
That is, in this embodiment, the invalid area 37 having the conventional structure can be eliminated. Then, one end of the source electrode wiring layer or one end of the gate electrode wiring layer disposed on the upper surface of the actual operation region 22 is directly connected to the
尚、図5を用いて上述した数値は、一実施例であり、本実施の形態を限定する数値ではない。本実施の形態では、種々の設計条件に応じて、実動作領域の面積、半導体チップサイズ等を変更することが可能である。 Note that the numerical values described above with reference to FIG. 5 are examples, and are not limiting numerical values of the present embodiment. In the present embodiment, the area of the actual operation region, the semiconductor chip size, and the like can be changed according to various design conditions.
図6(A)に示す如く、半導体チップ21表面には、絶縁層41として、シリコン酸化膜、シリコン窒化膜(SiN)等が形成されている。例えば、SiN層が最上層に堆積され、SiN層は実動作領域を保護するパッシベーション膜として機能する。また、絶縁層41には、ソース電極用の孔42、ゲート電極用の孔43が形成されている。孔42または孔43からは、それぞれ、ソース電極パッド25の一部またはゲート電極パッド26の一部が露出している。
As shown in FIG. 6A, a silicon oxide film, a silicon nitride film (SiN) or the like is formed as an insulating layer 41 on the surface of the
図6(B)に示す如く、本実施の形態では、例えば、銅(Cu)のリードフレーム(以下、Cuフレームと呼ぶ。)に半導体チップ21が実装されている。具体的には、Cuフレームのアイランド44には、例えば、半田等の導電ペーストを介して半導体チップ21が固着されている。
As shown in FIG. 6B, in this embodiment, for example, a
アイランド44からは、ドレイン端子45が延在している。そして、アイランド44の近傍には、金属細線46の一端と接続するポスト47、48が配置されている。ポスト47、48からは、それぞれソース端子49、ゲート端子50となるリードが延在している。金属細線46は、ソース電極パッド25とポスト47とを電気的に接続している。また、金属細線46は、ゲート電極パッド26とポスト48とを電気的に接続している。ドレイン端子45、ソース端子49及びゲート端子50は、樹脂パッケージ(図示せず)や金属パッケージ等から外部リードとして導出する。
A drain terminal 45 extends from the island 44. In the vicinity of the island 44, posts 47 and 48 connected to one end of the thin metal wire 46 are arranged. Extending from the posts 47 and 48 are leads serving as a source terminal 49 and a
本実施の形態では、例えば、半導体チップ21に12Aの主電流が流れる。この場合、金属細線の溶断が考慮され、金属細線46としてAl細線が用いられる。そして、Al細線を用いる場合、ウェッジボンディング法により、Al細線の接続が行われる。ウェッジボンディング法では、ウェッジと呼ばれるツールに超音波で生じる振動と適当な圧力を加える。そして、Al細線とソース電極パッド25またはゲート電極パッド26との間で摩擦熱を発生させることで、両者を接合させる。その為、ウェッジの形状からボンディング作業に方向性を有する。
In the present embodiment, for example, a main current of 12 A flows through the
つまり、図6(A)に示すように、ソース電極用の孔42またはゲート電極用の孔43は、上記ボンディング作業の方向性が考慮され、Y軸方向に孔の長側辺51を有するように形成される。そして、電極パッド25、26は非実動作領域23に形成されるが、孔42、43の形状、配置箇所により、非実動作領域23は効率的に、狭い領域とすることができる。更に、孔42、43は、狭い領域となる非実動作領域23上面に形成されるが、ポスト47、48の配置箇所を考慮することで、所望の大きさの孔となる。そのことで、パターン認識精度を悪化させることはない。
That is, as shown in FIG. 6A, the source electrode hole 42 or the gate electrode hole 43 has the
更に、図6(B)に示すように、アイランド44上に固着された半導体チップ21に対し、ポスト47、48が、半導体チップ21の長側辺28側へと配置される。この配置により、上記ボンディング作業の方向性も考慮し、電極パッド25、26とポスト47、48とを必要最小限の領域で接続することができる。その結果、パッケージサイズの縮小することができる。
Further, as shown in FIG. 6B, posts 47 and 48 are arranged on the
尚、本実施の形態では、金属細線46としてAl細線の替わりに、金線を用いることもできる。この場合には、金線は、半導体チップ表面の電極パッド及びポストとそれぞれボールボンディングする。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, a gold wire can be used as the metal thin wire 46 instead of the Al thin wire. In this case, the gold wire is ball bonded to the electrode pad and the post on the surface of the semiconductor chip. In addition, various modifications can be made without departing from the scope of the present invention.
1 基板
2 エピタキシャル層
3 ドレイン領域
4 ソース領域
5 固定電位絶縁電極
6 絶縁膜
7 トレンチ
8 チャネル領域
9 ゲート領域
10 Au層
11 Al層
12 シリコン酸化膜
13 コンタクト領域
14 コンタクト領域
15 Al層
21 半導体チップ
22 実動作領域
23 非実動作領域
24 ガードリング領域
25 ソース電極パッド
26 ゲート電極パッド
27 主表面の短側辺
28 主表面の長側辺
29 実動作領域の短側辺
30 パッドの長側辺
31 半導体チップ
32 実動作領域
33 非実動作領域
34 ガードリング領域
35 ソース電極パッド
36 ゲート電極パッド
37 無効領域
41 絶縁層
42 ソース電極用の孔
43 ゲート電極用の孔
44 アイランド
45 ドレイン端子
46 金属細線
47 ポスト
48 ポスト
49 ソース端子
50 ゲート端子
51 孔の長側辺
DESCRIPTION OF
Claims (6)
該半導体層の主表面に露出する電流通過領域及び制御領域と、
前記主表面上で、前記電流通過領域と主電流を授受する電流通過電極パッド部及び前記制御領域と制御電流を授受する制御電極パッド部とを有し、
前記主表面は1対の長側辺及び短側辺を有する長方形状であり、前記電流通過電極パッド部または前記制御電極パッド部は、それぞれ対向する前記主表面の短側辺近傍に配置され、且つ、前記実動作領域は、前記電流通過電極パッド部と前記制御電極パッド部との間に位置することを特徴とする半導体装置。 A semiconductor layer composed of a real operation region and a non-real operation region in which a plurality of cells are formed;
A current passing region and a control region exposed on the main surface of the semiconductor layer;
On the main surface, the current passing region and the current passing electrode pad portion for exchanging the main current and the control region and the control electrode pad portion for exchanging the control current,
The main surface has a rectangular shape having a pair of long side and short side, and the current passing electrode pad part or the control electrode pad part is disposed in the vicinity of the short side of the main surface facing each other, The actual operation region is located between the current passing electrode pad portion and the control electrode pad portion.
前記電流通過配線層の一端または前記制御配線層の一端は、それぞれ前記電流通過電極パッド部または前記制御電極パッド部と接続し、前記電流通過配線層または前記制御配線層は前記主表面の長側辺と平行に延在することを特徴とする請求項1から請求項4のいずれかに記載の半導体装置。 On the actual operation region of the main surface, each having a current passing wiring layer or a control wiring layer electrically connected to the current passing region or the control region,
One end of the current passing wiring layer or one end of the control wiring layer is connected to the current passing electrode pad portion or the control electrode pad portion, respectively, and the current passing wiring layer or the control wiring layer is on the long side of the main surface. The semiconductor device according to claim 1, wherein the semiconductor device extends in parallel with the side.
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JPH11340455A (en) * | 1998-05-21 | 1999-12-10 | Sanken Electric Co Ltd | Insulated gate field effect transistor element |
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- 2004-01-22 JP JP2004013827A patent/JP2005209828A/en active Pending
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