JP2005209828A - Semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a chip size by reducing a non-working area in a semiconductor chip and arranging a working area efficiently. <P>SOLUTION: In this semiconductor device, lengths of long sides 30 of a source electrode pad and source electrode pad are the same as that of the short side 29 of the working area in the Y-axis direction shown in Figure. An ineffective area 37 which has been formed in a conventional semiconductor chip 31 is eliminated to compensate for the working area 22 which has been reduced in the X-axis direction shown in Figure. By this structure, the working area 22 is efficiently arranged in the semiconductor chip 21 and an appropriate amount of the semiconductor chip can be taken from one wafer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明の半導体装置は、電極パッドの配置領域に合わせて、セルが形成される実動作領域を確保することで、チップサイズの縮小化を図る技術に関する。   The semiconductor device of the present invention relates to a technique for reducing the chip size by securing an actual operation region in which a cell is formed in accordance with an electrode pad arrangement region.

従来の横型絶縁ゲートトランジスタでは、半導体基体の主表面にエミッタ電極とコレクタ電極とが櫛歯形状に配置される。そして、それらの歯部において、長手方向の単位長さ当たりの抵抗を等しくし、コレクタ電極からエミッタ電極に流れるオン電流の一部集中を防止する構造が開示されている（例えば、特許文献１参照）。   In a conventional lateral insulated gate transistor, an emitter electrode and a collector electrode are arranged in a comb shape on the main surface of a semiconductor substrate. And the structure which equalizes the resistance per unit length of a longitudinal direction in those tooth parts, and prevents partial concentration of the on-current which flows from a collector electrode to an emitter electrode is disclosed (for example, refer patent document 1). ).

従来のトランジスタでは、櫛歯形状のベース電極及びエミッタ電極を有する構造が開示されている（例えば、非特許文献１参照）。
特開平５−２９６１４号公報（第７−８頁、第１−３図） Ｓ．Ｍ．Ｓｚｅ著「半導体デバイス」産業図書、Ｐ１２６−１２７ A conventional transistor has a structure having a comb-shaped base electrode and an emitter electrode (see, for example, Non-Patent Document 1).
JP-A-5-29614 (pages 7-8, Fig. 1-3) S. M.M. Sze "Semiconductor Device" Industrial Books, P126-127

半導体装置では、半導体チップは、セルが形成される実動作領域とそれ以外の領域である非実動作領域とに大別される。そして、従来における半導体チップ内に所望の実動作領域を確保するため、ソース電極パッドまたはゲート電極パッドの両側には、無効領域が存在していた。無効領域とは、セルが形成されない領域のことであり、半導体チップ内に無効領域が配置されると、チップサイズが大きくなる。そして、個々のチップサイズが大きくなると、１枚のウエハから適量の半導体チップ数が取れないという問題があった。   In a semiconductor device, a semiconductor chip is roughly divided into an actual operation region in which cells are formed and a non-actual operation region that is another region. In order to secure a desired actual operation area in the conventional semiconductor chip, there are invalid areas on both sides of the source electrode pad or the gate electrode pad. The invalid area is an area where no cell is formed. If the invalid area is arranged in the semiconductor chip, the chip size increases. When each chip size is increased, there is a problem that an appropriate number of semiconductor chips cannot be obtained from one wafer.

本発明では、半導体チップ内の非実動作領域、特に、何も形成されない無効領域をなくすため、実動作領域の短側辺の幅と電極パッドの長側辺の幅とを同一とする。そして、半導体チップ内の非実動作領域を低減し、効率的に実動作領域を配置し、チップサイズの縮小化を実現することを目的とする。   In the present invention, the width of the short side of the actual operation region and the width of the long side of the electrode pad are made the same in order to eliminate the non-real operation region in the semiconductor chip, particularly the invalid region where nothing is formed. Then, it is an object to reduce the non-actual operation area in the semiconductor chip, efficiently arrange the actual operation area, and reduce the chip size.

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、複数のセルが形成される実動作領域と非実動作領域とから成る半導体層と、該半導体層の主表面に露出する電流通過領域及び制御領域と、前記主表面上で、前記電流通過領域と主電流を授受する電流通過電極パッド部及び前記制御領域と制御電流を授受する制御電極パッド部とを有し、前記主表面は１対の長側辺及び短側辺を有する長方形状であり、前記電流通過電極パッド部または前記制御電極パッド部は、それぞれ対向する前記主表面の短側辺近傍に配置され、且つ、前記実動作領域は、前記電流通過電極パッド部と前記制御電極パッド部との間に位置することを特徴とする。この構造により、半導体チップ内に実動作領域を効率的に配置できるので、半導体チップサイズの縮小化が実現できる。   In view of the above circumstances, the semiconductor device according to the present invention includes a semiconductor layer composed of an actual operation region and a non-actual operation region where a plurality of cells are formed, and a main surface of the semiconductor layer. A current passing region and a control region that are exposed; a current passing electrode pad portion that exchanges a current with the current passing region on the main surface; and a control electrode pad portion that exchanges a control current with the control region; The main surface has a rectangular shape having a pair of long side and short side, and the current passing electrode pad part or the control electrode pad part is disposed in the vicinity of the short side of the main surface facing each other, The actual operation region is located between the current passing electrode pad part and the control electrode pad part. With this structure, the actual operation region can be efficiently arranged in the semiconductor chip, so that the semiconductor chip size can be reduced.

また、本発明の半導体装置では、前記実動作領域の短側辺幅は、前記電流通過電極パッド部または前記制御電極パッド部の長側辺幅と同一であることを特徴とする。この構造により、無効領域を省き、チップサイズの縮小化を実現できる。   In the semiconductor device of the present invention, the short side width of the actual operation region is the same as the long side width of the current passing electrode pad portion or the control electrode pad portion. With this structure, the invalid area can be omitted and the chip size can be reduced.

また、本発明の半導体装置では、前記電流通過電極パッド部の一部または前記制御電極パッド部の一部と金属細線を介して電気的に接続する外部端子は、前記主表面の長側辺側に配置され、且つ、前記孔は、前記主表面の短側辺と平行な前記孔の長側辺を有する長方形の孔であることを特徴とする。この構造により、外部端子が主表面の長側辺側に配置され、また、電極パッドの一部が長方形の形状で露出する。そして、チップサイズは微細化されるが、電極パッドは、効率的に絶縁層から露出され、金属細線との接続領域が確保される。   In the semiconductor device of the present invention, an external terminal electrically connected to a part of the current passing electrode pad part or a part of the control electrode pad part via a fine metal wire is on the long side side of the main surface. The hole is a rectangular hole having a long side of the hole parallel to a short side of the main surface. With this structure, the external terminal is arranged on the long side of the main surface, and a part of the electrode pad is exposed in a rectangular shape. Although the chip size is miniaturized, the electrode pad is efficiently exposed from the insulating layer, and a connection region with the thin metal wire is secured.

本発明の半導体装置では、半導体チップの主表面の形状が長方形であり、半導体チップ内のセルが形成される実動作領域の短側辺幅と電極パッドの長側辺幅とが同一である。この構造により、半導体チップ内では、実動作領域以外の非実動作領域が低減され、実動作領域が効率的に配置されている。そして、半導体チップサイズが縮小され、１枚のウエハから、適量の半導体チップを取ることができる。   In the semiconductor device of the present invention, the shape of the main surface of the semiconductor chip is rectangular, and the short side width of the actual operation region in which the cells in the semiconductor chip are formed is the same as the long side width of the electrode pad. With this structure, non-actual operation areas other than the actual operation area are reduced in the semiconductor chip, and the actual operation areas are efficiently arranged. Then, the semiconductor chip size is reduced, and an appropriate amount of semiconductor chips can be taken from one wafer.

また、本発明の半導体装置では、電極パッドの長側辺幅に合わせて、ソース電極用の孔またはゲート電極用の孔が配置されている。そして、該孔の長側辺の配置方向は、ウェッジボンディング法のワイヤーの方向と一致している。この構造により、チップサイズは縮小されるが、ボンディング領域は、確実に確保され、パターン認識性を悪化させることない。   In the semiconductor device of the present invention, the hole for the source electrode or the hole for the gate electrode is arranged in accordance with the long side width of the electrode pad. And the arrangement | positioning direction of the long side of this hole corresponds with the direction of the wire of a wedge bonding method. With this structure, the chip size is reduced, but the bonding area is ensured and the pattern recognition is not deteriorated.

また、本発明の半導体装置では、ウェッジボンディング法のワイヤーの方向に合わせて、ソース端子のポストまたはゲート端子のポストが配置される。そして、電極パッドとポストとがＡｌ細線を介して接続される。この構造により、半導体チップサイズが縮小でき、パッケージサイズも縮小することができる。   In the semiconductor device of the present invention, the source terminal post or the gate terminal post is arranged in accordance with the wire direction of the wedge bonding method. Then, the electrode pad and the post are connected through an Al thin wire. With this structure, the semiconductor chip size can be reduced and the package size can also be reduced.

以下に、本発明における半導体装置の一実施の形態について、図１〜図６を参照にして詳細に説明する。   Hereinafter, an embodiment of a semiconductor device according to the present invention will be described in detail with reference to FIGS.

図１（Ａ）は本発明の半導体装置の構造を示す斜視図である。図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ型の半導体基板１上にはＮ型のエピタキシャル層２が堆積されている。複数のトレンチ７が、エピタキシャル層２表面から形成されている。トレンチ７は、等間隔をなして互いに平行となるように配置されている。そして、基板１はドレイン取り出し領域として用いられ、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が導入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ７内の多結晶シリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）層１１（図２（Ａ）参照）等を介してソース領域４と電気的に接続されている。この構造により、トレンチ７内のＰ型の多結晶シリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。   FIG. 1A is a perspective view showing a structure of a semiconductor device of the present invention. FIG. 1B is a top view showing the structure of the semiconductor device of the present invention. As shown in FIG. 1A, an N-type epitaxial layer 2 is deposited on an N-type semiconductor substrate 1. A plurality of trenches 7 are formed from the surface of the epitaxial layer 2. The trenches 7 are arranged so as to be parallel to each other at equal intervals. The substrate 1 is used as a drain extraction region, and the epitaxial layer 2 is mainly used as a drain region 3. Further, the trench 7 is etched so that the side wall thereof is substantially perpendicular to the surface of the epitaxial layer 2, and the insulating film 6 is formed on the inner wall thereof. Further, for example, polycrystalline silicon into which a P-type impurity is introduced is deposited in the trench 7. As will be described in detail later, the polycrystalline silicon in the trench 7 is electrically connected to the source region 4 via the aluminum (Al) layer 11 (see FIG. 2A), for example, on the surface of the epitaxial layer 2. It is connected. With this structure, the P-type polycrystalline silicon in the trench 7 is used as the fixed potential insulating electrode 5 having the same potential as the source electrode S. On the other hand, the epitaxial layer 2 located between the plurality of trenches 7 is used as the channel region 8.

図１（Ａ）及び図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ、絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、１つのセルを形成する２本のゲート領域９間には、１本のソース領域４が形成されている。ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置し、それぞれのゲート領域９から等距離に配置される。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に延在している。トレンチ７の両端はそれぞれゲート領域９とその形成領域の一部を重畳させる。そして、トレンチ７は、Ｙ軸方向に一定間隔でゲート領域９間に形成されている。   As shown in FIGS. 1A and 1B, a plurality of gate regions 9 are separated from the source region 4 and are provided at a certain interval in the epitaxial layer 2 in contact with the insulating film 6. As shown, one source region 4 is formed between two gate regions 9 forming one cell. The source region 4 is positioned substantially parallel to the gate region 9 in the Y-axis direction, and is disposed at an equal distance from each gate region 9. On the other hand, the trench 7 forming the fixed potential insulating electrode 5 extends in a direction orthogonal to the source region 4 and the gate region 9. Both ends of the trench 7 overlap the gate region 9 and a part of the formation region. The trenches 7 are formed between the gate regions 9 at regular intervals in the Y-axis direction.

次に、図２を参照して本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図である。図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。   Next, a cross-sectional structure and operation of the semiconductor device of the present invention will be described with reference to FIG. FIG. 2A is a cross-sectional view taken along line AA in FIG. FIG. 2B is a cross-sectional view taken along line BB in FIG.

図２（Ａ）に示す如く、主に、ソース領域４の下方に位置し、トレンチ７に挟まれた領域が、チャネル領域８である。そして、チャネル領域８は、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向する絶縁膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ型の基板１の裏面には、例えば、Ａｕ層１０がオーミックコンタクトしている。そして、Ａｕ層１０を介してドレイン電極Ｄが形成されている。   As shown in FIG. 2A, a channel region 8 is mainly a region located below the source region 4 and sandwiched between the trenches 7. The channel region 8 has an arrow H1 as a channel thickness and an arrow L1 as a channel length. That is, the channel thickness H1 is the distance between the insulating films 6 facing each other in the channel region 8, and the channel length L1 is from the bottom surface of the source region 4 to the bottom surface of the fixed potential insulating electrode 5 along the sidewall of the trench 7. The distance. Further, for example, an Au layer 10 is in ohmic contact with the back surface of the N-type substrate 1 used as the drain extraction region. A drain electrode D is formed via the Au layer 10.

一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２（図２（Ｂ）参照）が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５は接地状態となり、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。   On the other hand, a silicon oxide film 12 (see FIG. 2B) as an insulating layer is formed on the surface of the epitaxial layer 2. The Al layer 11 is in ohmic contact with the source region 4 through a contact region 13 (see FIG. 2B) provided in the silicon oxide film 12. The Al layer 11 is also in ohmic contact with the fixed potential insulating electrode 5 through the contact region 13. With this structure, as described above, the fixed potential insulating electrode 5 is grounded, and the source region 4 and the fixed potential insulating electrode 5 are kept at the same potential. In addition, the channel region 8 located substantially below the source region 4 is also maintained at the same potential as the fixed potential insulating electrode 5.

尚、本実施の形態の半導体装置では、チャネル領域８に形成される空乏層により主電流の導通、遮断を制御する。この動作条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。   In the semiconductor device of the present embodiment, conduction and interruption of the main current are controlled by a depletion layer formed in the channel region 8. If this operating condition is satisfied, the shape of the fixed potential insulating electrode 5 constituting the unit cell, the shape of the source region 4 and the like are arbitrary.

図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積している。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクト領域１４を介して、Ａｌ層１５から成るゲート電極Ｇが形成されている。   As shown in FIG. 2B, a silicon oxide film 12 is deposited on the surface of the epitaxial layer 2 including on the gate region 9. A gate electrode G made of an Al layer 15 is formed on the gate region 9 through a contact region 14 provided in the silicon oxide film 12.

尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図、斜視図及び上面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。   The broken line in the figure indicates the presence of the fixed potential insulating electrode 5. As shown in the drawing, the corners of the insulating film 6 in the cross-sectional view, the perspective view, and the top view are drawn to be square, but these are schematic views and may be rounded in practice. That is, it is widely adopted to round these corners in order to suppress electric field concentration.

次に、本発明の半導体素子の動作原理を説明する。   Next, the operation principle of the semiconductor element of the present invention will be described.

先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ型の基板１、Ｎ型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ型のチャネル領域８およびＮ型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。   First, the OFF operation of the semiconductor element will be described. As described above, the current path of the semiconductor element includes the N-type substrate 1 serving as the drain extraction region, the drain region 3 including the N-type epitaxial layer 2, the N-type channel region 8 located between the trenches 7, and the N-type. Source region 4. That is, all the regions are composed of N-type regions. At first glance, when a positive voltage is applied to the drain electrode D and the source electrode S is operated in a grounded state, it seems that the OFF operation cannot be performed. .

しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ型のポリシリコンとＮ型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。   However, as described above, the N-type region composed of the source region 4 and the channel region 8 and the P-type region which is the fixed potential insulating electrode 5 are connected via the Al layer 11 and have the same potential. Therefore, in the channel region 8 around the fixed potential insulating electrode 5, a depletion layer spreads so as to surround the fixed potential insulating electrode 5 due to a work function difference between the P-type polysilicon and the N-type epitaxial layer 2. That is, by adjusting the width between the trenches 7 forming the fixed potential insulating electrode 5, that is, the channel thickness H1, the channel region 8 is filled with the depletion layers extending from the fixed potential insulating electrodes 5 on both sides. Although details will be described later, the channel region 8 filled with the depletion layer is a pseudo P-type region.

この構造により、Ｎ型のドレイン領域３とＮ型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時では、ドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓが接地され、ゲート電極Ｇが接地状態であるか、又は、ゲート電極Ｇに負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。   With this structure, the N-type drain region 3 and the N-type source region 4 can be separated by a PN junction by the channel region 8 which is a pseudo P-type region. In other words, by forming a pseudo P-type region in the channel region 8, it is in the cutoff state (OFF state) from the beginning. In addition, when the semiconductor device is OFF, a positive voltage is applied to the drain electrode D, the source electrode S is grounded, and the gate electrode G is in a ground state, or a negative potential is applied to the gate electrode G. ing. At this time, a depletion layer is formed on the boundary surface between the channel region 8 which is a pseudo P-type region and the drain region 3 which is an N-type region by applying a reverse bias to the lower surface of the drawing. The formation state of this depletion layer affects the breakdown voltage characteristics of the semiconductor device.

ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ型のポリシリコン領域とチャネル領域８であるＮ型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。   Here, the pseudo P-type region described above will be described below with reference to FIG. FIG. 3A shows an energy band diagram in the channel region 8 when OFF, and FIG. 3B schematically shows a depletion layer formed in the channel region 8 when OFF. The P-type polysilicon region which is the fixed potential insulating electrode 5 and the N-type epitaxial layer 2 region which is the channel region 8 are opposed to each other via the insulating film 6. Both are maintained at the same potential through the Al layer 11 on the surface of the epitaxial layer 2. As a result, a depletion layer is formed around the trench 7 due to the work function difference between the two, and a P-type region is formed by a small number of free carriers (holes) slightly present in the depletion layer.

具体的には、Ａｌ層１１を介してＰ型のポリシリコン領域とＮ型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。   Specifically, when the P-type polysilicon region and the N-type epitaxial layer 2 region are set to the same potential via the Al layer 11, an energy band diagram is formed as shown in FIG. First, in the P-type polysilicon region, the valence band is formed with a negative slope at the interface of the insulating film 6, and the interface of the insulating film 6 has high potential energy for free carriers (holes). Show. That is, free carriers (holes) in the P-type polysilicon region cannot exist at the interface of the insulating film 6 and are driven away from the insulating film 6. As a result, negative charges composed of ionized acceptors are left behind at the interface of the insulating film 6 in the P-type polysilicon region. And the negative charge which consists of an ionization acceptor exists in the insulating film 6 interface of a P-type polysilicon area | region. Therefore, in the N-type epitaxial layer 2 region, a negative charge consisting of this ionization acceptor and a positive charge consisting of an ionized donor pairing with the negative charge are required. For this reason, the channel region 8 is depleted from the interface of the insulating film 6.

しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ^３）程度、厚みは０．８〜１．４μｍ程度である。そして、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。この現象により、図示の如く、Ｐ型のポリシリコン領域内のイオン化アクセプタとＮ型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。そして、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。 However, the impurity concentration of the channel region 8 is about 1E14 (/ cm ³ ) and the thickness is about 0.8 to 1.4 μm. The channel region 8 is completely occupied by the depletion layer extending from the fixed potential insulating electrode 5. Actually, since the positive charge enough to balance with the ionization acceptor cannot be secured only by forming the channel region 8 into a depletion layer, a small number of free carriers (holes) also exist in the channel region 8. By this phenomenon, as shown in the figure, an ionization acceptor in the P type polysilicon region and a free carrier (hole) or ionization donor in the N type epitaxial layer 2 form a pair to form an electric field. The depletion layer formed from the interface of the insulating film 6 becomes a P-type region, and the channel region 8 filled with this depletion layer becomes a P-type region.

次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入される。上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填される。この動作により、Ｐ型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そして、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その後、チャネル領域８の空乏層が減退し、中央領域からチャネルが開く。そして、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。   Next, a state where the semiconductor element changes from the OFF operation to the ON operation will be described. First, a positive voltage is applied to the gate electrode G from the ground state. At this time, free carriers (holes) are introduced from the gate region 9. As described above, free carriers (holes) are attracted by the ionization acceptor and flow into the insulating film 6 interface. Then, free carriers (holes) are filled in the interface of the insulating film 6 in the channel region 8. By this operation, an electric field is formed by pairing only with an ionization acceptor and free carriers (holes) in the P-type polysilicon region. Then, free carriers (electrons) are present from a region farthest from the insulating film 6 in the channel region 8, that is, a central region of the channel region 8, and a neutral region appears. Thereafter, the depletion layer in the channel region 8 is reduced, and the channel is opened from the central region. Then, free carriers (electrons) move from the source region 4 to the drain region 3, and a main current flows.

つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時にチャネル領域８へと行き渡る。そして、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開く。更に、ゲート電極Ｇに所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８及びドレイン領域３の形成するＰＮ接合に順バイアスが印加される。そして、自由キャリア（正孔）が、チャネル領域８やドレイン領域３に直接注入される。その後、チャネル領域８やドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。   That is, free carriers (holes) instantaneously reach the channel region 8 using the wall surface of the trench 7 as a passage. The depletion layer extending from the fixed potential insulating electrode 5 to the channel region 8 recedes and the channel is opened. Further, when a voltage higher than a predetermined value is applied to the gate electrode G, a forward bias is applied to the PN junction formed by the gate region 9, the channel region 8 and the drain region 3. Free carriers (holes) are directly injected into the channel region 8 and the drain region 3. Thereafter, a large number of free carriers (holes) are distributed in the channel region 8 and the drain region 3, whereby conductivity modulation occurs and the main current flows with a low on-resistance.

最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。ドレイン領域３及びチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。   Finally, a state where the semiconductor element turns from ON to OFF will be described. In order to turn off the semiconductor element, the potential of the gate electrode G is set to the ground state (0 V) or a negative potential. Free carriers (holes) that existed in a large amount in the drain region 3 and the channel region 8 disappear or are excluded from the device through the gate region 9. As a result, the channel region 8 is again filled with the depletion layer, becomes a pseudo P-type region again, maintains the breakdown voltage, and the main current stops.

図４（Ａ）は本発明の半導体装置のパッド電極配置を説明するための上面図である。図４（Ｂ）は従来の半導体装置のパッド電極配置を説明するための上面図である。図５は本発明の半導体チップサイズと従来の半導体チップサイズとを比較する表である。図６（Ａ）は本発明の半導体装置のチップ表面に露出するパッド電極用の孔の位置を説明するための上面図である。図６（Ｂ）は本発明の半導体装置のＡｌ細線による接続構造を説明するための上面図である。   FIG. 4A is a top view for explaining the pad electrode arrangement of the semiconductor device of the present invention. FIG. 4B is a top view for explaining the pad electrode arrangement of the conventional semiconductor device. FIG. 5 is a table comparing the semiconductor chip size of the present invention with the conventional semiconductor chip size. FIG. 6A is a top view for explaining the positions of the pad electrode holes exposed on the chip surface of the semiconductor device of the present invention. FIG. 6B is a top view for explaining a connection structure of the semiconductor device of the present invention using Al thin wires.

図４（Ａ）に示す如く、本実施の形態では、半導体チップ２１は、図１に示す１つのセルが複数形成される実動作領域２２と、セル形成領域以外の非実動作領域２３とに大別される。非実動作領域２３には、実動作領域２２を囲むようにガードリング領域２４が配置されている。そして、実動作領域２２とガードリング領域２４との間の半導体チップ２１上面には、シリコン酸化膜１２（図２（Ｂ）参照）等を介してソース電極パッド２５またはゲート電極パッド２６が形成されている。ソース電極パッド２５またはゲート電極パッド２６は、半導体チップ２１の主表面の短側辺２７近傍で、実動作領域２２の両端領域に、それぞれ配置される。そして、ソース電極パッド２５及びゲート電極パッド２６は、例えば、Ａｌにより、図示した形状に形成される。つまり、ソース電極パッド２５またはゲート電極パッド２６の下部には、実動作領域２２は配置されない。   As shown in FIG. 4A, in this embodiment, the semiconductor chip 21 is divided into an actual operation region 22 in which a plurality of cells shown in FIG. 1 are formed and a non-actual operation region 23 other than the cell formation region. Broadly divided. A guard ring region 24 is arranged in the non-actual operation region 23 so as to surround the actual operation region 22. A source electrode pad 25 or a gate electrode pad 26 is formed on the upper surface of the semiconductor chip 21 between the actual operation region 22 and the guard ring region 24 via the silicon oxide film 12 (see FIG. 2B). ing. The source electrode pad 25 or the gate electrode pad 26 is disposed in both end regions of the actual operation region 22 in the vicinity of the short side 27 of the main surface of the semiconductor chip 21. The source electrode pad 25 and the gate electrode pad 26 are formed in the shape shown in the figure by using, for example, Al. That is, the actual operation region 22 is not disposed below the source electrode pad 25 or the gate electrode pad 26.

図示していないが、実動作領域２２上面には、ソース電極パッド２４とソース領域４（図１参照）とを電気的に接続するソース電極配線層（図示せず）が、シリコン酸化膜１２等を介して形成されている。また、ゲート電極パッド２６とゲート領域９とを電気的に接続するゲート電極配線層（図示せず）が、シリコン酸化膜１２等を介して形成されている。そして、ソース電極配線層とゲート電極配線層とは、Ｙ軸方向に交互に配置され、それぞれの一端がソース電極パッド２５またはゲート電極パッド２６と接続している。   Although not shown, a source electrode wiring layer (not shown) for electrically connecting the source electrode pad 24 and the source region 4 (see FIG. 1) is formed on the upper surface of the actual operation region 22 such as the silicon oxide film 12 and the like. Is formed through. A gate electrode wiring layer (not shown) that electrically connects the gate electrode pad 26 and the gate region 9 is formed via the silicon oxide film 12 and the like. The source electrode wiring layer and the gate electrode wiring layer are alternately arranged in the Y-axis direction, and one end of each is connected to the source electrode pad 25 or the gate electrode pad 26.

一方、図４（Ｂ）に示す如く、従来の実施の形態では、半導体チップ３１は、実動作領域３２と非実動作領域３３とに大別される。そして、実動作領域３２とガードリング領域３４との間の半導体チップ３１上面には、シリコン酸化膜等を介してソース電極パッド３５、ゲート電極パッド３６が形成されている。上記した構造は、図４（Ａ）に示した本実施の形態の構造と同様である。   On the other hand, as shown in FIG. 4B, in the conventional embodiment, the semiconductor chip 31 is roughly divided into an actual operation region 32 and a non-actual operation region 33. A source electrode pad 35 and a gate electrode pad 36 are formed on the upper surface of the semiconductor chip 31 between the actual operation region 32 and the guard ring region 34 via a silicon oxide film or the like. The structure described above is similar to the structure of this embodiment mode illustrated in FIG.

しかしながら、従来の構造では、Ｙ軸方向において、ソース電極パッド３５及びゲート電極パッド３６の配置領域の両端には、セルが形成されない無効領域３７が配置されている。そして、無効領域３７上面には、ソース電極配線層（図示せず）及びゲート電極配線層（図示せず）が配置されている。つまり、本実施の形態と比較すると、実動作領域３２は、Ｙ軸方向に幅広く配置されている。一方、ソース電極パッド３５及びゲート電極パッド３６の両端には、４箇所の無効領域３７が形成されている。   However, in the conventional structure, ineffective regions 37 in which no cells are formed are arranged at both ends of the arrangement region of the source electrode pad 35 and the gate electrode pad 36 in the Y-axis direction. A source electrode wiring layer (not shown) and a gate electrode wiring layer (not shown) are disposed on the upper surface of the invalid region 37. That is, compared with the present embodiment, the actual operation area 32 is widely arranged in the Y-axis direction. On the other hand, four invalid regions 37 are formed at both ends of the source electrode pad 35 and the gate electrode pad 36.

本実施の形態では、従来の構造の無効領域３７をなくすため、実動作領域の短側辺２９幅とソース電極パッド２５及びゲート電極パッド２６の長側辺３０幅とが同一に成るように配置されている。そして、実動作領域２２において、Ｙ軸方向の幅を狭めることで減少した領域は、Ｘ軸方向の幅を広げることで、補うことができる。   In this embodiment, in order to eliminate the invalid region 37 of the conventional structure, the short side 29 width of the actual operation region and the long side side 30 width of the source electrode pad 25 and the gate electrode pad 26 are arranged to be the same. Has been. In the actual operation region 22, the region reduced by narrowing the width in the Y-axis direction can be compensated by widening the width in the X-axis direction.

具体的には、図５を用いて、半導体チップサイズの一実施例に関し、以下に説明をする。   Specifically, an example of a semiconductor chip size will be described below with reference to FIG.

先ず、本実施の形態の構造においても、従来の構造においても、耐圧６００Ｖ、主電流１２Ａの駆動条件を満足する半導体チップである。そして、両半導体チップにおいても、実動作領域が、３．６（ｍｍ^２）形成されている。 First, it is a semiconductor chip that satisfies the driving conditions of a withstand voltage of 600 V and a main current of 12 A in both the structure of the present embodiment and the conventional structure. In both the semiconductor chips, the actual operation region is formed with 3.6 (mm ² ).

本実施の形態では、上記条件下では、半導体チップの寸法に関し、Ｙ１は２．１（ｍｍ）となり、Ｘ１は３．８（ｍｍ）となり、チップ面積は７．９８（ｍｍ^２）となる。この場合、１（ｃｍ^２）当たりから取れるチップ数１２．５３（個）であり、５インチウエハから取れるチップ数は１４１７（個）である。 In the present embodiment, under the above conditions, regarding the dimensions of the semiconductor chip, Y1 is 2.1 (mm), X1 is 3.8 (mm), and the chip area is 7.98 (mm ² ). In this case, the number of chips that can be taken per 1 (cm ² ) is 12.53 (pieces), and the number of chips that can be taken from a 5-inch wafer is 1417 (pieces).

一方、従来の構造では、上記条件下では、半導体チップの寸法に関し、Ｙ２は２．９（ｍｍ）となり、Ｘ２は２．９（ｍｍ）となり、チップ面積は８．４１（ｍｍ^２）となる。この場合、１（ｃｍ^２）当たりから取れるチップ数１１．８９（個）であり、５インチウエハから取れるチップ数は１３４５（個）である。 On the other hand, in the conventional structure, under the above conditions, regarding the dimensions of the semiconductor chip, Y2 is 2.9 (mm), X2 is 2.9 (mm), and the chip area is 8.41 (mm ² ). . In this case, the number of chips that can be taken per 1 (cm ² ) is 11.89 (pieces), and the number of chips that can be taken from a 5-inch wafer is 1345 (pieces).

つまり、本実施の形態では、従来の構造の無効領域３７をなくすことができる。そして、実動作領域２２上面に配置されたソース電極配線層の一端またはゲート電極配線層の一端が、それぞれ、直接、ソース電極パッド２５またはゲート電極パッド２６に接続する。この構造により、半導体チップサイズが、効率的に縮小され、１枚のウエハから取れるチップ数が増加する。   That is, in this embodiment, the invalid area 37 having the conventional structure can be eliminated. Then, one end of the source electrode wiring layer or one end of the gate electrode wiring layer disposed on the upper surface of the actual operation region 22 is directly connected to the source electrode pad 25 or the gate electrode pad 26, respectively. With this structure, the semiconductor chip size is efficiently reduced, and the number of chips that can be taken from one wafer is increased.

尚、図５を用いて上述した数値は、一実施例であり、本実施の形態を限定する数値ではない。本実施の形態では、種々の設計条件に応じて、実動作領域の面積、半導体チップサイズ等を変更することが可能である。   Note that the numerical values described above with reference to FIG. 5 are examples, and are not limiting numerical values of the present embodiment. In the present embodiment, the area of the actual operation region, the semiconductor chip size, and the like can be changed according to various design conditions.

図６（Ａ）に示す如く、半導体チップ２１表面には、絶縁層４１として、シリコン酸化膜、シリコン窒化膜（ＳｉＮ）等が形成されている。例えば、ＳｉＮ層が最上層に堆積され、ＳｉＮ層は実動作領域を保護するパッシベーション膜として機能する。また、絶縁層４１には、ソース電極用の孔４２、ゲート電極用の孔４３が形成されている。孔４２または孔４３からは、それぞれ、ソース電極パッド２５の一部またはゲート電極パッド２６の一部が露出している。   As shown in FIG. 6A, a silicon oxide film, a silicon nitride film (SiN) or the like is formed as an insulating layer 41 on the surface of the semiconductor chip 21. For example, a SiN layer is deposited on the top layer, and the SiN layer functions as a passivation film that protects the actual operating region. The insulating layer 41 is provided with a source electrode hole 42 and a gate electrode hole 43. From the hole 42 or the hole 43, a part of the source electrode pad 25 or a part of the gate electrode pad 26 is exposed.

図６（Ｂ）に示す如く、本実施の形態では、例えば、銅（Ｃｕ）のリードフレーム（以下、Ｃｕフレームと呼ぶ。）に半導体チップ２１が実装されている。具体的には、Ｃｕフレームのアイランド４４には、例えば、半田等の導電ペーストを介して半導体チップ２１が固着されている。   As shown in FIG. 6B, in this embodiment, for example, a semiconductor chip 21 is mounted on a copper (Cu) lead frame (hereinafter referred to as a Cu frame). Specifically, the semiconductor chip 21 is fixed to the island 44 of the Cu frame via, for example, a conductive paste such as solder.

アイランド４４からは、ドレイン端子４５が延在している。そして、アイランド４４の近傍には、金属細線４６の一端と接続するポスト４７、４８が配置されている。ポスト４７、４８からは、それぞれソース端子４９、ゲート端子５０となるリードが延在している。金属細線４６は、ソース電極パッド２５とポスト４７とを電気的に接続している。また、金属細線４６は、ゲート電極パッド２６とポスト４８とを電気的に接続している。ドレイン端子４５、ソース端子４９及びゲート端子５０は、樹脂パッケージ（図示せず）や金属パッケージ等から外部リードとして導出する。   A drain terminal 45 extends from the island 44. In the vicinity of the island 44, posts 47 and 48 connected to one end of the thin metal wire 46 are arranged. Extending from the posts 47 and 48 are leads serving as a source terminal 49 and a gate terminal 50, respectively. The metal thin wire 46 electrically connects the source electrode pad 25 and the post 47. Further, the fine metal wire 46 electrically connects the gate electrode pad 26 and the post 48. The drain terminal 45, the source terminal 49, and the gate terminal 50 are derived as external leads from a resin package (not shown), a metal package, or the like.

本実施の形態では、例えば、半導体チップ２１に１２Ａの主電流が流れる。この場合、金属細線の溶断が考慮され、金属細線４６としてＡｌ細線が用いられる。そして、Ａｌ細線を用いる場合、ウェッジボンディング法により、Ａｌ細線の接続が行われる。ウェッジボンディング法では、ウェッジと呼ばれるツールに超音波で生じる振動と適当な圧力を加える。そして、Ａｌ細線とソース電極パッド２５またはゲート電極パッド２６との間で摩擦熱を発生させることで、両者を接合させる。その為、ウェッジの形状からボンディング作業に方向性を有する。   In the present embodiment, for example, a main current of 12 A flows through the semiconductor chip 21. In this case, the fusing of the fine metal wire is taken into consideration, and an Al fine wire is used as the fine metal wire 46. When using an Al thin wire, the Al thin wire is connected by a wedge bonding method. In the wedge bonding method, vibration generated by ultrasonic waves and an appropriate pressure are applied to a tool called a wedge. Then, frictional heat is generated between the Al thin wire and the source electrode pad 25 or the gate electrode pad 26 to join them together. Therefore, it has directionality in the bonding work from the shape of the wedge.

つまり、図６（Ａ）に示すように、ソース電極用の孔４２またはゲート電極用の孔４３は、上記ボンディング作業の方向性が考慮され、Ｙ軸方向に孔の長側辺５１を有するように形成される。そして、電極パッド２５、２６は非実動作領域２３に形成されるが、孔４２、４３の形状、配置箇所により、非実動作領域２３は効率的に、狭い領域とすることができる。更に、孔４２、４３は、狭い領域となる非実動作領域２３上面に形成されるが、ポスト４７、４８の配置箇所を考慮することで、所望の大きさの孔となる。そのことで、パターン認識精度を悪化させることはない。   That is, as shown in FIG. 6A, the source electrode hole 42 or the gate electrode hole 43 has the long side 51 of the hole in the Y-axis direction in consideration of the direction of the bonding operation. Formed. The electrode pads 25 and 26 are formed in the non-actual operation region 23. However, the non-actual operation region 23 can be efficiently narrowed depending on the shapes and locations of the holes 42 and 43. Further, the holes 42 and 43 are formed on the upper surface of the non-actual operation region 23 which is a narrow region. However, considering the positions where the posts 47 and 48 are arranged, the holes 42 and 43 have a desired size. As a result, the pattern recognition accuracy is not deteriorated.

更に、図６（Ｂ）に示すように、アイランド４４上に固着された半導体チップ２１に対し、ポスト４７、４８が、半導体チップ２１の長側辺２８側へと配置される。この配置により、上記ボンディング作業の方向性も考慮し、電極パッド２５、２６とポスト４７、４８とを必要最小限の領域で接続することができる。その結果、パッケージサイズの縮小することができる。   Further, as shown in FIG. 6B, posts 47 and 48 are arranged on the long side 28 side of the semiconductor chip 21 with respect to the semiconductor chip 21 fixed on the island 44. With this arrangement, it is possible to connect the electrode pads 25 and 26 and the posts 47 and 48 in a minimum necessary region in consideration of the direction of the bonding operation. As a result, the package size can be reduced.

尚、本実施の形態では、金属細線４６としてＡｌ細線の替わりに、金線を用いることもできる。この場合には、金線は、半導体チップ表面の電極パッド及びポストとそれぞれボールボンディングする。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。   In the present embodiment, a gold wire can be used as the metal thin wire 46 instead of the Al thin wire. In this case, the gold wire is ball bonded to the electrode pad and the post on the surface of the semiconductor chip. In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。1A is a perspective view and FIG. 2B is a top view for explaining a semiconductor device of the present invention. 本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。1A and 1B are a cross-sectional view and a cross-sectional view for explaining a semiconductor device of the present invention. 本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。2A is an energy band diagram for explaining a semiconductor device of the present invention, and FIG. 2B is a diagram for explaining a channel region at OFF. FIG. （Ａ）本発明の半導体チップを説明するための上面図であり、（Ｂ）従来の半導体チップを説明するための上面図である。(A) It is a top view for demonstrating the semiconductor chip of this invention, (B) It is a top view for demonstrating the conventional semiconductor chip. 本発明及び従来の半導体チップサイズを説明するための表である。It is a table | surface for demonstrating this invention and the conventional semiconductor chip size. 本発明の半導体装置を説明するための（Ａ）上面図、（Ｂ）上面図である。4A is a top view for explaining a semiconductor device of the present invention, and FIG.

符号の説明Explanation of symbols

１ 基板
２ エピタキシャル層
３ ドレイン領域
４ ソース領域
５ 固定電位絶縁電極
６ 絶縁膜
７ トレンチ
８ チャネル領域
９ ゲート領域
１０ Ａｕ層
１１ Ａｌ層
１２ シリコン酸化膜
１３ コンタクト領域
１４ コンタクト領域
１５ Ａｌ層
２１ 半導体チップ
２２ 実動作領域
２３ 非実動作領域
２４ ガードリング領域
２５ ソース電極パッド
２６ ゲート電極パッド
２７ 主表面の短側辺
２８ 主表面の長側辺
２９ 実動作領域の短側辺
３０ パッドの長側辺
３１ 半導体チップ
３２ 実動作領域
３３ 非実動作領域
３４ ガードリング領域
３５ ソース電極パッド
３６ ゲート電極パッド
３７ 無効領域
４１ 絶縁層
４２ ソース電極用の孔
４３ ゲート電極用の孔
４４ アイランド
４５ ドレイン端子
４６ 金属細線
４７ ポスト
４８ ポスト
４９ ソース端子
５０ ゲート端子
５１ 孔の長側辺 DESCRIPTION OF SYMBOLS 1 Substrate 2 Epitaxial layer 3 Drain region 4 Source region 5 Fixed potential insulating electrode 6 Insulating film 7 Trench 8 Channel region 9 Gate region 10 Au layer 11 Al layer 12 Silicon oxide film 13 Contact region 14 Contact region 15 Al layer 21 Semiconductor chip 22 Actual operation region 23 Non-actual operation region 24 Guard ring region 25 Source electrode pad 26 Gate electrode pad 27 Short side of main surface 28 Long side of main surface 29 Short side of actual operation region 30 Long side of pad 31 Semiconductor Chip 32 Actual operation region 33 Non-actual operation region 34 Guard ring region 35 Source electrode pad 36 Gate electrode pad 37 Invalid region 41 Insulating layer 42 Hole for source electrode 43 Hole for gate electrode 44 Island 45 Drain terminal 46 Metal thin wire 47 Post 48 post 49 Long edges of over scan terminals 50 gate terminals 51 holes

Claims (6)

複数のセルが形成される実動作領域と非実動作領域とから成る半導体層と、
該半導体層の主表面に露出する電流通過領域及び制御領域と、
前記主表面上で、前記電流通過領域と主電流を授受する電流通過電極パッド部及び前記制御領域と制御電流を授受する制御電極パッド部とを有し、
前記主表面は１対の長側辺及び短側辺を有する長方形状であり、前記電流通過電極パッド部または前記制御電極パッド部は、それぞれ対向する前記主表面の短側辺近傍に配置され、且つ、前記実動作領域は、前記電流通過電極パッド部と前記制御電極パッド部との間に位置することを特徴とする半導体装置。 A semiconductor layer composed of a real operation region and a non-real operation region in which a plurality of cells are formed;
A current passing region and a control region exposed on the main surface of the semiconductor layer;
On the main surface, the current passing region and the current passing electrode pad portion for exchanging the main current and the control region and the control electrode pad portion for exchanging the control current,
The main surface has a rectangular shape having a pair of long side and short side, and the current passing electrode pad part or the control electrode pad part is disposed in the vicinity of the short side of the main surface facing each other, The actual operation region is located between the current passing electrode pad portion and the control electrode pad portion. 前記実動作領域の短側辺幅は、前記電流通過電極パッド部または前記制御電極パッド部の長側辺幅と同一であることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the short side width of the actual operation region is the same as the long side width of the current passing electrode pad portion or the control electrode pad portion. 前記半導体層の主表面には、該主表面を覆うように絶縁層が形成されており、前記電流通過電極パッド部の一部または前記制御電極パッド部の一部は、前記絶縁層に設けられた孔から露出していることを特徴とする請求項１または請求項２に記載の半導体装置。 An insulating layer is formed on the main surface of the semiconductor layer so as to cover the main surface, and a part of the current passing electrode pad part or a part of the control electrode pad part is provided on the insulating layer. The semiconductor device according to claim 1, wherein the semiconductor device is exposed from a hole. 前記電流通過電極パッド部の一部または前記制御電極パッド部の一部と金属細線を介して電気的に接続する外部端子は、前記主表面の長側辺側に配置され、且つ、前記孔は、前記主表面の短側辺と平行な前記孔の長側辺を有する長方形の孔であることを特徴とする請求項３に記載の半導体装置。 An external terminal electrically connected to a part of the current passing electrode pad part or a part of the control electrode pad part via a fine metal wire is disposed on the long side of the main surface, and the hole is The semiconductor device according to claim 3, wherein the semiconductor device is a rectangular hole having a long side of the hole parallel to a short side of the main surface. 前記主表面の実動作領域上で、それぞれ前記電流通過領域または前記制御領域と電気的に接続する電流通過配線層または制御配線層とを有し、
前記電流通過配線層の一端または前記制御配線層の一端は、それぞれ前記電流通過電極パッド部または前記制御電極パッド部と接続し、前記電流通過配線層または前記制御配線層は前記主表面の長側辺と平行に延在することを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。 On the actual operation region of the main surface, each having a current passing wiring layer or a control wiring layer electrically connected to the current passing region or the control region,
One end of the current passing wiring layer or one end of the control wiring layer is connected to the current passing electrode pad portion or the control electrode pad portion, respectively, and the current passing wiring layer or the control wiring layer is on the long side of the main surface. The semiconductor device according to claim 1, wherein the semiconductor device extends in parallel with the side. 前記非実動作領域は、前記実動作領域を囲むように配置され、前記非実動作領域にはガードリング領域が形成されていることを特徴とする請求項５に記載の半導体装置。 The semiconductor device according to claim 5, wherein the non-actual operation region is disposed so as to surround the actual operation region, and a guard ring region is formed in the non-actual operation region.

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