JP2005201813A - 半導体検査装置及びコンタクトの製造方法 - Google Patents
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Abstract
【課題】 本発明は、電子装置の端子部と電気的に接続されるコンタクトを備えた半導体検査装置及びコンタクトの製造方法に関し、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することを課題とする。
【解決手段】 板体42上に形成された高さの異なる第1乃至第4の柱状部46〜49により構成されたコンタクト45と、板体42と枠体43とから構成される保持部41とを一のシリコン基板から形成し、第1乃至第4の柱状部46〜49の表面に導電金属52を設け、第4の柱状部49に導電金属52と接続されたスルーホール電極55を設けた構成とする。
【選択図】 図3
【解決手段】 板体42上に形成された高さの異なる第1乃至第4の柱状部46〜49により構成されたコンタクト45と、板体42と枠体43とから構成される保持部41とを一のシリコン基板から形成し、第1乃至第4の柱状部46〜49の表面に導電金属52を設け、第4の柱状部49に導電金属52と接続されたスルーホール電極55を設けた構成とする。
【選択図】 図3
Description
本発明は、半導体検査装置及びコンタクタの製造方法に係り、特に端子部を有する電子装置の検査を行う際、電子装置の端子部と電気的に接続されるコンタクトを備えた半導体検査装置及びコンタクトの製造方法に関する。
近年の半導体装置の高密度化に伴い、半導体装置の外部接続端子も多ピン化する傾向にある。一方において、半導体装置には小型化の要求もある。このため、外部接続端子を高密度に配設する必要がある。これに対応しうるパッケージとして、BGA(Ball Grid Array)やCSP(Chip Size Package)が知られている。
このBGA(Ball Grid Array)やCSP(Chip Size Package)は、その底面部に小径のはんだボールが格子状に配列されている。このようにはんだボールを格子状に配設することにより、そのピッチ間隔を縮小化でき、よって半導体装置の高密度化及び小型化を図ることができる。また、半導体装置は高い信頼性を要求されるため、出荷前に信頼性試験が実施される。この信頼性試験では、半導体装置に実際に試験信号を供給して試験を行うため、テスターに接続されたコンタクトを半導体装置のはんだボールに接続させる必要がある。
図1は、従来技術のコンタクトを示した図である。同図に示されるコンタクト10は、ポコピンと一般に称されるものである。このコンタクト10は、大略すると軸部11と、BGAのはんだボールと接続される上部プランジャ12と、検査装置(テスター)と接続される下部プランジャ13と、コイルスプリング14とにより構成されている。
各プランジャ12,13の間には、コイルスプリング14が配設されており、このコイルスプリング14により上部プランジャ12は下部プランジャ13に対して上下方向(図1中に示した矢印方向)に変位可能な構成とされている。また、ハウジング15には貫通孔が形成されており、コンタクト10はこの貫通孔に配設されている(例えば、特許文献1参照。)。
図2は、従来技術であるワイヤ形状のコンタクトを示した図である。コンタクト20は、軟質コア21と、軟質コア21を内包するように配設された硬質シェル22とにより構成されている。軟質コア21は、ワイヤボンディング技術により形成される。硬質シェル22は、軟質コア21を内包するようにめっき法により形成される(例えば、特許文献2参照。)。
特開2001−255340号公報
特開平11−126800号公報
しかし、コンタクト10の場合には、コイルスプリング14等の機械的部品を使用しているため、コンタクト10を狭いピッチで配設することが困難であるという問題点があった。また、コンタクト10は、手作業で作成されるため、加工精度が悪いという問題や製造コストが高く、大量生産できないという問題があった。また、コンタクト10は、部品点数が多く必要なため、コストが高くなるという問題があった。
ワイヤボンディング技術により形成したコンタクト20の場合は、形状が複雑なため、狭ピッチでコンタクト20を配設することが困難であるという問題点があった。また、コンタクト20はワイヤ形状であるため、へたりやすく、塑性変形しやすいという問題点があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することのできるコンタクトを備えた半導体検査装置及びコンタクトの製造方法を提供することを目的とする。
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項1記載の発明では、連続的に配置された高さの異なる複数の柱状部により構成され、被検査物となる電子装置の端子部が接続されるコンタクトと、前記複数の柱状部の少なくとも表面に形成された導電体層と、前記コンタクトを保持する保持部と、前記複数の柱状部の少なくとも一つを貫通するよう形成され、前記導電体層と前記保持部の背面側から導通するスルーホール電極とを有しており、前記コンタクト及び保持部が一のシリコン基板から一体的に形成されてなることを特徴とする半導体検査装置により、解決できる。
上記発明によれば、連続的に配置された高さの異なる複数の柱状部と、スルーホール電極及び導電体層とにより構成されたコンタクトと、コンタクトを保持する保持部とを一のシリコン基板を用いて一体的に形成するため、例えば、半導体装置の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクトを狭いピッチで配置することができると共に、塑性変形の小さいコンタクトを低コストで大量生産することができる。
請求項2記載の発明では、前記複数の柱状部は、平面視した状態において、スパイラル状に配置されていることを特徴とする請求項1に記載の半導体検査装置により、解決できる。
上記発明によれば、平面視した状態において、高さの異なる複数の柱状部をスパイラル状に配置することにより、電子装置の端子部と柱状部との接触位置がずれた場合でも導電体層と電子装置の端子部とを電気的に精度良く接続することができる。また、複数の柱状部をスパイラル状に配置することにより、コンタクトの強度を増加させることができる。
請求項3記載の発明では、前記保持部は、前記複数の柱状部を囲繞する枠体により構成されており、前記複数の柱状部の少なくとも一つは、前記枠体に一体的に形成され、前記複数の柱状部のそれぞれの底面部は、前記枠体の底面部と面一になるように構成されていることを特徴とする請求項1または2に記載の半導体検査装置により、解決できる。
上記発明によれば、複数の柱状部の少なくとも一つは、保持部である枠体に一体的に形成されているため、複数の柱状部は保持部に対してバネ性を有することができる。これにより、電子装置の端子部の当接による複数の柱状部の塑性変形を小さくすることができ、コンタクトの寿命を長くすることができる。
請求項4記載の発明では、連続的に配置された高さの異なる第1乃至第Nの柱状部により構成され、前記第1乃至第Nの柱状部は保持部により支持されており、被検査物となる電子装置の端子部が前記第1乃至第Nの柱状部のいずれかに接続されるコンタクトの製造方法であって、一のシリコン基板を用いて、前記保持部及び第N−1の柱状部に対応した位置の前記シリコン基板上に第N−1のレジスト膜を形成する処理と、前記シリコン基板上における第N−1のレジスト膜上及び第Nの柱状部に対応した位置に前記第N−1のレジスト膜とは特性の異なる第Nのレジスト膜を形成する処理とを順次繰り返し行い、第1乃至第Nのレジスト膜を形成する第1の工程と、
前記第Nのレジスト膜をマスクとして所定の深さのエッチングを行なった後、該第Nのレジスト膜を剥離処理する工程を順次繰り返し行い、第1乃至第Nの柱状部と保持部とを形成する第2の工程と、前記第1乃至第Nの柱状部のすくなくとも表面に導電体層を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
前記第Nのレジスト膜をマスクとして所定の深さのエッチングを行なった後、該第Nのレジスト膜を剥離処理する工程を順次繰り返し行い、第1乃至第Nの柱状部と保持部とを形成する第2の工程と、前記第1乃至第Nの柱状部のすくなくとも表面に導電体層を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
上記発明によれば、連続的に配置された高さの異なる複数の柱状部と、スルーホール電極及び導電体層とにより構成されたコンタクトと、コンタクトを保持する保持部とを一のシリコン基板を用いて一体的に形成するため、例えば、半導体装置の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクトを狭いピッチで配置することができると共に、塑性変形の小さいコンタクトを低コストで大量生産することができる。
請求項5記載の発明では、連続的に配置された高さの異なる第1乃至第4の柱状部により構成され、前記第1乃至第4の柱状部は枠体と板体とを備えた保持部により支持されており、被検査物となる電子装置の端子部が前記第1乃至第4の柱状部のいずれかに接続されるコンタクトの製造方法であって、前記第1の柱状部及び枠体に対応した位置のシリコン基板上に第1のレジスト膜を形成する工程と、前記第2の柱状部に対応した位置のシリコン基板上と前記第1のレジスト膜上とに、前記第1のレジスト膜とは特性の異なる第2のレジスト膜を形成する工程と、前記第3の柱状部に対応した位置のシリコン基板上と前記第2のレジスト膜上とに、前記第2のレジスト膜とは特性の異なる第3のレジスト膜を形成する工程と、前記第4の柱状部に対応した位置のシリコン基板上と前記第3のレジスト膜上とに、前記第3のレジスト膜とは特性の異なる第4のレジスト膜を形成する工程と、前記第4のレジスト膜をマスクとして、第1の深さのエッチングをする工程と、前記第4のレジスト膜の剥離し、前記第3のレジスト膜をマスクとして、第2の深さのエッチングをする工程と、前記第3のレジスト膜の剥離し、前記第2のレジスト膜をマスクとして、第3の深さのエッチングをする工程と、前記第2のレジスト膜の剥離し、前記第1のレジスト膜をマスクとして、第4の深さのエッチングし、第1乃至第4の柱状部と、前記第1乃至第4の柱状部の底面部を支持する前記板体と、前記枠体とを形成する工程と、前記第1のレジスト膜を剥離し、前記第4の柱状部に貫通孔を形成するための開口部を有した第5のレジスト膜を形成する工程と、前記第5のレジスト膜をマスクとしてエッチングを行い、前記第4の柱状部に貫通孔を形成する工程と、前記第1乃至第4の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
上記発明によれば、第1乃至第4の柱状部は、第1乃至第4の柱状部の底面部は板体に支持されているため、電子装置の端子部が第1乃至第4の柱状部のいずれかに当接された際、板体により第1乃至第4の柱状部の位置の変位が抑制されて、導電体層と端子部との間をしっかりと電気的に接続することができる。
請求項6記載の発明では、連続的に配置された高さの異なる第1乃至第4の柱状部により構成され、前記第1乃至第4の柱状部は枠体形状とされた保持部により支持されており、前記第1乃至第4の柱状部の少なくとも一つは前記保持部と一体的に形成され、被検査物となる電子装置の端子部が前記第1乃至第4の柱状部のいずれかに接続されるコンタクトの製造方法であって、一のシリコン基板を用いて、前記第1の柱状部及び枠体に対応した位置のシリコン基板上に、前記第1の柱状部に貫通孔を設けるための開口部を有した第1のレジスト膜を形成する工程と、前記第2の柱状部に対応した位置のシリコン基板上と前記第1のレジスト膜上とに、前記第1のレジスト膜とは特性の異なる第2のレジスト膜を形成する工程と、前記第3の柱状部に対応した位置のシリコン基板上と前記第2のレジスト膜上とに、前記第2のレジスト膜とは特性の異なる第3のレジスト膜を形成する工程と、前記第4の柱状部に対応した位置のシリコン基板上と前記第3のレジスト膜上とに、前記第3のレジスト膜とは特性の異なる第4のレジスト膜を形成する工程と、前記第4のレジスト膜をマスクとして、第1の深さのエッチングをする工程と、前記第4のレジスト膜の剥離し、前記第3のレジスト膜をマスクとして、第2の深さのエッチングをする工程と、前記第3のレジスト膜の剥離し、前記第2のレジスト膜をマスクとして、第3の深さのエッチングをする工程と、前記第2のレジスト膜の剥離し、前記第1のレジスト膜をマスクとして、第4の深さのエッチングを行い、前記第1乃至第4の柱状部と、前記保持部と、該保持部と前記第1乃至第4の柱状部に形成された貫通部と、前記貫通孔とを形成する工程と、前記第1乃至第4の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
上記発明によれば、第1乃至第4の柱状部の少なくとも一つは、保持部に一体的に形成されているため、第1乃至第4の柱状部は保持部に対してバネ性を有する。これにより、第1乃至第4の柱状部の塑性変形を小さくすることができ、コンタクトの寿命を長くすることができる。
本発明は、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することのできるコンタクトを備えた半導体検査装置及びコンタクトの製造方法を提供することができる。
次に、図面に基づいて本発明の実施例を説明する。
(第1実施例)
始めに、図3乃至図5を参照して、本発明の第1実施例によるコンタクトを備えた半導体検査装置について説明する。図3は、本発明の第1実施例の半導体検査装置の平面図であり、図4は、図3に示したコンタクトの斜視図であり、図5は、図3に示した半導体検査装置のA―A線方向の断面図である。なお、図4において、Z,Z方向は、鉛直方向を示している。また、図5に示した60Bは、コンタクト45及び保持部41の背面(以下、背面60Bとする)を示している。
始めに、図3乃至図5を参照して、本発明の第1実施例によるコンタクトを備えた半導体検査装置について説明する。図3は、本発明の第1実施例の半導体検査装置の平面図であり、図4は、図3に示したコンタクトの斜視図であり、図5は、図3に示した半導体検査装置のA―A線方向の断面図である。なお、図4において、Z,Z方向は、鉛直方向を示している。また、図5に示した60Bは、コンタクト45及び保持部41の背面(以下、背面60Bとする)を示している。
半導体検査装置40は、大略すると保持部41と、コンタクト45と、計測部58(図5参照)とにより構成されており、コンタクト45及び保持部41は、一のシリコン基板に一体的に形成されている。保持部41は、コンタクト45を囲繞するよう枠体形状に構成されており、コンタクト45と保持部41との間には、貫通部83が形成されている。なお、図示してはいないが、半導体検査装置40には、複数のコンタクト45が格子状に配列された構成とされている。
コンタクト45は、大略すると複数の柱状部である第1乃至第4の柱状部46〜49と、導電体層52と、スルーホール電極55とにより構成されている。第1乃至第4の柱状部46〜49は、連続的に配置された高さの異なる複数の柱状部であり、第1の柱状部46の高さが最も高く、第2の柱状部47、第3の柱状部48、第4の柱状部49の順で高さが低くなるように構成されている。また、第1乃至第4の柱状部46〜49は、第1乃至第4の柱状部46〜49のそれぞれの底面部(背面60B)が面一となるように形成されている。
第1乃至第4の柱状部46〜49は、平面視した状態(図3の状態)において、スパイラル状に配置されており、コンタクト45は、第4の柱状部49を介して保持部41により片持ち梁状に支持されている。
このような構成とすることにより、コンタクト45は、枠体形状の保持部41に対してバネ性を有することができる。これにより、電子装置の端子部が当接された際、コンタクト45の塑性変形を小さくすることができ、コンタクト45の寿命を長くすることができる。また、第1乃至第4の柱状部46〜49をスパイラル状に配置することにより、それぞれの柱状部が支えあうためコンタクト45の強度を増加させることができる。
第1乃至第4の柱状部46〜49の表面には、導電体層52がそれぞれ形成されている。最も高さの低い第4の柱状部49には、第4の柱状部49をZ,Z方向に貫通する貫通孔内にスルーホール電極55が形成されている。このスルーホール電極55は、導電体層52を形成する際に同時に形成される。スルーホール電極55は、背面60Bと導電体層52との間を電気的に接続するためのものである。計測部58は、スルーホール電極55と電気的に接続されている。計測部58は、電子装置56からの入出力の信号に基づき、電子装置56の検査を行うためのものである。検査対象となる電子装置56には、CSPやBGAの他に半導体素子がある。
半導体検査装置40による電子装置56の検査は、導電体層52が形成された第1の柱状部46の上面部に、電子装置56の端子部57を当接し、スルーホール電極55を介して計測部58と電子装置56との間を電気的に接続することで行われる。
以上説明したような構成とすることにより、コンタクト45及び保持部41は、一のシリコン基板に一体的に形成され、かつその方法としては後述するように半導体装置の加工に適用される精密加工技術を用いて加工を行うことが可能となる。このため加工精度を向上させて、従来のコンタクトと比較して、コンタクト45を狭いピッチで配置することができると共に、コンタクト45を低コストで大量生産することができる。また、材料にシリコン基板を用いているため、従来技術と比較して、コンタクト45の塑性変形を抑制することができる。
次に、図6乃至図40を参照して、第1実施例のコンタクト45を備えた半導体検査装置40の製造方法について説明する。図6は、第1実施例の半導体検査装置の製造工程を示した平面図(その1)であり、図7は、図6に示した構造体のC−C線方向の断面図である。
始めに、図6乃至図7に示すように、保持部41に対応したシリコン基板60上の領域63と、第1の柱状部46とに対応したシリコン基板60上の領域61とに第1のレジスト膜62を形成する。第1のレジスト膜62には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
図8は、本実施例の半導体検査装置の製造工程を示した平面図(その2)であり、図9は、図8に示した構造体のC−C線方向の断面図である。続いて、図8乃至図9に示すように、第2の柱状部47に対応したシリコン基板60上の領域64と、第1のレジスト膜62上とに、第1のレジスト膜62とは特性の異なる第2のレジスト膜65を形成する。第2のレジスト膜65には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
図10は、本実施例の半導体検査装置の製造工程を示した平面図(その3)であり、図11は、図10に示した構造体のC−C線方向の断面図であり、図12は、図10に示した構造体のD−D線方向の断面図である。
次に、図10乃至図12に示すように、第3の柱状部48に対応したシリコン基板60上の領域66と、第2のレジスト膜65上とに第2のレジスト膜65とは特性の異なる第3のレジスト膜67を形成する。第3のレジスト膜67には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
図13は、本実施例の半導体検査装置の製造工程を示した平面図(その4)であり、図14は、図13に示した構造体のC−C線方向の断面図であり、図15は、図13に示した構造体のE−E線方向の断面図である。
次に、図13乃至図15に示すように、第4の柱状部49に対応したシリコン基板60上の領域72と、第3のレジスト膜67上とに第3のレジスト膜67とは特性の異なる第4のレジスト膜71を形成する。この際、第4の柱状部49に対応した領域72に設けられた第4のレジスト膜71と、保持部41に対応した領域63とに設けられた第4のレジスト膜71とが連続するように一体的に形成する。これにより、第4のレジスト膜71をマスクとしてエッチング加工した際、第4の柱状部49は保持部41に支持される。第4のレジスト膜71には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
図16は、本実施例の半導体検査装置の製造工程を示した平面図(その5)であり、図17は、図16に示した構造体のC−C線方向の断面図であり、図18は、図16に示した構造体のE−E線方向の断面図である。なお、図17乃至図18において、H1は第1のエッチングにより形成された溝部73の深さ(以下、深さH1とする)を示している。
続いて、図16乃至図18に示すように、第4のレジスト膜71をマスクとして、第1のエッチングを行い、基板60の表面60Aを基準として深さH1の溝部73を形成する。その後、第4のレジスト膜71の剥離処理を行う。
図19は、本実施例の半導体検査装置の製造工程を示した平面図(その6)であり、図20は、図19に示した構造体のC−C線方向の断面図であり、図21は、図19に示した構造体のE−E線方向の断面図である。なお、図20乃至図21において、H2は第2のエッチングによるエッチングの深さ(以下、深さH2とする)を示している。
続いて、図19乃至図21に示すように、第3のレジスト膜67をマスクとして、第2のエッチングを行い、シリコン基板60の表面60Aを基準として深さ(H1+H2)の溝部75と、第4の柱状部49に対応した領域72に段差部76を形成する。この段差部76は、シリコン基板60の表面60Aを基準として深さH2の段差を有している。その後、第3のレジスト膜67の剥離処理を行う。
図22は、本実施例の半導体検査装置の製造工程を示した平面図(その7)であり、図23は、図22に示した構造体のC−C線方向の断面図であり、図24は、図22に示した構造体のE−E線方向の断面図である。なお、図23乃至図24において、H3は第3のエッチングのエッチング量(エッチングの深さ、以下、深さH3とする)を示している。
次に、図22乃至図24に示すように、第2のレジスト膜65をマスクとして、第3のエッチングを行い、シリコン基板60の表面60Aを基準として深さ(H1+H2+H3)の溝部77と、第4の柱状部49に対応した領域72に深さ(H2+H3)の段差部79と、第3の柱状部48に対応した領域66に深さH3の段差部81とを形成する。その後、第2のレジスト膜65の剥離処理を行う。
図25は、本実施例の半導体検査装置の製造工程を示した平面図(その8)であり、図26は、図25に示した構造体のC−C線方向の断面図であり、図27は、図25に示した構造体のE−E線方向の断面図である。なお、図26乃至図27において、H4は第4のエッチングによるエッチングの深さ(以下、深さH4とする)を示している。
次に、図25乃至図27に示すように、第1のレジスト膜62をマスクとして、第4のエッチングを行い、貫通部83と、保持部41と、領域72にシリコン保持部41の上面41Aを基準として深さ(H2+H3+H4)の段差を有した第4の柱状部49と、領域66に深さ(H3+H4)の段差を有した第3の柱状部48と、領域64に深さH4の段差を有した第2の柱状部47と、第1の柱状部46とを形成する。第1の柱状部46の上面46Aは、保持部41の上面41Aと面一になるように構成されている。
なお、深さH1〜H4は、H1=H2=H3=H4となるように構成しても良いし、深さH1〜H4をそれぞれ異なるように構成しても良い。また、H1=H2=H3=H4の場合には、H1を例えば50μmに設定することができる。また、第1乃至第4の柱状部46〜49の幅は、例えばm15〜50μm程度の大きさに形成することができる。
図28は、本実施例の半導体検査装置の製造工程を示した平面図(その9)であり、図29は、図28に示した構造体のA−A線方向の断面図であり、図30は、本実施例の半導体検査装置の製造工程を示した断面図である。
次に、図28乃至図29に示すように、第1のレジスト膜62の剥離処理を行い、続いて、第4の柱状部49にスルーホール電極55を形成するための、貫通孔形成用の開口部92を有したレジスト膜91を形成する。その後、図30に示すように、レジスト膜91をマスクとしてエッチングを行い、貫通孔94を形成する。
図31は、本実施例の半導体検査装置の製造工程を示した平面図(その10)であり、図32は、図31に示した領域Gに形成された第1乃至第4の柱状部の斜視図であり、図33は、図31に示した構造体のA−A線方向の断面図である。続いて、図31乃至図33に示すように、レジスト膜91の剥離処理を行う。
図34は、本実施例の半導体検査装置の製造工程を示した平面図(その11)であり、図35は、図34に示した構造体のA―A線方向の断面図である。次に、図34乃至図35に示すように、図33に示した構造体上及び貫通孔94の内部に、めっき膜を形成する際に必要なシード層95を形成する。シード層95は、例えば、スパッタ法や、CVD法により形成することができる。シード層95には、Ti膜、W膜、Cr膜等を用いることができる。
図36は、本実施例の半導体検査装置の製造工程を示した断面図である。続いて、図36に示すように、コンタクト45及び保持部41の背面60Bにシード層96を貼り付ける。シード層96には、例えば、基材がCuの導電性テープを用いることができる。
図37は、本実施例の半導体検査装置の製造工程を示した平面図(その12)であり、図38は、図37に示した構造体のA―A線方向の断面図である。図37乃至図38に示すように、コンタクト45及び保持部41の背面60Bに設けたシード層96から給電を行い、めっき処理を施すことにより、第1乃至第4の柱状部49の上面及び側面にめっき膜98を形成する。これにより、貫通孔94の内部には、シード層95とめっき膜98とよりなるスルーホール電極55が形成され、コンタクト45及び保持部41にはシード層95とめっき膜98とよりなる導電体層52が形成される。めっき膜には、例えば、Ni合金、Cu、金等の膜を用いることができる。
図39は、本実施例の半導体検査装置の製造工程を示した平面図(その13)であり、図40は、図39に示した半導体検査装置のA―A線方向の断面図である。次に、図39乃至図40に示すように、コンタクト45の表面及びスルーホール電極55以外のシード層95,96及びめっき膜98(導電体層52)の剥離処理を行うことで、半導体検査装置40が形成される。
以上、説明したような工程により、半導体検査装置40のコンタクト45を製造することにより、半導体装置等の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクトを狭いピッチで配置することができると共に、塑性変形の小さいコンタクト45を低コストで大量生産することができる。なお、導電体層52には、導電性金属の替わりに、ポリピロールやポリアセチレン等の導電性高分子の膜を用いることができ、これら導電性高分子によりスルーホール電極55を形成することができる。また、ポリピロールを適用する場合には、ポリピロールの溶液を塗布することで、ポリピロールの皮膜を形成することができる。
(第2実施例)
次に、図41乃至図43を参照して、本発明の第2実施例によるコンタクトを備えた半導体検査装置の製造方法について説明する。図41は、第4のエッチング後の第2実施例の半導体検査装置を示した平面図であり、図42は、図41に示した構造体のC−C線方向の断面図であり、図43は、図41に示した構造体のE−E線方向の断面図である。なお、本実施例の半導体検査装置の製造方法は、第1実施例の半導体検査装置40の製造方法の変形例である。したがって、図41乃至図43において、図25乃至図27と同一構成部分には同一の符号を付す。
次に、図41乃至図43を参照して、本発明の第2実施例によるコンタクトを備えた半導体検査装置の製造方法について説明する。図41は、第4のエッチング後の第2実施例の半導体検査装置を示した平面図であり、図42は、図41に示した構造体のC−C線方向の断面図であり、図43は、図41に示した構造体のE−E線方向の断面図である。なお、本実施例の半導体検査装置の製造方法は、第1実施例の半導体検査装置40の製造方法の変形例である。したがって、図41乃至図43において、図25乃至図27と同一構成部分には同一の符号を付す。
本実施例では、第4のエッチングを行うことで、第1乃至第4の柱状部46〜49が形成されると共に、厚さH5を有した板体87と、保持部41とが形成される。また、第1乃至第4の柱状部46〜49と保持部41との間には、溝部85が形成される。第4のエッチング後には、研磨又はエッチングにより板体87は除去される。板体87が除去された後は、先に説明した図28乃至図40と同様な工程により、導電金属52とスルーホール電極55とを形成して、半導体検査装置40を製造する。
このように第4のエッチング後に、第1乃至第4の柱状部46〜49の底面と保持部41底面とを支持する板体87が残るよう加工を行うことで、フォトリソ装置やエッチング装置等の加工装置間を搬送する際、製造途中の半導体検査装置40の強度を維持することができる。
(第3実施例)
始めに、図44乃至図46を参照して、本発明の第3実施例によるコンタクトを備えた半導体検査装置について説明する。図44は、本発明の第3実施例のコンタクトを備えた半導体検査装置の平面図であり、図45は、図44に示したコンタクトの斜視図であり、図46は、図44に示した半導体検査装置のA―A線方向の断面図である。なお、図45において、Z,Z方向は、鉛直方向を示している。
始めに、図44乃至図46を参照して、本発明の第3実施例によるコンタクトを備えた半導体検査装置について説明する。図44は、本発明の第3実施例のコンタクトを備えた半導体検査装置の平面図であり、図45は、図44に示したコンタクトの斜視図であり、図46は、図44に示した半導体検査装置のA―A線方向の断面図である。なお、図45において、Z,Z方向は、鉛直方向を示している。
半導体検査装置100は、大略すると保持部101と、コンタクト105と、計測部58(図46参照)とにより構成されており、コンタクト105及び保持部101は、一のシリコン基板に一体的に形成されている。保持部101は、枠体形状をしており、コンタクト105を囲繞するよう構成されている。保持部101は、コンタクト105を構成する第1の柱状部106と一体的に形成されている。また、コンタクト105と保持部101との間には、貫通部102が形成されている。これによりコンタクト105は、保持部101に対して可撓性を有した状態で支持されている。
このような構成とすることにより、コンタクト105は保持部101に対してバネ性を有することができる。これにより、電子装置56の端子部57が当接された際のコンタクト105の塑性変形を小さくすることができ、コンタクト105の寿命を長くすることができる。
コンタクト105は、複数の柱状部である第1乃至第4の柱状部106〜109と、導電金属114と、スルーホール電極111とにより構成されている。第1乃至第4の柱状部106〜109は、連続的に配置された高さの異なる複数の柱状部である。第1の柱状部106の高さが最も高く、第2の柱状部107、第3の柱状部108、第4の柱状部109の順で高さが低くなるよう構成されている。また、第1乃至第4の柱状部106〜109は、平面視した状態(図44の状態)において、スパイラル状に配置され、第1乃至第4の柱状部106〜109のそれぞれの底面部106A〜109Aは面一となるように構成されている。
第1乃至第4の柱状部46〜49の底面部106A〜109Aには、電子装置56の端子部57と電気的に接続するための導電金属114がそれぞれ形成されている。このように第1乃至第4の柱状部46〜49の底面部106A〜109Aを面一とすることにより、電子装置56の端子部57が接続可能な領域を広くすることができ、コンタクト105と電子装置56との間を精度良く電気的に接続することができる。
第1の柱状部106には、第1の柱状部106をZ,Z方向に貫通する貫通孔内にスルーホール電極111が形成されている。このスルーホール電極111は、第1の柱状部106の表面部106Bと導電金属114との間を電気的に接続するためのものであり、導電金属114を形成する際に同時に形成される。計測部58は、スルーホール電極111と電気的に接続されている。計測部58は、電子装置56からの入出力の信号に基づき、電子装置56の検査を行うためのものである。
電子装置56の検査は、導電金属111が形成された第4の柱状部109の面に電子装置56の端子部57を当接させ、スルーホール電極111を介して半導体検査装置100に設けられた計測部58と電子装置56との間を電気的に接続することで行われる。
上記構成とすることにより、狭いピッチでコンタクト105を配置することができ、かつ低コストで大量生産することができる。
次に、図47乃至図73を参照して、第3実施例のコンタクト105を備えた半導体検査装置100の製造方法について説明する。図47は、第2実施例の半導体検査装置の製造工程を示した平面図(その1)であり、図48は、図47に示した構造体のI−I線方向の断面図である。
始めに、図47乃至図48に示すように、保持部101に対応したシリコン基板120上の領域121と、第1の柱状部106とに対応したシリコン基板120上の領域122とに第1のレジスト膜123を形成する。この際、第1の柱状部106に対応した領域122に設けるレジスト膜123には、開口部124を形成する。この開口部124は、後に第1の柱状部106に貫通孔を設けるためのものである。なお、第1のレジスト膜123には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
図49は、本実施例の半導体検査装置の製造工程を示した平面図(その2)であり、図50は、図49に示した構造体のI−I線方向の断面図であり、図51は、図49に示した構造体のJ−J線方向の断面図である。
続いて、図49乃至図51に示すように、第2の柱状部107に対応したシリコン基板120上の領域126と、第1のレジスト膜123上とに、第1のレジスト膜123とは特性の異なる、開口部128を設けた第2のレジスト膜127を形成する。第2のレジスト膜127には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
図52は、本実施例の半導体検査装置の製造工程を示した平面図(その3)であり、図53は、図52に示した構造体のI−I線方向の断面図であり、図54は、図52に示した構造体のJ−J線方向の断面図である。
次に、図52乃至図54に示すように、第3の柱状部108に対応したシリコン基板120上の領域131と、第2のレジスト膜127上とに第2のレジスト膜127とは特性の異なる第3のレジスト膜132を形成する。この第3のレジスト膜132には、開口部128を露出する開口部133が形成されている。第3のレジスト膜132には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
図55は、本実施例の半導体検査装置の製造工程を示した平面図(その4)であり、図56は、図55に示した構造体のI−I線方向の断面図であり、図57は、図55に示した構造体のJ−J線方向の断面図である。
次に、図55乃至図57に示すように、第4の柱状部109に対応したシリコン基板120上の領域136と、第3のレジスト膜132上とに第3のレジスト膜132とは特性の異なる第4のレジスト膜137を形成する。第4のレジスト膜137には、開口部133を露出する開口部138が形成されている。第4のレジスト膜137には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
図58は、本実施例の半導体検査装置の製造工程を示した平面図(その5)であり、図59は、図58に示した構造体のI−I線方向の断面図であり、図60は、図58に示した構造体のJ−J線方向の断面図である。なお、図58乃至図60において、L1は第1のエッチングにより形成された溝部141の深さ(エッチングの深さ、以下、深さL1とする)を示している。
続いて、図58乃至図60に示すように、第4のレジスト膜137をマスクとして、第1のエッチングを行い、シリコン基板120の表面を基準として深さL1の溝部141を形成する。その後、第4のレジスト膜137の剥離処理を行う。
図61は、本実施例の半導体検査装置の製造工程を示した平面図(その6)であり、図62は、図61に示した構造体のI−I線方向の断面図であり、図63は、図61に示した構造体のJ−J線方向の断面図である。なお、図61乃至図63において、L2は第2のエッチングのエッチング量(エッチングの深さ、以下、深さL2とする)を示している。
続いて、図64乃至図66に示すように、第3のレジスト膜132をマスクとして、第2のエッチングを行い、シリコン基板120の表面を基準として深さ(L1+L2)の溝部146と、第4の柱状部109に対応した領域136に深さL2の段差部142とを形成する。その後、第3のレジスト膜132の剥離処理を行う。
図64は、本実施例の半導体検査装置の製造工程を示した平面図(その7)であり、図65は、図64に示した構造体のI−I線方向の断面図であり、図66は、図64に示した構造体のJ−J線方向の断面図である。なお、図64乃至図66において、L3は第3のエッチングのエッチング量(エッチングの深さ、以下、深さL3とする)を示している。
次に、図67乃至図69に示すように、第2のレジスト膜127をマスクとして、第3のエッチングを行い、シリコン基板120の表面を基準として深さ(L1+L2+L3)の溝部152と、第4の柱状部109に対応した領域136に深さ(L2+L3)の段差部148と、第3の柱状部108に対応した領域131に深さH3の段差部149とを形成する。その後、第2のレジスト膜127の剥離処理を行う。
図67は、本実施例の半導体検査装置の製造工程を示した平面図(その8)であり、図68は、図67に示した構造体のI−I線方向の断面図であり、図69は、図67に示した構造体のJ−J線方向の断面図である。なお、図67乃至図69において、L4は第4のエッチングのエッチング量(エッチングの深さ、以下、深さL4とする)を示している。
次に、図67乃至図69に示すように、第1のレジスト膜123をマスクとして、第4のエッチングを行い、貫通部102と、保持部101と、領域136に保持部101の上面に対して深さ(L2+L3+L4)の段差を有した第4の柱状部109と、領域131に保持部101の上面に対して深さ(L3+L4)の段差を有した第3の柱状部108と、領域126に保持部101の上面に対して深さL4の段差を有した第2の柱状部107と、領域122に保持部101の上面と面一となる上面を有した第1の柱状部106とが形成される。また、第1の柱状部106には、スルーホール電極111を形成するための貫通孔125が形成される。
このように構成することで、第1の柱状部106と第2の柱状部107との間には深さL4の段差、第2の柱状部107と第3の柱状部108との間には深さL3の段差、第3の柱状部108と第4の柱状部109との間には深さL2の段差が形成される。なお、深さL1〜L4は、L1=L2=L3=L4となるように構成しても良いし、L1〜L4の値をそれぞれ異なるよう構成しても良い。L1=L2=L3=L4の場合には、例えば、L1を50μmに設定することができる。また、第1乃至第4の柱状部106〜109の幅は、例えば、15〜50μm程度の大きさに形成することができる。
図70は、本実施例の半導体検査装置の製造工程を示した平面図(その9)であり、図71は、図70に示した構造体のI−I線方向の断面図であり、図72は、図70に示した構造体のJ−J線方向の断面図である。なお、図70は、コンタクト105の底面部側から視た平面図である。また、図71乃至図73は、同図の上側にコンタクト105の底面部が位置するよう図示している。
その後、第1のレジスト膜123は除去され、図70乃至図72に示すように、第1乃至第4の柱状部106〜109の底面部106A〜109Aには、シード層126とめっき膜127とよりなる導電金属114が形成されると共に、貫通孔125には、シード層126とめっき膜127とよりなるスルーホール電極111が形成される。シード層126には、例えば、Ti膜、W膜、Cr膜等を用いることができる。また、めっき膜には、例えば、Ni合金、Cu、金等の膜を用いることができる。なお、導電金属114及びスルーホール電極111を形成する工程は、先に説明した第1実施例と同様な手法により行うことができるので説明を省略する。
このような工程により半導体検査装置100のコンタクト105を製造することにより、半導体装置等の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクト105を狭いピッチで配置することができると共に、塑性変形の小さいコンタクト105を低コストで大量生産することができる。なお、本実施例において、第4の柱状部109を保持部101に対して、一体的に形成しても良い。
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、スルーホール電極を設ける位置は、複数の柱状部のうちのいずれか1つに設ければ良く、第1乃至第3実施例の位置に限定されない。
本発明は、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することのできるコンタクトを備えた半導体検査装置及びコンタクトの製造方法に適用できる。
10、20、45、105、151 コンタクト
11 軸部
12 上部プランジャ
13 下部プランジャ
14 コイルスプリング
15 ハウジング
21 軟質コア
22 硬質シェル
40、100、150 半導体検査装置
41、101 保持部
41A、46A 上面
161 枠体
46、106、152 第1の柱状部
47、107、153 第2の柱状部
48、108、154 第3の柱状部
49、109、155 第4の柱状部
52、114 導電金属
55、111、156 スルーホール電極
56 電子装置
57 端子部
58 計測部
60、120 シリコン基板
60A 表面
60B 背面
61、63、64、66、72、G、121、122、126、131、136 領域
62、123 第1のレジスト膜
65、127 第2のレジスト膜
67、132 第3のレジスト膜
71、137 第4のレジスト膜
73、75、77、85、141、146、152 溝部
76、79、181、42、148、149 段差部
87 板体
91 レジスト膜
92、124、128、133、138 開口部
94、125 貫通孔
95、96、126 シード層
98、127 めっき膜
83、102 貫通部
106A〜108A 底面部
106B 表面部
H1〜H5、L1〜L4 深さ
11 軸部
12 上部プランジャ
13 下部プランジャ
14 コイルスプリング
15 ハウジング
21 軟質コア
22 硬質シェル
40、100、150 半導体検査装置
41、101 保持部
41A、46A 上面
161 枠体
46、106、152 第1の柱状部
47、107、153 第2の柱状部
48、108、154 第3の柱状部
49、109、155 第4の柱状部
52、114 導電金属
55、111、156 スルーホール電極
56 電子装置
57 端子部
58 計測部
60、120 シリコン基板
60A 表面
60B 背面
61、63、64、66、72、G、121、122、126、131、136 領域
62、123 第1のレジスト膜
65、127 第2のレジスト膜
67、132 第3のレジスト膜
71、137 第4のレジスト膜
73、75、77、85、141、146、152 溝部
76、79、181、42、148、149 段差部
87 板体
91 レジスト膜
92、124、128、133、138 開口部
94、125 貫通孔
95、96、126 シード層
98、127 めっき膜
83、102 貫通部
106A〜108A 底面部
106B 表面部
H1〜H5、L1〜L4 深さ
Claims (6)
- 連続的に配置された高さの異なる複数の柱状部により構成され、被検査物となる電子装置の端子部が接続されるコンタクトと、
前記複数の柱状部の少なくとも表面に形成された導電体層と、
前記コンタクトを保持する保持部と、
前記柱状部の少なくとも一つを貫通するよう形成され、前記導電体層と前記保持部の背面側から導通するスルーホール電極とを有しており、
前記コンタクト及び保持部が一のシリコン基板から一体的に形成されてなることを特徴とする半導体検査装置。 - 前記複数の柱状部は、平面視した状態において、スパイラル状に配置されていることを特徴とする請求項1に記載の半導体検査装置。
- 前記保持部は、前記複数の柱状部を囲繞する枠体により構成されており、
前記複数の柱状部の少なくとも一つは、前記枠体に一体的に形成され、
前記複数の柱状部のそれぞれの底面部は、前記枠体の底面部と面一になるように構成されていることを特徴とする請求項1または2に記載の半導体検査装置。 - 連続的に配置された高さの異なる第1乃至第Nの柱状部により構成され、前記第1乃至第Nの柱状部は保持部により支持されており、被検査物となる電子装置の端子部が前記第1乃至第Nの柱状部のいずれかに接続されるコンタクトの製造方法であって、
一のシリコン基板を用いて、前記保持部及び第N−1の柱状部に対応した位置の前記シリコン基板上に第N−1のレジスト膜を形成する処理と、
前記シリコン基板上における第N−1のレジスト膜上及び第Nの柱状部に対応した位置に前記第N−1のレジスト膜とは特性の異なる第Nのレジスト膜を形成する処理とを順次繰り返し行い、第1乃至第Nのレジスト膜を形成する第1の工程と、
前記第Nのレジスト膜をマスクとして所定の深さのエッチングを行なった後、該第Nのレジスト膜を剥離処理する工程を順次繰り返し行い、第1乃至第Nの柱状部と保持部とを形成する第2の工程と、
前記第1乃至第Nの柱状部のすくなくとも表面に導電体層を形成する工程とを有したことを特徴とするコンタクトの製造方法。 - 連続的に配置された高さの異なる第1乃至第4の柱状部により構成され、前記第1乃至第4の柱状部は枠体形状とされた保持部により支持されており、前記第1乃至第4の柱状部の少なくとも一つは前記保持部と一体的に形成され、被検査物となる電子装置の端子部が前記第1乃至第4の柱状部のいずれかに接続されるコンタクトの製造方法であって、
一のシリコン基板を用いて、前記第1の柱状部及び枠体に対応した位置のシリコン基板上に、前記第1の柱状部に貫通孔を設けるための開口部を有した第1のレジスト膜を形成する工程と、
前記第2の柱状部に対応した位置のシリコン基板上と前記第1のレジスト膜上とに、前記第1のレジスト膜とは特性の異なる第2のレジスト膜を形成する工程と、
前記第3の柱状部に対応した位置のシリコン基板上と前記第2のレジスト膜上とに、前記第2のレジスト膜とは特性の異なる第3のレジスト膜を形成する工程と、
前記第4の柱状部に対応した位置のシリコン基板上と前記第3のレジスト膜上とに、前記第3のレジスト膜とは特性の異なる第4のレジスト膜を形成する工程と、
前記第4のレジスト膜をマスクとして、第1の深さのエッチングをする工程と、
前記第4のレジスト膜の剥離し、前記第3のレジスト膜をマスクとして、第2の深さのエッチングをする工程と、
前記第3のレジスト膜の剥離し、前記第2のレジスト膜をマスクとして、第3の深さのエッチングをする工程と、
前記第2のレジスト膜の剥離し、前記第1のレジスト膜をマスクとして、第4の深さのエッチングを行い、前記第1乃至第4の柱状部と、前記保持部と、該保持部と前記第1乃至第4の柱状部に形成された貫通部と、前記貫通孔とを形成する工程と、
前記第1乃至第4の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法。 - 連続的に配置された高さの異なる第1乃至第4の柱状部により構成され、前記第1乃至第4の柱状部は枠体形状とされた保持部により支持されており、被検査物となる電子装置の端子部が前記第1乃至第4の柱状部のいずれかに接続されるコンタクトの製造方法であって、
前記第1の柱状部及び枠体に対応した位置のシリコン基板上に、前記第1の柱状部に貫通孔を設けるための開口部を有した第1のレジスト膜を形成する工程と、
前記第2の柱状部に対応した位置のシリコン基板上と前記第1のレジスト膜上とに、前記第1のレジスト膜とは特性の異なる第2のレジスト膜を形成する工程と、
前記第3の柱状部に対応した位置のシリコン基板上と前記第2のレジスト膜上とに、前記第2のレジスト膜とは特性の異なる第3のレジスト膜を形成する工程と、
前記第4の柱状部に対応した位置のシリコン基板上と前記第3のレジスト膜上とに、前記第3のレジスト膜とは特性の異なる第4のレジスト膜を形成する工程と、
前記第4のレジスト膜をマスクとして、第1の深さのエッチングをする工程と、
前記第4のレジスト膜の剥離し、前記第3のレジスト膜をマスクとして、第2の深さのエッチングをする工程と、
前記第3のレジスト膜の剥離し、前記第2のレジスト膜をマスクとして、第3の深さのエッチングをする工程と、
前記第2のレジスト膜の剥離し、前記第1のレジスト膜をマスクとして、第4の深さのエッチングを行い、前期第1乃至第4の柱状部、前記保持部、及び前記貫通孔を形成する工程と、
前記第1乃至第4の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法。
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