JP4213672B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、パッドの微細化に好適な半導体装置及びその製造方法に関する。
従来、半導体装置に設けられているパッド（Ａｌ電極）のサイズは、その間隔（ピッチ）が狭まるにつれて狭小化されている。通常、半導体装置には、パッドを覆うようにしてパッシベーション膜が形成され、このパッシベーション膜に各パッドの一部を露出する開口部が形成されている。
しかしながら、パッド上にバンプを形成する前にプロービング試験が行われる半導体装置では、パッドが露出するように開口部が形成されたパッシベーションの前記開口部の大きさに、プロービング試験の条件（プローブの精度等）が依存している。例えば、パッドのピッチが３０μｍ以下となると、パッシベーション膜に形成される開口部は、一辺の長さが１５μｍ程度の正方形状となる。この場合、プロービング試験で用いるプローブの先端径を常に１０μｍ以下に保持しておく必要があるが、このようなプローブのコストは極めて高く、量産には適さない。
また、高い位置決め精度を保持したまま、プローブを１００〜１０００個程度に多ピン化するためには、プローブの強度の低下を許容せざるを得ない。これは、高い位置決め精度（互いに直交する３方向における精度）を保持するためには、サブミクロン以下の精度が要求されるためである。
これらの事情から、現状では、特に複数のパッドが一方向に並んで配列される半導体装置において、パッドを微細化すると、プロービング試験が困難になったり、プロービング試験のコストが上がったりしてしまう。
一方、パッド上にバンプを形成してからプロービング試験が行われる半導体装置でも、プロービング試験を行うために、正方形状のパッドの一辺の長さは２０μｍ〜３０μｍ程度が限界となっており、ピッチは３０μｍ〜４０μｍ程度が限界となっている。また、このような半導体装置では、バンプを形成した後の試験で欠陥が見つかったとしても、それがバンプを形成する前に存在した欠陥なのか、バンプを形成する際に発生したものなのかを判別することが困難である。
特開２００３−０６８７３６号公報
本発明は、かかる問題点に鑑みてなされたものであって、パッドを微細化してもバンプを形成する前に容易にプロービング試験を行うことができる半導体装置及びその製造方法を提供することを目的とする。
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る半導体装置には、半導体基板上に形成された半導体素子と、前記半導体素子に接続されたパッドと、が設けられている。そして、前記パッドの全面が露出されるようにして、前記半導体素子が形成された領域が第１のパッシベーション膜により覆われている。また、前記第１のパッシベーション膜上に、前記パッドの一部が露出されるようにして、前記半導体素子が形成された領域及び前記パッドの縁部を覆う第２のパッシベーション膜が形成されている。また、前記パッドのエッジと前記第１のパッシベーション膜とは離れている。
また、本発明に係る半導体装置の製造方法では、半導体基板上に半導体素子を形成した後、前記半導体素子に接続されるパッドを形成する。次に、前記半導体素子が形成された領域及び前記パッドを覆う第１の膜を形成する。次に、前記第１の膜に前記パッドの全面を露出する開口部を形成して、前記パッドのエッジから離れている第１のパッシベーション膜を形成する。次に、前記第１のパッシベーション膜上に、前記パッドの一部が露出されるようにして、前記半導体素子が形成された領域及び前記パッドの縁部を覆う第２のパッシベーション膜を形成する。
このような本発明によれば、第１のパッシベーション膜からパッドの全面が露出されているので、極めて高い精度のプローブを用いなくてもバンプの形成前にプロービング試験を行うことが可能である。そして、プロービング試験を行った後に、例えばパッドの一部を覆う第２のパッシベーション膜を形成すればよい。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図１Ａ及び図１Ｂ乃至図４Ａ及び図４Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図１Ａ乃至図４Ａは上面図であり、図１Ｂ乃至図４Ｂは、図１Ａ乃至図４Ａ中のＩ−Ｉ線に沿った断面図である。
第１の実施形態では、先ず、図１Ａ及び図１Ｂに示すように、半導体基板の上にトランジスタ等の半導体素子（図示せず）を形成し、これを覆う絶縁膜１を形成する。なお、図１Ａ及び図１Ｂ乃至図４Ａ及び図４Ｂには、１個のＬＳＩチップに相当する領域のみを示すが、１個の半導体基板（ウェハ）には、複数のチップ形成予定領域が設けられており、各チップ形成予定領域には、前記半導体素子が形成された内部素子領域１１、及び前記半導体素子と外部の電源及び回路等との間で信号の入出力を行うための入出力端子（バンプ）が設けられる入出力領域１２が区画されている。入出力領域１２は、例えば内部素子領域１１を間に挟むようにして２箇所に互いに並行に延びるようにして設けられている。
次に、後に形成する入出力端子と内部素子領域１１内の半導体素子とを接続するためのコンタクトプラグ（図示せず）を絶縁膜１に形成する。次いで、図１Ａ及び図１Ｂに示すように、入出力領域１２内において、絶縁膜１上に複数個のパッド２、電源線（図示せず）及び引出配線（図示せず）を形成する。パッド２は、例えばＡｌ製である。また、パッド２は、例えば引出配線及び電源線等を介して絶縁膜１に形成されたコンタクトプラグに接続される。
その後、図２Ａ及び図２Ｂに示すように、全面にパッシベーション膜３を形成し、パッシベーション膜３に、全てのパッド２を露出する開口部３ａを形成する。パッシベーション膜３としては、例えばＳｉＮ膜を用いることができ、その形成方法としては、例えば高密度プラズマ法を用いることができる。開口部３ａの平面形状は、例えば帯状である。この状態でも、半導体装置としての譲渡、貸し渡し等は可能である。
続いて、図３Ａ及び図３Ｂに示すように、全面にパッシベーション膜４を形成する。パッシベーション膜４としては、例えばＳｉＮ膜を用いることができ、その形成方法としては、例えば高密度プラズマ法を用いることができる。次に、パッシベーション膜４に、パッド２の中央部を露出する開口部４ａをパッド２毎に形成する。開口部４ａの平面形状は、例えば正方形状である。
次いで、図４Ａ及び図４Ｂに示すように、パッド２毎にバンプ５を形成する。このようにして半導体装置を完成させる。
このような第１の実施形態では、パッシベーション膜３に開口部３ａが形成された状態でプロービング試験を行うことが可能である。この状態でプロービング試験を行うと、パッド２の全面が露出しているため、プローブがパッド２に接触する確率が高くなり、正確な試験を行うことができる。従って、プローブにより高い精度を要することなく、パッドをより微細化したり、ピッチを狭めたりすることが可能となる。
また、バンプ５を形成する前に試験を行うことで、バンプ５を形成する前に既に発生している欠陥を特定することが可能である。従って、バンプ５を形成する前の半導体装置についての信頼性がどの程度であるかを保証することも可能である。即ち、バンプ５を形成した後に行った試験で欠陥が見つかった場合でも、その欠陥がバンプ５の形成前のものであるかバンプ５の形成時のものであるかを判別することができる。
なお、上述のようにして完成された半導体装置は、例えばＴＡＢ（Tape Automated Bonding）によりテープキャリアに接合されたり、ＣＯＦ（Chip On Film）に適用されたりする。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図５Ａ及び図５Ｂ乃至図７Ａ及び図７Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図５Ａ乃至図７Ａは上面図であり、図５Ｂ乃至図７Ｂは、図５Ａ乃至図７Ａ中のＩＩ−ＩＩ線に沿った断面図である。なお、図５Ａ及び図５Ｂ乃至図７Ａ及び図７Ｂには、入出力領域１２のみを示す。
第２の実施形態では、図５Ａ及び図５Ｂに示すように、第１の実施形態と同様にして絶縁膜１にコンタクトプラグ（図示せず）を形成するまでの処理を行う。次に、入出力領域１２内において、絶縁膜１上に複数個のパッド８、電源線６及び引出配線７を形成する。
本実施形態では、パッド８の平面形状を長方形状とし、その短辺とパッド８が並ぶ方向とが平行になるように配置する。また、電源線６はパッド８が並ぶ方向に延びるようにして配置し、パッド８は、第１の実施形態と同様に、例えば引出配線７及び電源線６等を介して絶縁膜１に形成されたコンタクトプラグに接続される。
次に、全面にパッシベーション膜３を形成し、パッシベーション膜３に、全てのパッド２を露出する開口部３ａを形成する。この開口部３ａの平面形状は、例えば帯状である。第１の実施形態と同様に、この状態でも、半導体装置としての譲渡、貸し渡し等は可能である。
また、開口部３ａが形成された後には、プロービング試験を行うことも可能である。プロービング試験を行う場合には、例えば、パッド８の中心よりも電源線６側の位置にプローブを押し付ける。そして、プロービング試験を行う。この結果、図６Ａ及び図６Ｂに示すように、プローブの痕跡９がパッド８に形成される。
プロービング試験を行った後には、図７Ａ及び図７Ｂに示すように、全面にパッシベーション膜４を形成する。次に、パッシベーション膜４に、パッド８の中心よりも電源線６から離間した領域を露出する開口部４ａをパッド８毎に形成する。開口部４ａの平面形状は、例えば正方形状である。この結果、プローブの痕跡９はパッシベーション膜４で完全に覆われる。
そして、第１の実施形態と同様に、パッド８毎にバンプ（図示せず）を形成する。このようにして半導体装置を完成させる。
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られるだけでなく、プローブの押し付けにより形成された痕跡９をパッシベーション膜４により確実に覆うことが可能である。このため、バンプが痕跡９上に形成されることが回避される。バンプがプローブの痕跡９上に形成されると、バンプが変形したり、ＴＡＢ（Tape Automated Bonding）時の引張強度が不足したりすることがある。これに対し、本実施形態では、上述のように、バンプがプローブの痕跡９上に形成されることはないので、このような不具合を未然に回避することができる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図８は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図８には、入出力領域１２のみを示す。
第３の実施形態では、図８に示すように、第１の実施形態と同様にして絶縁膜１にコンタクトプラグ（図示せず）を形成するまでの処理を行う。次に、入出力領域１２内において、絶縁膜１上に複数個のパッド１０、電源線６及び引出配線７を形成する。
本実施形態では、パッド１０の平面形状を正方形状とする。また、電源線６はパッド１０が並ぶ方向に延びるようにして配置し、パッド１０は、第１の実施形態と同様に、例えば引出配線７及び電源線６等を介して絶縁膜１に形成されたコンタクトプラグに接続される。
次に、全面にパッシベーション膜３を形成し、パッシベーション膜３に、全てのパッド２を露出する開口部３ａを形成する。この開口部３ａの平面形状は、例えば帯状である。第１の実施形態と同様に、この状態でも、半導体装置としての譲渡、貸し渡し等は可能である。
また、開口部３ａが形成された後には、プロービング試験を行うことも可能である。プロービング試験を行う場合には、例えば、パッド１０の中心よりもパッド１０が並ぶ方向にずれた位置にプローブを押し付ける。そして、プロービング試験を行う。この結果、図８に示すように、プローブの痕跡９がパッド８に形成される。
プロービング試験を行った後には、第１の実施形態と同様に、全面にパッシベーション膜（図示せず）を形成する。次に、パッシベーション膜に、パッド１０の中心よりも痕跡９から離間した領域（開口部形成予定部２１）を露出する開口部（図示せず）をパッド１０毎に形成する。開口部４ａの平面形状は、例えば長方形状である。この結果、第２の実施形態と同様に、プローブの痕跡９はパッシベーション膜で完全に覆われる。
このような第３の実施形態によれば、第２の実施形態と同様の効果が得られる。
なお、パッド、引出配線及び電源線は、複数のＡｌ膜を堆積することにより形成することができる。例えばパッドを３つのＡｌ膜から形成する場合、引出配線は、パッドを構成する３つのＡｌ膜のうちで最も下に位置するものと同時に形成することができ、電源線は、パッドを構成する３つのＡｌ膜のうちで最も上に位置するものを除く２つのＡｌ膜と同時に形成することができる。
ここで、バンプを形成する方法について説明する。但し、ここでは、図９Ａに示す構造が形成された後の工程について説明する。図９Ａに示す状態では、半導体基板（図示せず）の表面等に半導体素子（図示せず）が形成され、これらの上方に、バリアメタル膜５２及びＷプラグ５３が埋め込まれたＳｉＮ膜５１が形成されている。ＳｉＮ膜５１上には、バリアメタル膜５４、金属配線５５及びバリアメタル膜５６が積層されている。ＳｉＮ膜５１上には、更に、バリアメタル膜５４、金属配線５５及びバリアメタル膜５６を覆うＣＶＤ絶縁膜５７及びＳｉN膜５８が積層されている。ＣＶＤ絶縁膜５７及びＳｉN膜５８には、バリアメタル膜５９及びＷプラグ６０が埋め込まれている。ＳｉＮ膜５８上には、バリアメタル膜６１、例えばＡｌＣｕ合金からなるパッド６２及びバリアメタル膜６３が積層されている。ＳｉＮ膜５８上には、更に、バリアメタル膜６１、パッド６２及びバリアメタル膜６３を覆うＣＶＤ絶縁膜６４及びＳｉN膜６５が積層されている。ＣＶＤ絶縁膜５７及び６４は、例えば高密度プラズマ酸化膜である。そして、ＳｉＮ膜６５上に、選択的にポリイミド被覆膜６６が形成されている。バリアメタル膜６３、ＣＶＤ絶縁膜６４及びＳｉN膜６５には、パッド６２を露出する開口部が形成されている。
このような構造が形成された後には、図９Ｂに示すように、全面にメッキ電極用のバリアメタル膜６７を形成する。
次に、図９Ｃに示すように、ポリイミド被覆膜６６を覆うレジストマスク６８を形成する。このとき、レジストマスク６８には、パッド６２を露出する開口部に整合する開口部を形成する。
次いで、図９Ｄに示すように、レジストマスク６８の開口部、及びバリアメタル膜６３、ＣＶＤ絶縁膜６４及びＳｉN膜６５の開口部内にバンプ６９をメッキ法により形成する。バンプ６９は、例えばＡｕ製である。
その後、図９Ｅに示すように、レジストマスク６８を除去する。
そして、図９Ｆに示すように、バンプ６９から露出しているバリアメタル膜６７を除去する。
なお、ポリイミド被覆膜６６は形成されていなくてもよい。また、図９Ａでは、Ｗプラグ５３及び６０がバンプ６９が形成される領域の直下に位置しているが、これらが形成される位置は特に限定されない。
以上詳述したように、本発明によれば、第１のパッシベーション膜からパッドの全面が露出されているので、極めて高い精度のプローブを用いなくてもバンプの形成前に容易にプロービング試験を行うことができる。このため、バンプ形成前の状態について信頼性を保証することもできる。また、プロービング試験によりバンプにプローブの痕跡が形成された場合でも、その後に形成する第２のパッシベーション膜によって痕跡を覆うようにすれば、バンプの変形や接合時の引張強度の不足等を回避することができる。
本発明の第１の実施形態に係る半導体装置の製造方法を示す上面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図１Ａに引き続き、半導体装置の製造方法を示す上面図である。 図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図２Ａに引き続き、半導体装置の製造方法を示す上面図である。 図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図３Ａに引き続き、半導体装置の製造方法を示す上面図である。 図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す上面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図５Ａに引き続き、半導体装置の製造方法を示す上面図である。 図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図６Ａに引き続き、半導体装置の製造方法を示す上面図である。 図６Ｂに引き続き、半導体装置の製造方法を示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。 バンプを形成する方法を示す断面図である。 図９Ａに引き続き、バンプを形成する方法を示す断面図である。 図９Ｂに引き続き、バンプを形成する方法を示す断面図である。 図９Ｃに引き続き、バンプを形成する方法を示す断面図である。 図９Ｄに引き続き、バンプを形成する方法を示す断面図である。 図９Ｅに引き続き、バンプを形成する方法を示す断面図である。

Claims (7)

  1. 半導体基板上に形成された半導体素子と、
    前記半導体素子に接続されたパッドと、
    前記パッドの全面が露出されるようにして、前記半導体素子が形成された領域を覆う第１のパッシベーション膜と、
    前記第１のパッシベーション膜上に形成され、前記パッドの一部が露出されるようにして、前記半導体素子が形成された領域及び前記パッドの縁部を覆う第２のパッシベーション膜と、
    を備え、
    前記パッドのエッジと前記第１のパッシベーション膜とは離れていることを特徴とする半導体装置。
  2. 前記パッドにプローブの痕跡が形成されており、
    前記第２のパッシベーション膜は、前記痕跡を覆っていることを特徴とする請求項１に記載の半導体装置。
  3. 前記パッドは一方向に並んで複数設けられており、
    前記パッドの前記第２のパッシベーション膜から露出される部分と前記痕跡とは、前記パッドが並ぶ方向に対して平行な方向に並んでいることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のパッシベーション膜はＳｉＮ膜であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２のパッシベーション膜はＳｉＮ膜であることを特徴とする請求項１に記載の半導体装置。
  6. 半導体基板上に半導体素子を形成する工程と、
    前記半導体素子に接続されるパッドを形成する工程と、
    前記半導体素子が形成された領域及び前記パッドを覆う第１の膜を形成する工程と、
    前記第１の膜に前記パッドの全面を露出する開口部を形成して、前記パッドのエッジから離れている第１のパッシベーション膜を形成する工程と、
    前記第１のパッシベーション膜上に、前記パッドの一部が露出されるようにして、前記半導体素子が形成された領域及び前記パッドの縁部を覆う第２のパッシベーション膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記第１のパッシベーション膜としてＳｉＮ膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
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