JP2005191469A - 積層型電子部品およびその製造方法 - Google Patents

Abstract

【課題】 回路基板へ実装する際のリフロー工程において半田の飛散を防止できる信頼性の高い積層型電子部品およびその製造方法を提供すること。
【解決手段】 積層型チップインダクタ１は、コイル状導体５の端部５ａ，５ｂが、端子電極１０，１０における膜厚の厚い中央部分に、本体部２の幅方向の長さの１／２以下で形成されている。また、本体部２の領域４ａ内にて端部５ｂ，５ａが占める断面面積比が８０％以上となっている。さらに、めっき膜１１，１１は、Ｃｕ、ＮｉおよびＳｎの場合は、Ｃｕ層を厚み２．２μｍ以上、Ｎｉ層を厚み１．５μｍ以上、Ｓｎ層を厚み３．０μｍ以上で形成されており、ＮｉおよびＳｎの場合は、Ｎｉ層を厚み３．２μｍ以上、Ｓｎ層を厚み３．０μｍ以上で形成されている。
【選択図】 図３

Description

本発明は、チップインダクタ等の積層型電子部品およびその製造方法に関する。

積層型電子部品の一例としては、携帯電話等に使用されるチップインダクタが挙げられる。一般に、積層型チップインダクタは、絶縁シートとコイル状導体を構成する複数の導体パターンとを積層した積層体を有し、各導体パターンが絶縁シートに形成されたビアホールを介して相互に接続されることによって構成されている（例えば、特許文献１参照。）。上記導体パターンのうち、コイル状導体の両端側に位置し入出力端に相当する導体パターンは、絶縁シートの縁部まで引き出された状態に形成されている。そして、この導体パターンは、絶縁シートの縁部まで引き出された部分において、絶縁シートが積層されてなる積層体の端面に形成された銀等からなる端子電極に接続されている。また、端子電極の表面には、電気めっき等によりめっき膜が形成されている。

このような積層型チップインダクタの製造に際しては、一般に、絶縁シートと導体パターンとを積層した後に焼成が行われる。そして、完成した積層型チップインダクタは、通常、半田の溶解温度である約１８３℃以上にてリフローされることにより回路基板上に実装される。すなわち、回路基板上にメタルマスク等で印刷された半田の上に積層型チップインダクタを搭載し、その後加熱することにより積層型チップインダクタを回路基板上に固定する。
特開２００３−１０９８２０号公報

図７〜図９は、上記特許文献１に記載されたものを始めとする従来の積層型チップインダクタ５０を示す図である。この積層型チップインダクタ５０は、焼成時の加熱によって、積層体５１の導体パターン５２および絶縁シートからなる絶縁部５３が収縮する。このとき、導体パターン５２の縮率は絶縁部５３の縮率よりも大きいため、導体パターン５２と絶縁部５３との間には、図７に示すように空隙５４が生じる。すると、その後積層体５１の端面に端子電極５５を形成した場合、上記空隙５４と連なる貫通孔５６が端子電極５５に生じる可能性がある。その状態で端子電極５５に電気めっきを施してしまうと、空隙５４や貫通孔５６の中に水分が滞留したまま端子電極５５の表面がめっき膜５７でシールドされてしまう。

このような積層型チップインダクタ５０を、図８（ａ）に示すように、リフローにより回路基板５８上（厳密には回路基板５８のランド５９上）に固定（実装）すると、上記空隙５４や貫通孔５６に滞留した水分が、リフロー時の加熱によって気化し熱膨張する。滞留した水分が熱膨張すると、上記空隙５４と貫通孔５６の内圧が上昇し、図８（ｂ）に示すように、めっき膜５７と半田６０が破壊され、気化した水分が、破壊されためっき膜５７および半田６０の一部と共に端子電極５５の外部へと噴出する。すると、積層型チップインダクタ５０は、気化した水分等の噴出力の反動によって、図９（ａ）に示すように回路基板５８上の所望の固定位置からズレたり、図９（ｂ）に示すように回路基板５８に対して立ち上がった状態となってしまい、回路基板５８上に精度良く実装されない虞がある。また、気化した水分が端子電極５５の外部へと噴出する際、同時に溶融状態の半田６０が飛散し、近傍の電気部品の端子に達する虞がある。この電気部品の端子に達した半田６０が急冷された場合、ショートが引き起こされて回路動作を不能にする原因になってしまう。したがって、従来の積層型チップインダクタ５０にあっては、信頼性が十分ではなかった。

また、近年、リフロー用の半田として鉛フリー半田が多用されているが、鉛フリー半田は溶融温度が高いためリフロー温度を高くする必要があり、上述した従来技術の不都合がより顕著に現れてしまう。このような問題は、チップインダクタに限らず、チップビーズやＬＣ部品等の積層型電子部品にも生じる虞がある。そのため、現在、より信頼性の高い積層型電子部品が求められている。

本発明は、上記従来技術の有する問題に鑑みてなされたものであり、回路基板へ実装する際のリフロー工程において半田の飛散を防止できる信頼性の高い積層型電子部品およびその製造方法を提供することを目的とする。

本発明の積層型電子部品は、絶縁材料によって形成された本体部と、本体部の内部に形成されたコイル状導体と、本体部の一組の端面に形成され、コイル状導体の各端部に接続された一対の端子電極と、端子電極の表面を覆うめっき膜と、を備え、コイル状導体の端部は、端面の幅方向の略中央に位置し、端部の幅方向の長さは、端面の幅方向の長さの１／２以下であることを特徴とするものである。なお、本明細書中における「絶縁材料」とは、非磁性材料やフェライト等の絶縁性の磁性材料のことをいう。

例えば積層型チップインダクタのような積層型電子部品の端子電極の膜厚は、製造上、中央部分が最も厚くなり、中央部分から縁部に向かうにしたがって薄くなる。本発明の積層型電子部品では、端子電極と接続するコイル状導体の端部が、膜厚の大きい端子電極の中央部分に位置し、かつ本体部における端子電極が形成された端面の幅方向の長さの１／２以下となっているため、膜圧が極端に薄くなる端子電極の縁部側に上記端部が位置することはなく、端部と本体部との間に若干の間隙が生じた場合であっても、端子電極への貫通孔の発生を防止することができる。したがって、リフロー工程において半田が飛散する可能性を低減することができる。

本発明の積層型電子部品は、絶縁材料によって形成された本体部と、本体部の内部に形成されたコイル状導体と、本体部の一組の端面に形成され、コイル状導体の各端部に接続された一対の端子電極と、端子電極の表面を覆うめっき膜と、を備え、間隙を隔てて端部を囲う本体部の内壁面によって画成される領域において、端部の占める断面面積比が８０％以上であることを特徴とするものである。

このように、間隙を隔てて上記端部を囲う本体部の内壁面によって画成される領域において、端部の占める断面面積比が８０％以上となっていることにより、端部と本体部の内壁面との間隙を小さくすることができ、端子電極に貫通孔が発生する可能性をより低減させることができる。したがって、リフロー工程において半田が飛散する可能性を低減することができる。

本発明の積層型電子部品は、絶縁材料によって形成された本体部と、本体部の内部に形成されたコイル状導体と、本体部の一組の端面に形成され、コイル状導体の各端部に接続された一対の端子電極と、端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎ、またはＮｉおよびＳｎからなるめっき膜と、を備え、めっき膜は、Ｃｕ、ＮｉおよびＳｎからなる場合、厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有し、ＮｉおよびＳｎからなる場合、厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有することを特徴とするものである。

このように、Ｃｕ層の厚みを２．２μｍ以上、Ｎｉ層の厚みを１．５μｍ以上、Ｓｎ層の厚みを３．０μｍ以上とするめっき膜、あるいは、Ｎｉ層の厚みを３．２μｍ以上、Ｓｎ層の厚みを３．０μｍ以上とするめっき膜によって端子電極をシールドすることにより、端子電極に若干の貫通孔が形成された場合であっても、貫通孔が確実にシールドされるため、リフロー工程で気化した水分の噴出を防止できる。したがって、リフロー工程において半田が飛散する可能性を低減することができる。

また、本発明の積層型電子部品は、絶縁材料によって形成された本体部と、本体部の内部に形成されたコイル状導体と、本体部の一組の端面に形成され、コイル状導体の各端部に接続された一対の端子電極と、端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎ、またはＮｉおよびＳｎからなるめっき膜と、を備え、コイル状導体の端部は、端面の幅方向の略中央に位置し、端部の幅方向の長さは、端面の幅方向の長さの１／２以下であり、間隙を隔てて端部を囲う本体部の内壁面によって画成される領域において、端部の占める断面面積比が８０％以上であり、めっき膜は、Ｃｕ、ＮｉおよびＳｎからなる場合、厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有し、ＮｉおよびＳｎからなる場合、厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有することを特徴とするものである。

このように、上述した３つの特徴的構成、すなわち、端子電極と接続するコイル状導体の端部が、膜厚の大きい端子電極の中央部分に位置し、かつ本体部における端子電極が形成された端面の幅方向の長さの１／２以下となっていること、間隙を隔てて上記端部を囲う本体部の内壁面によって画成される領域において、端部の占める断面面積比が８０％以上となっていること、Ｃｕ層の厚みを２．２μｍ以上、Ｎｉ層の厚みを１．５μｍ以上、Ｓｎ層の厚みを３．０μｍ以上とするめっき膜、あるいは、Ｎｉ層の厚みを３．２μｍ以上、Ｓｎ層の厚みを３．０μｍ以上とするめっき膜によって端子電極をシールドすること、を同時に備えることにより、回路基板へ実装する際のリフロー工程において、半田の飛散を確実に防止することができ、信頼性の十分に高い積層型電子部品を実現することができる。

Ｃｕ層、Ｎｉ層およびＳｎ層を有するめっき膜では、Ｃｕ層の厚みが８．０μｍ以下、Ｎｉ層の厚みが４．０μｍ以下、Ｓｎ層の厚みが８．０μｍ以下であり、Ｎｉ層およびＳｎ層を有するめっき膜では、Ｎｉ層の厚みが７．０μｍ以下、Ｓｎ層の厚みが８．０μｍ以下であることが好ましい。これにより、製造コストを抑えることができると共に、積層型電子部品が大型化して個々の大きさが不均一となることを防止することができる。

また、端部の幅方向の長さは、コイル状導体の他の部位における幅方向の長さよりも大きいことが好ましい。これにより、コイル状導体の直流抵抗の増加を防止することができる。

また、本発明の積層型電子部品の製造方法は、絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、積層体を焼成して、導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、本体部の一組の端面に、コイル状導体の各端部に接続される一対の端子電極を形成する工程と、端子電極の表面を覆うめっき膜を形成するめっき工程と、を含み、積層工程において、コイル状導体の端部の各々を、端面の幅方向の略中央に位置させると共に、端部の幅方向の長さを端面の幅方向の長さの１／２以下とすることを特徴とするものである。

本発明によれば、端部と本体部との間に若干の間隙が生じた場合であっても、端子電極への貫通孔の発生を防止することができる。したがって、リフロー工程において半田が飛散する可能性を低減することができる。

本発明の積層型電子部品の製造方法は、絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、積層体を焼成して、導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、本体部の一組の端面に、コイル状導体の各端部に接続される一対の端子電極を形成する工程と、端子電極の表面を覆うめっき膜を形成するめっき工程と、を含み、積層工程において、導電層の金属含有量を、間隙を隔てて端部を囲う本体部の内壁面によって画成される領域において端部の占める断面面積比が８０％以上となるようにすることを特徴とするものである。

本発明によれば、端部と本体部の内壁面との間隙を小さくすることができ、端子電極に貫通孔が発生する可能性をより低減させることができる。したがって、リフロー工程において半田が飛散する可能性を低減することができる。

本発明の積層型電子部品の製造方法は、絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、積層体を焼成して、導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、本体部の一組の端面に、コイル状導体の各端部に接続される一対の端子電極を形成する工程と、端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎ、またはＮｉおよびＳｎからなるめっき膜を形成するめっき工程と、を含み、めっき工程において、めっき膜をＣｕ、ＮｉおよびＳｎで形成する場合、厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成し、めっき膜をＮｉおよびＳｎで形成する場合、厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成することを特徴とするものである。

本発明によれば、端子電極に若干の貫通孔が形成された場合であっても、貫通孔が確実にシールドされるため、リフロー工程で気化した水分の噴出を防止できる。したがって、リフロー工程において半田が飛散する可能性を低減することができる。

また、本発明の積層型電子部品の製造方法は、絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、積層体を焼成して、導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、本体部の一組の端面に、コイル状導体の各端部に接続される一対の端子電極を形成する工程と、端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎ、またはＮｉおよびＳｎからなるめっき膜を形成するめっき工程と、を含み、積層工程において、導電層の金属含有量を、間隙を隔てて端部を囲う本体部の内壁面によって画成される領域において端部の占める断面面積比が８０％以上となるようにし、コイル状導体の端部の各々を、端面の幅方向の略中央に位置させると共に、端部の幅方向の長さを端面の幅方向の長さの１／２以下とし、めっき工程において、めっき膜をＣｕ、ＮｉおよびＳｎで形成する場合、厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成し、めっき膜をＮｉおよびＳｎで形成する場合、厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成することを特徴とするものである。

本発明によれば、回路基板へ実装する際のリフロー工程において、上記貫通孔等の中の水分が気化して噴出することによる半田の飛散を確実に防止することができる信頼性の十分に高い積層型電子部品を製造することができる。

めっき工程において、めっき膜をＣｕ、ＮｉおよびＳｎで形成する場合は、Ｃｕ層の厚みを８．０μｍ以下、Ｎｉ層の厚みを４．０μｍ以下、Ｓｎ層の厚みを８．０μｍ以下とし、めっき膜をＮｉおよびＳｎで形成する場合は、Ｎｉ層の厚みを７．０μｍ以下、Ｓｎ層の厚みを８．０μｍ以下とすることが好ましい。これにより、製造コストを抑えることができると共に、大型化して個々の大きさが不均一な積層型電子部品となることを防止することができる。

導電層の金属含有量を、８６．０〜９３．０重量％とすることが好ましい。これにより、焼成を施した後、間隙を隔てて端部を囲う本体部の内壁面によって画成される領域において、端部の占める断面面積比を８０％以上とすることができる。

また、端部の幅方向の長さを、コイル状導体の他の部位における幅方向の長さよりも大きくすることが好ましい。これにより、得られた積層型電子部品におけるコイル状導体の直流抵抗の増加を防止することができる。

本発明によれば、回路基板へ実装する際のリフロー工程において半田の飛散を防止できる信頼性の高い積層型電子部品を実現することができる。

以下、添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。本実施形態では、積層型電子部品の一例として積層型チップインダクタについての説明を行う。

図１は、本発明の実施形態に係る積層型チップインダクタ（以下、インダクタと略記する。）を示す斜視図であり、図２は、図１に示すインダクタの断面図である。インダクタ１は、絶縁材料によって形成された直方体形状の本体部２と、この本体部２の長手方向の一組の端面に形成された１対の外部電極３，３とを備えている。この外部電極３，３は、銀を主成分とする端子電極１０と、この端子電極１０の表面を覆うように形成され、Ｃｕ、ＮｉおよびＳｎ、またはＮｉおよびＳｎからなるめっき膜１１とによって構成されている。

本体部２の内部にはコイル状導体５が形成されている。この本体部２は、詳細は後述するが、コイル状導体５を構成する導体パターン６と磁性体グリーンシート７とが、図１，２に示す矢印Ｚの方向に交互に積層された積層体を焼成することによって形成されている。コイル状導体５の各端部５ａ，５ｂは、図２に示すように、本体部２の縁部まで引き出されており、それぞれ端子電極１０，１０に接続されている。なお、本実施形態では、本体部２が絶縁材料として磁性材料から形成された場合について説明するが、本体部２は絶縁材料として非磁性材料から形成されてあってもよい。

図３は、図１に示すインダクタ１のＩＩＩ−ＩＩＩ線断面図であり、本体部２の端面を示している。また、図４は、図３に示すインダクタ１のＩＶ−ＩＶ線断面の概略図である。なお、図３，４では、インダクタ１の端部５ｂ側を示しているが、端部５ａは、端部５ｂと同様の構成となっているため、以下、端部５ｂ，５ａと記述して説明を行う。

端部５ｂ，５ａは、図４に示すように、後述する導体パターン６の積層方向（Ｚ方向）と略直交する幅方向（Ｘ方向）に拡径された部位であり、図３に示すように、幅方向において、本体部２の略中央に位置している。また、端部５ｂの幅方向の長さＬ_１は、本体部２の幅方向の長さＬ_２の１／２以下となっている。

図５は、図３に示す領域Ａの拡大図である。導体パターン６は、本体部２の内壁面によって間隙を隔てて囲まれているが、導体パターン６の一部である端部５ｂ，５ａも同様に本体部２の内壁面によって間隙を隔てて囲まれている。そして、その本体部２の内壁面によって画成される領域４ａ内において、端部５ｂ，５ａが占める断面面積比は８０％以上となっている。

図６は、製造時の積層状態を示す図である。図６に示すように、本体部２は、コイル状導体５を構成する導体パターン６と磁性体グリーンシート７とが交互に積層されており、さらに、積層方向の上下に、導体パターン６が形成されていない複数の磁性体グリーンシート８が積層されている。

磁性体グリーンシート７，８は、例えばフェライト粉末等の磁性体粉末をバインダーで結着させてシート状に形成したものが用いられる。磁性体グリーンシート７，８の厚さは、例えば２０μｍ程度である。

また、導体パターン６の形成には、例えば銀粉をバインダーで混練して形成した導体ペーストが用いられる。この導体パターン６は、磁性体グリーンシート７と共に積層されたとき、互いに接続されてコイル状となるように磁性体グリーンシート７上に形成される。本実施形態に係る本体部２では、コイル状導体５の端部５ａ，５ｂを含む導体パターン６が、磁性体グリーンシート７の一対の端子電極１０，１０を結ぶ側辺に対し略平行で、かつ磁性体グリーンシート７の縁部まで引き出され、磁性体グリーンシート７の端面に露出した状態に形成されている。また、それ以外の導体パターン６は、各磁性体グリーンシート７に対してコイル状導体５の１／２ターン分が形成されている。端部５ａ，５ｂは、上述したように、磁性体グリーンシート７の幅方向（本体部２の幅方向）の略中央に位置すると共に、幅方向の長さが、コイル状導体５の他の部位よりも大きく、かつ磁性体グリーンシート７の幅方向の長さの１／２以下となるように形成される。

以上のような複数の磁性体グリーンシート７上に形成された導体パターン６は、各磁性体グリーンシート７に形成されたスルーホール９を介して相互に接続されることによってコイル状をなし、上述したコイル状導体５を構成する。また、コイル状導体５の端部５ａ，５ｂに位置する導体パターン６は、磁性体グリーンシート７の縁部において端子電極１０，１０にそれぞれ接続されている（図２参照）。

次に、上記のインダクタ１の製造方法について説明する。

まず、Ｎｉ−Ｃｕ−Ｚｎ系フェライト、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系フェライト、Ｎｉ−Ｃｕ系フェライト等の磁性体を用い、公知の手法により複数枚の磁性体グリーンシート７，８を作製する。

次に、磁性体グリーンシート７の所定の位置に、レーザー加工等によってスルーホール９を形成する。そして、上述した導体ペーストを用いて、例えばスクリーン印刷により、磁性体グリーンシート（絶縁層）７上に導体パターン（導電層）６を形成し、その後乾燥させる。導体ペーストを印刷する際は、上述したように、コイル状導体５の端部５ａ，５ｂを、磁性体グリーンシート７の幅方向の中央において、他の部位における幅方向の長さよりも大きく、かつ磁性体グリーンシート７の幅方向の長さの１／２以下となるように形成する。導体ペーストは、銀粉をバインダーで混練して形成したものが用いられるが、端部５ａ，５ｂに用いられる導体ペーストの金属含有量を８６．０〜９３．０重量％とする。導体ペーストの一般的な金属含有量は７４．０〜８２．０重量％であるが、８６．０〜９３．０重量％とすることにより、製造コストを抑制しながら、本体部２の内壁面によって画成される領域４ａ内において、端部５ａ，５ｂが占める断面面積を８０％以上とすることができる。なお、製造コストと端部５ａ，５ｂの特性との兼ね合いを良好なものにするためには、端部５ａ，５ｂに用いられる導体ペーストの金属含有量を８８．０〜９１．０重量％とするのが望ましい。

次に、磁性体グリーンシート８と、導体パターン６付き磁性体グリーンシート７とを積層・圧着する。この場合、まず、複数枚の磁性体グリーンシート８を積層し、その磁性体グリーンシート８の上に複数枚の導体パターン６付き磁性体グリーンシート７を積層し、更にその導体パターン６付き磁性体グリーンシート７の上に複数枚の磁性体グリーンシート８を積層する。これにより、磁性体グリーンシート７上の導体パターン６が保護される。なお、圧着の際に加える圧力は、例えば、６５０〜１０００Ｋｇ／ｃｍ^２程度とするのが好ましい。

磁性体グリーンシート７のスルーホール９は、隣り合う導体パターン６の端部同士が重なる部位に形成されており、導体パターン６が磁性体グリーンシート７の積層によりスルーホール９を介して螺旋状に接続されるようになっている。

通常、これら磁性体グリーンシート７，８が積層された段階では、複数個のコイル状導体５が配列されたウェハ状となっているため、該ウェハを所定の形状・大きさに切断することによって、それぞれ１個のコイル状導体５を内蔵する複数の未焼成の積層体を得る。その後、積層体を所定の温度で焼成して本体部２を得る。

本体部２は、一般に外部電極３，３の形成された位置が特定しやすいように直方体とし、例えば、焼成後に、長手方向の長さが１．６ｍｍ、幅と高さが０．８ｍｍ程度となるように切断して作製する。この場合、コイル状導体５の端部５ａ，５ｂが、本体部２の長手方向の端面に位置するように切断する。また、焼成の温度は、例えば、８７０℃程度とする。

次に、コイル状導体５の端部５ａ，５ｂが露出した本体部２の端面に、銀を主成分とする導体ペーストを塗布して焼き付けることにより端子電極１０，１０を形成する。そして、端子電極１０，１０の表面に電気めっきを施してめっき膜１１，１１を形成し、外部電極３，３とする。このとき、めっき膜１１，１１は、Ｃｕ、ＮｉおよびＳｎ、またはＮｉおよびＳｎを用いて形成する。その際、Ｃｕ、ＮｉおよびＳｎを用いた場合は、Ｃｕ層の厚みを２．２μｍ以上、Ｎｉ層の厚みを１．５μｍ以上、Ｓｎ層の厚みを３．０μｍ以上とし、ＮｉおよびＳｎを用いた場合は、Ｎｉ層の厚みを３．２μｍ以上、Ｓｎ層の厚みを３．０μｍ以上としてめっき膜を形成する。以上により、本実施形態に係るインダクタ１が完成する。

本実施形態に係るインダクタ１では、コイル状導体５の端部５ａ，５ｂが、端子電極１０，１０における膜厚の厚い中央部分に、本体部２の幅方向の長さの１／２以下で形成されていることにより、膜厚が極端に小さくなる端子電極１０，１０の縁部側に端部５ａ，５ｂが位置することがない。したがって、端部５ａ，５ｂと本体部２の内壁面との間に若干の間隙が生じた場合であっても、図７に示すような、間隙から連なる貫通孔５６の発生を防止することができる。

また、本体部２の領域４ａ内にて端部５ｂ，５ａが占める断面面積比が８０％以上となっていることにより、導体パターン６と本体部２との間の間隙を抑制することができ、端子電極１０，１０に貫通孔が発生する可能性が低減される。

また、めっき膜１１，１１を、Ｃｕ、ＮｉおよびＳｎからなる場合、Ｃｕ層を厚み２．２μｍ以上、Ｎｉ層を厚み１．５μｍ以上、Ｓｎ層を厚み３．０μｍ以上で形成し、ＮｉおよびＳｎからなる場合、Ｎｉ層を厚み３．２μｍ以上、Ｓｎ層を厚み３．０μｍ以上で形成することにより、端子電極１０，１０に若干の貫通孔が形成された場合であっても、貫通孔が確実にシールドされるため、リフロー工程において気化した水分が噴出するのを防止することができる。

したがって、本実施形態に係るインダクタ１は、以上のような複数の特徴的構成を同時に備えることにより、本発明の解決しようとする問題、つまり、回路基板へ実装する際のリフロー工程における半田の飛散を確実に防止することができる。これにより、回路基板上に良好な状態で実装することができ信頼性が極めて優れたものとすることができる。

また、本実施形態に係るインダクタ１では、端部５ａ，５ｂの幅方向の長さが、コイル状導体５の他の部位における幅方向の長さよりも大きくなっている。このため、コイル状導体５の直流抵抗の増加を防止し、電気的特性の向上を図ることができる。

なお、Ｃｕ、ＮｉおよびＳｎを用いてめっき膜１１，１１を形成する場合にあっては、より強固に上記貫通孔をシールドするため、Ｃｕ層の厚みを２．５μｍ以上、Ｎｉ層の厚みを２．０μｍ以上、Ｓｎ層の厚みを３．０μｍ以上とするのが望ましい。

また、めっき膜１１，１１は、Ｃｕ、ＮｉおよびＳｎを用いて形成する場合は、Ｃｕ層の厚みを８．０μｍ以下、Ｎｉ層の厚みを４．０μｍ以下、Ｓｎ層の厚みを８．０μｍ以下とし、ＮｉおよびＳｎを用いて形成する場合は、Ｎｉ層の厚みを７．０μｍ以下、Ｓｎ層の厚みを８．０μｍ以下とするのが望ましい。これにより、製造コストを抑えることができると共に、インダクタ１が大型化して個々の大きさが不均一となることを防止することができる。

以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。例えば、導体パターン６および磁性体グリーンシート７，８からなる焼成前の積層体の端面に銀を主成分とする端子電極用の導体ペーストを塗布してから、積層体を端子電極用の導体ペーストと共に所定の温度で焼成するようにしてもよい。また、上記実施形態のようにシート積層工法ではなく、絶縁層と導体層とを交互に印刷して積層する印刷工法でもよい。さらに、本発明は、積層型電子部品として、インダクタに限らず、インダクタとコンデンサの双方を有するＬＣ部品やチップビーズなどに適用しても同様の効果を得ることができる。

以下、本発明に係る積層型電子部品の実施例について、表１〜１０を参照して詳しく説明する。なお、本発明はこれらの実施例に何ら限定されるものではない。
（実施例１）

まず、実施例１として、上述した製造方法にしたがい、本発明に係る積層型電子部品としての積層型チップインダクタを製造した。以下、その製造過程を具体的な数値等を交えて詳細に説明する。

まず、Ｎｉ−Ｃｕ−Ｚｎ系フェライトを主成分とした磁性体グリーンシートを用意した。そして、この磁性体グリーンシートの表面に、銀を主成分とする導体ペーストをスクリーン印刷した。このとき、コイル状ペーストの端部を磁性体グリーンシートの略中央に形成した。

導体ペーストは、後述する焼成が施されるとコイル状導体を構成する導体パターンとなる。そして、焼成後の導体パターンにおいて、パターン幅（図２のＸ方向の長さ）が約１５０μｍ、厚み（図２のＺ方向の長さ）が約２０μｍ、パターン内径（図２のＹ方向の長さが約３５０μｍとなるように設計した。また、コイル状導体の端部を形成する導体ペーストの金属含有量は８８重量％とした。コイル状導体の他の部位の金属含有量は８１重量％とした。

一方、磁性体グリーンシートは、焼成後の上記領域（図５に示す領域４ａ）の積層方向（図２のＺ方向の長さ）の厚みが約３０μｍとなるように設計した。

このような磁性体グリーンシートを積層して、コイル状導体が複数配列された状態のウェハを形成した。その後、ダイサーにより、長手方向の長さ１．６ｍｍ、幅と高さ０．８ｍｍに切断し、コイル状導体が各々内蔵された複数の未焼成の積層体を得た。その後、積層体のエッジ部分にバレル研磨を施した。そして、大気中において約８７０℃で焼成を行い、積層型チップインダクタの本体部を得た。コイル状導体の端部の幅の長さ（図３のＸ方向の長さ）は、焼成後において、本体部の幅の長さ０．７５ｍｍの１／２以下である０．２７ｍｍとなるように設計した。

次に、本体部の一組の端面に、銀を主成分とした導体ペーストを塗布した後、約７００℃で焼き付け、一対の端部電極をそれぞれ形成した。その後、Ｃｕ、ＮｉおよびＳｎによる電気めっきを施し、それぞれの端子電極を覆うめっき膜を形成した。

以上のようにして多数の積層型チップインダクタを製造した。その中から抜き取り検査をして、めっき膜におけるＣｕ層、Ｎｉ層およびＳｎ層の厚みを調べた結果、Ｃｕ層は２．９〜４．４μｍ、Ｎｉ層は１．７〜２．２μｍ、Ｓｎ層は４．１〜５．６μｍであった。

そして、これら複数個の積層型チップインダクタを用いて、ピーク温度２５０℃のプロファイルにてリフロー実験を行い、端子電極において半田の飛散が発生するものの個数を調べた。その結果、４００００個について実験を行っても、半田の飛散が発生するものは０個であった。

上述した実施例１は、コイル状導体の端部における形成位置および幅の長さと、コイル状導体の端部の金属含有量と、めっき膜の各層の厚みとの３条件をすべて満たす積層型チップインダクタについての実験結果である。そこで次に、表１〜１０を参照して、上記３条件を変化させた実施例２〜１１についての実験結果を説明する。
（実施例２）

表１は、上記実施例１と同様の製造方法により、コイル状導体の端部の金属含有量を従来品と同様に７４〜８２重量％とし、また、めっき膜の各層の厚みも従来品と同様に、Ｃｕ層厚０．８〜２．２μｍ、Ｎｉ層厚０．５〜１．８μｍ、Ｓｎ層厚４．１〜５．６μｍとして製造した積層型チップインダクタにおいて、コイル状導体の端部の幅の長さを変化させた場合のリフロー実験での半田の飛散した個数を示している。

本実施例２では、コイル状導体の端部の幅Ｌ_１がそれぞれ異なる５種のサンプル（サンプルＮｏ．１〜５）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。なお、本体部の幅Ｌ_２は上記実施例と同様０．７５ｍｍである。

表１において、サンプルＮｏ．１は、従来品の幅（０．５１ｍｍ）を有しており、サンプルＮｏ．２〜５の幅は、従来品よりも短くなっている。表１に示すように、サンプルＮｏ．１は、本体部の幅Ｌ_２との比（Ｌ_１／Ｌ_２）が約２／３となっており、半田の飛散が発生した数が６０００個中４６個であった。一方、本体部の幅Ｌ_２との比（Ｌ_１／Ｌ_２）が１／２以下であるサンプルＮｏ．２〜５では、サンプルＮｏ．１に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例３）

表２は、上記実施例１と同様の製造方法により、コイル状導体の端部の幅の長さを従来品と同様（０．７５ｍｍ）とし、また、めっき膜の各層の厚みも従来品と同様にして製造した積層型チップインダクタにおいて、コイル状導体の端部の金属含有量（重量％）を変化させた場合のリフロー実験での半田の飛散した個数を示している。

本実施例３では、コイル状導体の端部の金属含有量がそれぞれ異なる８種のサンプル（サンプルＮｏ．６〜１３）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表２において、サンプルＮｏ．６は、従来品と同様の金属含有量（８０重量％）を有しており、サンプルＮｏ．７〜１３の金属含有量は、従来品よりも多くなっている。表２に示すように、金属含有量が８６重量％以上であるサンプルＮｏ．９〜１３は、金属含有量が８６重量％未満のサンプルＮｏ．６〜８に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例４）

表３は、上記実施例１と同様の製造方法により、コイル状導体の端部の幅の長さを従来品と同様とし、また、コイル状導体の端部の金属含有量も従来品と同様にして製造した積層型チップインダクタにおいて、めっき膜のＣｕ層厚およびＮｉ層厚を変化させた場合のリフロー実験での半田の飛散した個数を示している。めっき膜のうちＳｎ層厚は、４．１〜５．６μｍとした。

本実施例４では、めっき膜のＣｕ層およびＮｉ層がそれぞれ異なる９種のサンプル（サンプルＮｏ．１４〜２２）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表３において、サンプルＮｏ．１４は、従来品と同様のめっき膜のＣｕ層厚およびＮｉ層厚を有しており、サンプルＮｏ．１５〜２２におけるめっき膜のＣｕ層およびＮｉ層は、従来品の厚み以上となっている。表３に示すように、Ｃｕ層厚２．２μｍ以上かつＮｉ層厚１．５μｍ以上であるサンプルＮｏ．１８〜２２は、サンプルＮｏ．１４〜１７に比して、半田の飛散が発生した数が大きく減少したことが確認された。
（実施例５）

表４は、上記実施例１と同様の製造方法により、コイル状導体の端部の幅の長さを従来品と同様とし、また、コイル状導体の端部の金属含有量も従来品と同様にし、製造した積層型チップインダクタにおいて、めっき膜のＮｉ層厚を変化させた場合のリフロー実験での半田の飛散した個数を示している。本実施例５の積層型チップインダクタは、めっき膜がＮｉ層およびＳｎ層の２層からなり、Ｓｎ層厚を４．１〜５．６μｍとした。

本実施例５では、めっき膜のＮｉ層がそれぞれ異なる７種のサンプル（サンプルＮｏ．２３〜２９）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表４において、サンプルＮｏ．２５は、従来品と同様のめっき膜のＮｉ層厚を有するものである。表３に示すように、表４に示すように、Ｎｉ層厚３．２μｍ以上であるサンプルＮｏ．２６〜２９は、サンプルＮｏ．２３〜２５に比して、半田の飛散が発生した数が大きく減少したことが確認された。
（実施例６）

表５は、上記実施例１と同様の製造方法により、めっき膜の各層の厚みを従来品と同様にし、コイル状導体の端部の幅の長さを上記実施例２において結果が良好であった０．２４ｍｍとして製造した積層型チップインダクタにおいて、コイル状導体の端部の金属含有量（重量％）を変化させた場合のリフロー実験での半田の飛散した個数を示している。

本実施例６では、コイル状導体の端部の金属含有量がそれぞれ異なる８種のサンプル（サンプルＮｏ．３０〜３７）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表５において、サンプルＮｏ．３０は、従来品と同様の金属含有量（８０重量％）を有しており、サンプルＮｏ．３１〜３７の金属含有量は、従来品よりも多くなっている。表５に示すように、金属含有量が８６重量％以上であるサンプルＮｏ．３３〜３７は、金属含有量が８６重量％未満のサンプルＮｏ．３０〜３２に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例７）

表６は、上記実施例１と同様の製造方法により、コイル状導体の端部の金属含有量を従来品と同様にし、コイル状導体の端部の幅の長さを上記実施例２において結果が良好であった０．２４ｍｍとして製造した積層型チップインダクタにおいて、めっき膜のＣｕ層厚およびＮｉ層厚を変化させた場合のリフロー実験での半田の飛散した個数を示している。めっき膜のうちＳｎ層厚は、４．１〜５．６μｍとした。

本実施例７では、めっき膜のＣｕ層およびＮｉ層がそれぞれ異なる９種のサンプル（サンプルＮｏ．３８〜４６）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表６において、サンプルＮｏ．３８は、従来品と同様のめっき膜のＣｕ層厚およびＮｉ層厚を有しており、サンプルＮｏ．３９〜４６におけるめっき膜のＣｕ層およびＮｉ層は、従来品の厚み以上となっている。表６に示すように、Ｃｕ層厚２．２μｍ以上かつＮｉ層厚１．５μｍ以上であるサンプルＮｏ．４２〜４６は、サンプルＮｏ．３８〜４１に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例８）

表７は、上記実施例１と同様の製造方法により、コイル状導体の端部の幅の長さを従来品と同様にし、コイル状導体の端部の金属含有量を上記実施例３において結果が良好であった９１重量％として製造した積層型チップインダクタにおいて、めっき膜のＣｕ層厚およびＮｉ層厚を変化させた場合のリフロー実験での半田の飛散した個数を示している。めっき膜のうちＳｎ層厚は、４．１〜５．６μｍとした。

本実施例８では、めっき膜のＣｕ層およびＮｉ層がそれぞれ異なる９種のサンプル（サンプルＮｏ．４７〜５５）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表７において、サンプルＮｏ．４７は、従来品と同様のめっき膜のＣｕ層厚およびＮｉ層厚を有しており、サンプルＮｏ．４８〜５５におけるめっき膜のＣｕ層およびＮｉ層は、従来品の厚み以上となっている。表７に示すように、Ｃｕ層厚２．２μｍ以上かつＮｉ層厚１．５μｍ以上であるサンプルＮｏ．５１〜５５は、サンプルＮｏ．４７〜５０に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例９）

表８は、上記実施例１と同様の製造方法により、めっき膜の各層の厚みを従来品と同様にし、コイル状導体の端部の金属含有量を上記実施例３において結果が良好であった９１重量％として製造した積層型チップインダクタにおいて、コイル状導体の端部の幅の長さＬ_１を変化させた場合のリフロー実験での半田の飛散した個数を示している。

本実施例９では、コイル状導体の端部の幅の長さがそれぞれ異なる５種のサンプル（サンプルＮｏ．５６〜６０）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。なお、本体部の幅Ｌ_２は上記実施例と同様０．７５ｍｍである。

表８において、サンプルＮｏ．５６は、従来品の幅（０．５１ｍｍ）を有しており、サンプルＮｏ．５７〜６０の幅は、従来品よりも短くなっている。表８に示すように、サンプルＮｏ．５６は、本体部の幅Ｌ_２との比（Ｌ_１／Ｌ_２）が約２／３となっており、半田の飛散が発生した数が６０００個中１９個であった。一方、本体部の幅Ｌ_２との比（Ｌ_１／Ｌ_２）が１／２以下であるサンプルＮｏ．５７〜６０では、サンプルＮｏ．５６に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例１０）

表９は、上記実施例１と同様の製造方法により、めっき膜において、Ｃｕ層厚２．５〜４．９１μｍ、Ｎｉ層厚１．５〜３．１μｍ、Ｓｎ層厚４．１〜５．６μｍとし、また、コイル状導体の端部の金属含有量を従来品と同様にして製造した積層型チップインダクタにおいて、コイル状導体の端部の幅の長さＬ_１を変化させた場合のリフロー実験での半田の飛散した個数を示している。

本実施例１０では、コイル状導体の端部の幅の長さがそれぞれ異なる５種のサンプル（サンプルＮｏ．６１〜６５）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。なお、本体部の幅Ｌ_２は上記実施例と同様０．７５ｍｍである。

表９において、サンプルＮｏ．６１は、従来品の幅（０．５１ｍｍ）を有しており、サンプルＮｏ．６２〜６５の幅は、従来品よりも短くなっている。表９に示すように、サンプルＮｏ．６１は、本体部の幅Ｌ_２との比（Ｌ_１／Ｌ_２）が約２／３となっており、半田の飛散が発生した数が６０００個中２１個であった。一方、本体部の幅Ｌ_２との比（Ｌ_１／Ｌ_２）が１／２以下であるサンプルＮｏ．６２〜６５では、サンプルＮｏ．６１に比して、半田の飛散が発生した数が大幅に減少したことが確認された。
（実施例１１）

表１０は、上記実施例１と同様の製造方法により、めっき膜において、Ｃｕ層厚２．５〜４．９１μｍ、Ｎｉ層厚１．５〜３．１μｍ、Ｓｎ層厚４．１〜５．６μｍとし、コイル状導体の端部の幅の長さを従来品と同様にして製造した積層型チップインダクタにおいて、コイル状導体の端部の金属含有量（重量％）を変化させた場合のリフロー実験での半田の飛散した個数を示している。

本実施例１１では、コイル状導体の端部の金属含有量がそれぞれ異なる８種のサンプル（サンプルＮｏ．６６〜７３）について実験を行った。そして、それぞれのサンプルについて、６０００個の実験を行い、半田の飛散が発生した数を調べた。

表１０において、サンプルＮｏ．６６は、従来品と同様の金属含有量（８０重量％）を有しており、サンプルＮｏ．６７〜７３の金属含有量は、従来品よりも多くなっている。表５に示すように、金属含有量が８６重量％以上であるサンプルＮｏ．６９〜７３は、金属含有量が８６重量％未満のサンプルＮｏ．６６〜６８に比して、半田の飛散が発生した数が大幅に減少したことが確認された。

以上、実施例１〜１１について説明したが、コイル状導体の端部における形成位置および幅の長さ、コイル状導体の端部の金属含有量、めっき膜の各層の厚み、の３条件のうち少なくとも一つの条件を満たすことによって半田の飛散を低減できることが確認された。さらに、上記３条件をすべて満たすことにより、半田の飛散を確実に防止できる信頼性の高い積層型電子部品を実現できることが確認された。

本発明の実施形態に係る積層型電子部品としての積層型チップインダクタを示す斜視図である。 図１に示す積層型チップインダクタの断面図である。 図１に示す積層型チップインダクタのＩＩＩ−ＩＩＩ線断面図である。 図３に示す積層型チップインダクタのＩＶ−ＩＶ線断面の概略図である。 図３に示す領域Ａの拡大図である。 積層型チップインダクタの製造時の積層状態を示す図である。 従来の積層型チップインダクタを示す図である。 従来の積層型チップインダクタを示す図である。 従来の積層型チップインダクタを示す図である。

符号の説明

１…積層型チップインダクタ（積層型電子部品）、２…本体部、３，３…外部電極、５…コイル状導体、５ａ，５ｂ…端部、６…導体パターン（導電層）、７，８…磁性体グリーンシート（絶縁層）、１０…端子電極、１１…めっき膜、５０…積層型チップインダクタ（積層型電子部品）、５１…積層体、５２…導体パターン、５３…絶縁部、５４…空隙、５５…端子電極、５６…貫通孔、５７…めっき膜、５８…回路基板、６０…半田。

Claims (19)

1. 絶縁材料によって形成された本体部と、
   前記本体部の内部に形成されたコイル状導体と、
   前記本体部の一組の端面に形成され、前記コイル状導体の各端部に接続された一対の端子電極と、
   前記端子電極の表面を覆うめっき膜と、を備え、
   前記コイル状導体の前記端部は、前記端面の幅方向の略中央に位置し、
   前記端部の前記幅方向の長さは、前記端面の前記幅方向の長さの１／２以下であることを特徴とする積層型電子部品。
2. 絶縁材料によって形成された本体部と、
   前記本体部の内部に形成されたコイル状導体と、
   前記本体部の一組の端面に形成され、前記コイル状導体の各端部に接続された一対の端子電極と、
   前記端子電極の表面を覆うめっき膜と、を備え、
   間隙を隔てて前記端部を囲う前記本体部の内壁面によって画成される領域において、前記端部の占める断面面積比が８０％以上であることを特徴とする積層型電子部品。
3. 絶縁材料によって形成された本体部と、
   前記本体部の内部に形成されたコイル状導体と、
   前記本体部の一組の端面に形成され、前記コイル状導体の各端部に接続された一対の端子電極と、
   前記端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎからなるめっき膜と、を備え、
   前記めっき膜は、厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有することを特徴とする積層型電子部品。
4. 絶縁材料によって形成された本体部と、
   前記本体部の内部に形成されたコイル状導体と、
   前記本体部の一組の端面に形成され、前記コイル状導体の各端部に接続された一対の端子電極と、
   前記端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎからなるめっき膜と、を備え、
   前記コイル状導体の前記端部は、前記端面の幅方向の略中央に位置し、
   前記端部の前記幅方向の長さは、前記端面の前記幅方向の長さの１／２以下であり、
   間隙を隔てて前記端部を囲う前記本体部の内壁面によって画成される領域において、前記端部の占める断面面積比が８０％以上であり、
   前記めっき膜は、厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有することを特徴とする積層型電子部品。
5. 前記Ｃｕ層の厚みが８．０μｍ以下、前記Ｎｉ層の厚みが４．０μｍ以下、前記Ｓｎ層の厚みが８．０μｍ以下であることを特徴とする請求項３または４記載の積層型電子部品。
6. 絶縁材料によって形成された本体部と、
   前記本体部の内部に形成されたコイル状導体と、
   前記本体部の一組の端面に形成され、前記コイル状導体の各端部に接続された一対の端子電極と、
   前記端子電極の表面を覆う、ＮｉおよびＳｎからなるめっき膜と、を備え、
   前記めっき膜は、厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有することを特徴とする積層型電子部品。
7. 絶縁材料によって形成された本体部と、
   前記本体部の内部に形成されたコイル状導体と、
   前記本体部の一組の端面に形成され、前記コイル状導体の各端部に接続された一対の端子電極と、
   前記端子電極の表面を覆う、ＮｉおよびＳｎからなるめっき膜と、を備え、
   前記コイル状導体の前記端部は、前記端面の幅方向の略中央に位置し、
   前記端部の前記幅方向の長さは、前記端面の前記幅方向の長さの１／２以下であり、
   間隙を隔てて前記端部を囲う前記本体部の内壁面によって画成される領域において、前記端部の占める断面面積比が８０％以上であり、
   前記めっき膜は、厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを有することを特徴とする積層型電子部品。
8. 前記Ｎｉ層の厚みが７．０μｍ以下、前記Ｓｎ層の厚みが８．０μｍ以下であることを特徴とする請求項６または７記載の積層型電子部品。
9. 前記端部の前記幅方向の長さは、前記コイル状導体の他の部位における前記幅方向の長さよりも大きいことを特徴とする請求項１〜８のいずれか一項記載の積層型電子部品。
10. 絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、
    前記積層体を焼成して、前記導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、
    前記本体部の一組の端面に、前記コイル状導体の各端部に接続される一対の端子電極を形成する工程と、
    前記端子電極の表面を覆うめっき膜を形成するめっき工程と、を含み、
    前記積層工程において、
    前記コイル状導体の前記端部の各々を、前記端面の幅方向の略中央に位置させると共に、前記端部の幅方向の長さを前記端面の前記幅方向の長さの１／２以下とすることを特徴とする積層型電子部品の製造方法。
11. 絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、
    前記積層体を焼成して、前記導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、
    前記本体部の一組の端面に、前記コイル状導体の各端部に接続される一対の端子電極を形成する工程と、
    前記端子電極の表面を覆うめっき膜を形成するめっき工程と、を含み、
    前記積層工程において、
    前記導電層の金属含有量を、間隙を隔てて前記端部を囲う前記本体部の内壁面によって画成される領域において前記端部の占める断面面積比が８０％以上となるようにすることを特徴とする積層型電子部品の製造方法。
12. 絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、
    前記積層体を焼成して、前記導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、
    前記本体部の一組の端面に、前記コイル状導体の各端部に接続される一対の端子電極を形成する工程と、
    前記端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎからなるめっき膜を形成するめっき工程と、を含み、
    前記めっき工程において、
    厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成することを特徴とする積層型電子部品の製造方法。
13. 絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、
    前記積層体を焼成して、前記導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、
    前記本体部の一組の端面に、前記コイル状導体の各端部に接続される一対の端子電極を形成する工程と、
    前記端子電極の表面を覆う、Ｃｕ、ＮｉおよびＳｎからなるめっき膜を形成するめっき工程と、を含み、
    前記積層工程において、
    前記導電層の金属含有量を、間隙を隔てて前記端部を囲う前記本体部の内壁面によって画成される領域において前記端部の占める断面面積比が８０％以上となるようにし、
    前記コイル状導体の前記端部の各々を、前記端面の幅方向の略中央に位置させると共に、前記端部の幅方向の長さを前記端面の前記幅方向の長さの１／２以下とし、
    前記めっき工程において、
    厚み２．２μｍ以上のＣｕ層と、厚み１．５μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成することを特徴とする積層型電子部品の製造方法。
14. 前記めっき工程において、前記Ｃｕ層の厚みを８．０μｍ以下、前記Ｎｉ層の厚みを４．０μｍ以下、前記Ｓｎ層の厚みを８．０μｍ以下とすることを特徴とする請求項１２または１３記載の積層型電子部品の製造方法。
15. 絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、
    前記積層体を焼成して、前記導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、
    前記本体部の一組の端面に、前記コイル状導体の各端部に接続される一対の端子電極を形成する工程と、
    前記端子電極の表面を覆う、ＮｉおよびＳｎからなるめっき膜を形成するめっき工程と、を含み、
    前記めっき工程において、
    厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成することを特徴とする積層型電子部品の製造方法。
16. 絶縁層と導電層とを積層して未焼成の積層体を形成する積層工程と、
    前記積層体を焼成して、前記導電層により構成されるコイル状導体を内部に有する本体部を得る工程と、
    前記本体部の一組の端面に、前記コイル状導体の各端部に接続される一対の端子電極を形成する工程と、
    前記端子電極の表面を覆う、ＮｉおよびＳｎからなるめっき膜を形成するめっき工程と、を含み、
    前記積層工程において、
    前記導電層の金属含有量を、間隙を隔てて前記端部を囲う前記本体部の内壁面によって画成される領域において前記端部の占める断面面積比が８０％以上となるようにし、
    前記コイル状導体の前記端部の各々を、前記端面の幅方向の略中央に位置させると共に、前記端部の幅方向の長さを前記端面の前記幅方向の長さの１／２以下とし、
    前記めっき工程において、
    厚み３．２μｍ以上のＮｉ層と、厚み３．０μｍ以上のＳｎ層とを形成することを特徴とする積層型電子部品の製造方法。
17. 前記めっき工程において、前記Ｎｉ層の厚みを７．０μｍ以下、前記Ｓｎ層の厚みを８．０μｍ以下とすることを特徴とする請求項１５または１６記載の積層型電子部品の製造方法。
18. 前記導電層の金属含有量を、８６．０〜９３．０重量％とすることを特徴とする請求項１１，１３，１６のいずれか一項記載の積層型電子部品の製造方法。
19. 前記端部の前記幅方向の長さを、前記コイル状導体の他の部位における前記幅方向の長さよりも大きくすることを特徴とする請求項１０〜１８のいずれか一項記載の積層型電子部品の製造方法。

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