JP2005184458A - 映像信号処理装置 - Google Patents

Abstract

【課題】 ＯＳＤを利用してハイライト表示を行う場合に、ハイライト表示をスムーズに行う映像信号処理装置を提供する。
【解決手段】 ＯＳＤデータ表示の領域（ＯＳＤ＝０の領域）を設定することにより、この領域を高輝度部分でハイライト表示を行う。また、ハイライト表示されない領域（ＯＳＤ＝２の領域）を設定し、ＯＤＳデータと自然がデータを半透明表示を行うことによりハイライト表示されない領域を設定することができる。
【選択図】 図５

Description

本発明は映像信号処理装置に関し、特に可視画像表示上の高輝度強調表示に関する。

下記、特許文献１の従来の技術で示されるような信号処理装置が知られている。その装置について図８を用いて説明する。

図８は、従来の撮像装置の概略構成ブロック図を示す。撮像素子１０１０は光学像を画像信号に変換し、Ａ／Ｄ変換器１０１２は、撮像素子１０１０のアナログ出力をデジタル信号に変換する。撮像信号処理回路１０１４は、Ａ／Ｄ変換器１０１２の出力データに色キャリア除去、アパーチャ補正及びガンマ処理等を施して輝度信号を作り、同時に色補間、マトリクス変換、ガンマ処理及びゲイン調整等を施して色差信号を作り、ＹＵＶ形式の映像データを形成する。

メモリインターフェース１０１６はメモリ１０１８に対する書き込み回路１０１６ａ及び読み出し回路１０１６ｂを具備し、撮像信号処理回路１０１４からの映像データをメモリ１０１８に書き込み、メモリ１０１８に記憶される映像データを読み出して表示系信号処理回路１０２０に出力する。

表示系信号処理回路１０２０は、ＹＵＶ形式の映像データを輝度成分Ｙと変調色差成分、いわゆる変調クロマ成分Ｃ信号に分離し、それぞれＤ／Ａ変換器１０２２Ｙ，１１２２Ｃに印加する。Ｄ／Ａ変換器１０２２Ｙは表示系信号処理回路１０２０からの輝度データをアナログ信号に変換し、ローパスフィルタ（ＬＰＦ）１０２４ＹはＤ／Ａ変換器１０２２Ｙの出力から高周波ノイズ成分を除去し、ＬＰＦ１０２４Ｙの出力は、混合回路１０２６及びＬＣＤ制御回路１０２８に印加される。また、Ｄ／Ａ変換器１０２２Ｃは表示系信号処理回路１０２０からの変調クロマデータをアナログ信号に変換し、バンドパスフィルタ（ＢＰＦ）１０２４ＣがＤ／Ａ変換器１０２２Ｃの出力から変調クロマ成分の周波数成分のみを抽出し、ＢＰＦ１０２４Ｃの出力は、混合回路１０２６及びＬＣＤ制御回路１０２８に印加される。

混合回路１０２６は、ＬＰＦ１０２４Ｙからの輝度信号とＢＰＦ１０２４Ｃからの変調クロマ信号を加算してコンポジットビデオ信号を生成する。ビデオアンプ１０３０は混合回路１０２６から出力されるコンポジットビデオ信号を増幅して、ＴＶモニタ１０３２に印加する。ＴＶモニタ１０３２の画面上に、撮像素子１０１０による撮影画像が表示される。

ＬＣＤ制御回路１０２８は、水晶振動子１０３４からのサブキャリア周波数に従いＬＰＦ１０２４Ｙからの輝度信号Ｙ及びＢＰＦ１０２４Ｃからの変調クロマ信号ＣをＲＧＢ信号に変換し、駆動パルスと共に液晶表示パネル１０３６に印加する。液晶表示パネル１０３６はその画面上に、撮像素子１０１０による撮影画像を表示する。
特開２００１−０２５０３０号公報

従来から液晶表示のダイナミックレンジは、高輝度から低輝度までを表現するのに十分でなく、特に表示画像の高輝度部分や暗い低輝度部分の階調表現が悪く、高輝度や暗部のつぶれ具合を表示画像で目視確認して、マニュアルで露出を合わせこんだり、露出補正する場合に困難であった。そこで撮影後のレビュー再生時に、高輝度部のハイライト表示を行い、液晶画面上で、高輝度部分を明示するような方法が取られていた。

従来、ＯＳＤを用いてハイライト表示を行う場合には、自然画ＶＲＡＭの１画素毎の輝度レベルを観測し、その観測結果からハイライト表示のためのＯＳＤデータを生成し、メモリ２４に書き込んでいたため、自然画ＶＲＡＭデータが変わるたびに、ＯＳＤデータを作り直す必要があり、ハイライト表示に時間がかかった。

そのため、ＥＶＦ（電子ビューファインダー）時には、撮像素子で読み出した画像表示のレートが早いため、ハイライト表示のためのＯＳＤデータの書き換えが間に合わず、ハイライト表示を行うことが出来なかった。

又、ＥＶＦでの電子ズーム時にも、ズーム倍率の変化に追従出来ず、ハイライト表示は出来なかった。

再生ズーム時には、再生ズーム画像に追従してハイライト表示できず、ズームが確定してから、暫くするまで、ハイライト表示することが出来なかった。

本発明は、上述の問題点に着目して成されたものであって、ＯＳＤを利用してハイライト表示を行う場合に、ハイライト表示をスムーズに行う映像信号処理装置を提供することを目的とするものである。

上記課題を解決するために、本発明に係る映像信号処理装置は、入力画像データをリサイズするリサイズ手段と、当該リサイズ手段から出力される画像データとＯＳＤデータを記憶する第１の記憶手段と、当該第１の記憶手段から読み出される画像データとＯＳＤデータを一時的に記憶する記憶手段であって書き込みと読み出しを非同期に実行自在で画像データの輝度信号成分データと色信号成分データとＯＳＤデータを分けて読み出す第２の記憶手段と、当該第２の記憶手段から読み出される輝度信号成分データを所定レベルと大小比較する第１の比較手段と、当該第２の記憶手段から読み出されるＯＳＤデータを所定値と一致比較する第２の比較手段と、当該第１の比較手段の出力結果と当該第２の比較手段の出力結果の論理積出力で当該第２の記憶手段からのＯＳＤデータと所定値を切り替えるセレクター手段と、当該セレクター手段の出力をＯＳＤデータの輝度信号成分データと色信号成分データに変換する変換手段と、当該第２の記憶手段からの画像データの輝度信号成分データと色信号成分データと当該変換手段からのＯＳＤデータの輝度信号成分データと色信号成分データをスーパーインポーズするためスーパーインポーズ手段を具備し、画像データの輝度信号レベルに応じて、ＯＳＤデータをハイライト表示のパレット色を有するＯＳＤデータ値に切り替えることによって、画像データの高輝度部分を強調表示する。

上記の構成を、改めて以下（１）〜（６）に整理して示す。

（１）入力画像データをリサイズするリサイズ手段と、当該リサイズ手段から出力される画像データとＯＳＤデータを記憶する第１の記憶手段と、当該第１の記憶手段から読み出される画像データとＯＳＤデータを一時的に記憶する記憶手段であって書き込みと読み出しを非同期に実行自在で画像データの輝度信号成分データと色信号成分データとＯＳＤデータを分けて読み出す第２の記憶手段と、当該第２の記憶手段から読み出される輝度信号成分データを所定レベルと大小比較する第１の比較手段と、当該第２の記憶手段から読み出されるＯＳＤデータを所定値と一致比較する第２の比較手段と、当該第１の比較手段の出力結果と当該第２の比較手段の出力結果の論理積出力で当該第２の記憶手段からのＯＳＤデータと所定値を切り替えるセレクター手段と、当該セレクター手段の出力をＯＳＤデータの輝度信号成分データと色信号成分データに変換する変換手段と、当該第２の記憶手段からの画像データの輝度信号成分データと色信号成分データと当該変換手段からのＯＳＤデータの輝度信号成分データと色信号成分データをスーパーインポーズするためスーパーインポーズ手段を具備することを特徴とする映像信号処理装置。

（２）時間間隔を設定により任意に変更でき所定の設定の時間間隔で０、１の出力を切り替えるカウンターと、当該カウンター出力を当該セレクター手段の切り替え条件との論理積で当該セレクターを切り替えることを特徴とする上記（１）に記載の映像信号処理装置。

（３）当該第１の比較手段の出力の論理を反転と非反転とに切り替える切り替え手段を具備することを特徴とする上記（１）又は（２）に記載の映像信号処理装置。

（４）被写体像を電気信号に変換し蓄積するための撮像手段と、当該撮像手段の出力をデジタル信号に変換するＡ／Ｄ変換手段と、当該Ａ／Ｄ変換手段の出力を輝度信号と式差信号へ処理するための信号処理手段と、当該信号処理手段の出力を当該リサイズ手段へ入力することを特徴とする上記（１）乃至（３）いずれかに記載の映像信号処理装置。

（５）エンコードされた画像データを記録するための取り外し可能な媒体手段と、当該媒体手段からのエンコードされた画像データをデコードするためのデコード手段と、当該デコード手段の出力を当該当該リサイズ手段へ入力することを特徴とする上記（１）乃至（３）いずれかに記載の映像信号処理装置。

（６）当該デコード手段がＪＰＥＧ形式の圧縮画像データの伸長を行うことを特徴とする上記（５）に記載の映像信号処理装置。

本発明によれば、撮像素子で撮影した画像データの輝度信号レベルに応じて、ＯＳＤデータを書き換えることなくリアルタイムにハイライト表示を行うことが出来るようになる。従って、ＥＶＦ時の画像表示に於いてもハイライト表示が可能になる。

又、電子ズームの画像データの拡大縮小を行っても、ＤＲＡＭ上のＯＳＤの画素イメージデータを書き換えずに済むので、電子ズームの倍率に応じてリアルタイムなハイライト表示を行うことが可能になる。

又、内蔵するカウンターで、ハイライト表示を一定期間ＯＮ／ＯＦＦすることにより、データの書き換え等なしで、ハイライトのブリンク表示を行う事が可能になる。

又、前記画像データの輝度信号レベルを所定レジスタ設定値と比較した結果出力を、反転／非反転に切り替える回路により、画像データの暗部（低輝度レベル）についても、ローライト部分の強調表示が可能になる。

又、再生画像に於いても、画像のチェンジに即座に応じたハイライト表示を行うことが可能になる。更に、再生時のズーム等で再生画像の拡大縮小を行っても、ズーム倍率の変更に即座に追従したハイライト表示が可能になる。

以下に、本発明を実施するための最良の形態を、実施例に基づいて説明する。

以下、図面を参照して、本発明の実施例を詳細に説明する。

図１は、本発明の第１実施例の概略構成ブロック図を示す。１０は光学像を電気信号に変換する撮像素子、１２は撮像素子１０からのアナログ画像信号をデジタル信号に変換するＡ／Ｄ変換器、１４は、Ａ／Ｄ変換器１２の出力データに色キャリア除去、アパーチャ補正及びガンマ処理等を施して輝度信号を作り、同時に色補間、マトリクス変換、ガンマ処理及びゲイン調整等を施して色差信号を作り、ＹＵＶ形式の映像データを形成する撮像信号処理回路、１６は、水晶発振器１８（例えば、発振周波数３６ＭＨｚ）の出力に従い撮像素子１０、Ａ／Ｄ変換器１２及び撮像信号処理回路１４が必要とするクロック及びタイミング信号を生成し、撮像素子１０、Ａ／Ｄ変換器１２及び撮像信号処理回路１４に供給するタイミング発生回路（ＴＧ）である。

２０は撮像信号処理回路１４からの画像データを表示サイズにリサイズするリサイズ回路である。２２はメモリ（ＤＲＡＭ）２４に対する書き込み回路２２ａ及び読出し回路２２ｂを具備し、リサイズ回路２０からの映像データをメモリ２４に書き込み、メモリ２４に記憶される映像データを読み出すメモリインターフェースである。画像表示用のメモリ空間（いわゆるＶＲＡＭ）がメモリ２４上に割り当てられる。

ＶＲＡＭにおける画像データの格納形式には、Ｙ：Ｕ：Ｖ＝４：２：２とＹ：Ｕ：Ｖ＝４：１：１の２通りがある。輝度信号Ｙと色差信号Ｕ／Ｖがそれぞれ８ビットデータであるとすると、Ｙ：Ｕ：Ｖ＝４：２：２場合、
上位バイトデータ＝Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，・・・
下位バイトデータ＝Ｕ０，Ｖ０，Ｕ２，Ｖ２，Ｕ４，Ｖ４，Ｕ６，Ｖ６，・・・
というように、ＶＲＡＭにデータが格納される。
これに対し、Ｙ：Ｕ：Ｖ＝４：１：１の場合には、
上位バイトデータ：Ｙ０，Ｙ１，Ｙ３，Ｙ４，Ｙ５，Ｙ７，・・・
下位バイトデータ：Ｕ０，Ｖ０，Ｙ２，Ｕ４，Ｖ４，Ｙ６，・・・
というように、ＶＲＡＭにデータが格納される。

Ｙ：Ｕ：Ｖ＝４：１：１のデータ量はＹ：Ｕ：Ｖ＝４：２：２のデータ量の３／４になる。ＴＶモニタ及び液晶表示パネルの画像表示の帯域ならば、Ｙ：Ｕ：Ｖ＝４：１：１で十分な情報量である。従って、メモリ容量及びデータ転送効率の観点で最適なＶＲＡＭは、Ｙ：Ｕ：Ｖ＝４：１：１の格納形式に対応できればよいことになる。従って本実施例では、ＶＲＡＭのデータ格納形式を、Ｙ：Ｕ：Ｖ＝４：１：１の格納形式で扱う。

例えば撮像素子１０が２００万画素相当の場合、撮像信号処理回路１４の１画面当たりの出力データ量は、水平１６００画素、垂直１２００画素に相当するものになる。リサイズ回路２０は、前述の撮像信号処理回路１４の出力データを表示に適したＶＲＡＭサイズにリサイズして、メモリ２４のＶＲＡＭに格納する。

例えば、後述するように１３．５ＭＨｚクロックでの表示処理では、ＮＴＳＣのＴＶ表示領域は水平（Ｈ）：７２０画素で、垂直（Ｖ）：４８０ラインになる。この画面サイズでＶＲＡＭを構成するためには、リサイズ回路２０によるリサイズ率を水平７２０／１６００＝９／２０、垂直４８０／１２００＝２／５に設定してＶＲＡＭデータを生成する。

また、これとは異なる表示サイズで、例えばＰＡＬ方式のＴＶ表示（水平：７２０画素、垂直：５７５ライン）では、それに合わせてリサイズ回路２０のリサイズ率の設定を変更し、水平７２０／１６００、垂直５７５／１２００に設定してＶＲＡＭデータを出力する。

撮像素子によっては、ＥＶＦ（電子ビューファインダー）表示時に、垂直方向のラインを２ライン加算したり、２ラインごとのペアで次の２ラインを読み飛ばしたりして、垂直方向の読出しライン数を６００ラインに減らして、フレームレートの向上を図る。ＥＶＦ時に、垂直方向の２画素加算もしくは２画素捨てを行なうことで、撮像素子の読出しのフレームレートを上げ、ＴＶや液晶へのＥＶＦの表示を行う。この場合、撮像素子からの読出しデータが水平１６００画素、垂直６００ラインになり、これを水平７２０画素、垂直２４０ラインのＴＶフィールド画のＶＲＡＭ構成にして、ＴＶや液晶などへのＥＶＦ表示を行っている。この場合のリサイズ率は水平７２０／１６００＝９／２０、垂直２４０／６００＝２／５になり、先に述べたリサイズ率と同じになる。

２６は、メモリインターフェース２２から出力される映像データを異なるデータレートに変換するための緩衝用のＦＩＦＯ（ファーストイン・ファーストアウト）である。詳細は後述するが、ＦＩＦＯ２６は、メモリインターフェース２２からの１８ＭＨｚのデータ列をＮＴＳＣ方式やＰＡＬ方式のＴＶモニターなどの表示に適した１３．５ＭＨｚのデータ列に変換する。

（ＦＩＦＯ２６の説明）
図２を用いてＦＩＦＯ２６の内部構成を説明する。入力端子８０には、メモリインターフェース２２からライトデータの有効を示すＶＡＬＩＤフラグが入力し、入力端子８２には、メモリインターフェース２２からライトデータＤＡＴＡが入力し、入力端子８４には、書き込みクロックＷＲ＿ＣＫが入力し、入力端子８６にはＦＩＦＯ２６からの読出しタイミングを規定するリードフラグが入力し、入力端子８８には読出しクロックＲＤ＿ＣＫが入力する。

ＶＡＬＩＤフラグが‘１’のとき、入力端子８２に映像データが入力し、ＶＡＬＩＤフラグが‘０’のとき、入力端子８２には映像データが入力しない。本実施例では、書き込みクロックＷＲ＿ＣＫは、ＴＧ１６から出力される３６ＭＨｚを２分周した１８ＭＨｚのクロックである。書き込みＷＲ＿ＣＫのレートとＶＡＬＩＤフラグのレートは、必ずしも一致していない。ＦＩＦＯ２６へのデータ書込みのレートは、撮像素子１０から映像データを読み出すレートにほぼ一致しており、書き込みＷＲ＿ＣＫのレートは、ＦＩＦＯ２６へのデータ書込みのレートとは無関係である。

ラッチ回路９０は、ＶＡＬＩＤフラグが‘１’のときに、入力端子８２のデータを取り込む。書き込みアドレス発生回路９２は、ＶＩＬＩＤフラグが‘１’のときに書き込みクロックＷＲ＿ＣＫに従ってインクリメントされる書き込みアドレスを発生する。読出しアドレス発生回路９４は、読出しフラグが‘１’のときに読出しクロックＲＤ＿ＣＫに従ってインクリメントされる読出しクロックを発生する。

９６は、データ書込み用のポートとデータ読出し用のポートを具備するＳＲＡＭであり、データ書込みポートＷＲ＿ＤＴに入力データラッチ回路９０の出力データが入力し、書き込みクロックポートＷＲ＿ＣＫに入力端子８４からの書き込みクロックＷＲ＿ＣＫが入力し、書き込みアドレスポートＷＲ＿ＡＤＲに書き込みアドレス発生回路９２の出力が入力し、読出しクロックポートＲＤ＿ＣＫに入力端子８８からの読出しクロックＲＤ＿ＣＫが入力し、読出しアドレスポートＲＤ＿ＡＤＲに読出しアドレス発生回路９４の出力が入力する。ＳＲＡＭ９６は、書き込みクロックＷＲ＿ＣＫに従い、書き込みアドレス発生回路９２の発生する書き込みアドレスが示すアドレスに入力データラッチ回路９０からのデータを書き込む。

ＳＲＡＭ９６はまた、入力端子８６の読出しフラグが‘１’のときに、読出しクロックＲＤ＿ＣＫに従い、読出しアドレス発生回路９４からの読出しアドレスの示すアドレスからデータを読み出して読出しデータ出力ポートＲＤ＿ＤＴから出力するが、入力端子８６の読出しフラグが‘０’のときにはデータを読み出さない。読出しフラグは、ＦＩＦＯの読出しクロック１３．５ＭＨｚに等しいレートで変化する。読出しクロックＲＤ＿ＣＫは、その１１．０４ＭＨｚのｎ倍であり、ｎは２又は４になる。従って、書き込みクロックＷＲ＿ＣＫと読出しクロックＲＤ＿ＣＫは完全に非同期である。

輝度信号ラッチ回路９８は、読出しクロックＲＤ＿ＣＫに従い、ＳＲＡＭ９６の出力データの内の輝度データを取り込み、色差信号ラッチ回路１００は、読出しクロックＲＤ＿ＣＫに従い、ＳＲＡＭ９６の出力データの内の色差データを取り込む。輝度信号ラッチ回路９８と色差信号ラッチ回路１００は、これらの出力がＹ：Ｕ：Ｖ＝４：２：２になるような構成になっている。メモリ２４上のＶＲＡＭがＹ：Ｕ：Ｖ＝４：２：２のデータ形式で構成されている場合、ＳＲＡＭ９６の出力の上位バイトが輝度データで、下位バイトが色差（ＵＶ）データになるので、出力データのビット分配で輝度データと色差（ＵＶ）データを簡単に分離でき、Ｙ：Ｕ：Ｖ＝４：２：２のデータ形式になる。メモリ２４上のＶＲＡＭがＹ：Ｕ：Ｖ＝４：１：１のデータ形式で構成されている場合、ＳＲＡＭ９６の出力を読出しアドレス毎に区別してＹ：Ｕ：Ｖ＝４：１：１データ形式をＹ：Ｕ：Ｖ＝４：２：２のデータ形式へ変換するように輝度信号ラッチ回路９８及び色差信号ラッチ回路１００を構成する。つまり、輝度信号ラッチ回路９８は、読出しアドレスに従い、ＳＲＡＭ９６の出力データの上位と下位に存在する輝度データを取り込み、色差信号ラッチ回路１００は、読出しアドレスに従い、ＳＲＡＭ９６の出力データの下位バイトだけに存在する色差データを取り込む。これによりＦＩＦＯ２６の出力は、ＶＲＡＭの構成によらず常にＹ：Ｕ：Ｖ＝４：２：２の形式にできる。このＦＩＦＯ２６の構成により、撮像素子で受光した画像データのＴＧ１６の出力クロックを２分周した１８ＭＨｚの書き込みデータレートを、ＦＩＦＯの読出しクロック１３．５ＭＨｚのレートに変換する。

図１上のＦＩＦＯ２６内部には、自然画用のＦＩＦＯ２６ａとＯＳＤ用のＦＩＦＯ２６ｂの２種類のＦＩＦＯを備え、両ＦＩＦＯは、１画素当りのデータサイズの違いによりＳＲＡＭ９６の容量は異なるが、１画面当りのＦＩＦＯ画素量は同程度備えている。両ＦＩＦＯの機能及び動作はほとんど同じである。

図１上で、２８及び３０はタイミング調整用のディレイ回路であり、フリップフロップ（ＦＦ）などで構成し、１３．５ＭＨｚのクロックの単位でデータのディレイを行う。ここでは、後述するハイライト表示回路３２とＹ−ＵＶ変換回路３４の回路ディレイに合わせて、ＦＩＦＯ２６からの輝度信号Ｙと色差順次信号ＵＶを遅延させる。

同図上の３２は、オン・スクリーン・ディスプレイ（以下ＯＳＤ）表示の機能を利用して、撮像素子からの自然画データの高輝度部及び低輝度部をハイライト表示する回路である。このハイライト表示回路３２の内部構成については、図４を用いて詳細に説明する。

（ハイライト表示回路の説明）
図１上のハイライト表示回路３２の内部構成図を図４に示す。図４を用いてＯＳＤ表示の機能を利用して、撮像素子からの自然画データの高輝度部及び低輝度部をハイライト表示する回路について説明する。

同図上の２００は図１上のＦＩＦＯ２６からの自然画の輝度信号の入力であり、８ビットのデータ幅である。２０２は同ＦＩＦＯ２６からのＯＳＤ信号の入力であり、４ビットのデータ幅である。図４上の２０４は、８ビットのＦＦで構成させるレジスタで、高輝度レベルのスレッシュホールド値を設定する。図４上の２０６はコンパレータで、前述の入力２００のレベルとレジスタ２０４の値を比較して、入力２００が大きい時には‘１’を、小さい時には‘０’を１ビットのフラグ信号を出力する。図４上の２０８は、１ビットのＦＦで構成されるレジスタで、コンパレータ２０６のフラグ信号出力をＥＸＣＬＳＩＶＥ−ＯＲ２１０に通して、このレジスタ２０８が０の時にコンパレータ２０６のフラグ信号が非反転で自然画の高輝度ハイライト表示をして、レジスタ２０８が１の時にコンパレータ２０６のフラグ信号が反転し自然画の低輝度部ハイライト表示に切り替わる。

図４上の２１２は、４ビットのＦＦで構成されるレジスタで、ハイライト表示を行うためのベースのＯＳＤ値を設定する。同図上の２１４は、入力２０２からのＯＳＤデータとレジスタ２１２の値を比較して、一致したときに‘１’を出力する一致比較のコンパレータである。同図上の２１６は、高輝度レベル検出回路系の結果フラグを出力するＥＸＣＬＳＩＶＥ−ＯＲ２１０の出力と、ベースＯＳＤを判別する回路系の結果フラグを出力するデコーダ２１４の出力を論理積するＡＮＤ回路であり、このＡＮＤ２１６の出力が‘１’の時の対応画素がハイライト表示対象の画素になる。

同図上の２１８は、ＴＶ垂直同期信号の２周期（２Ｖ）で１カウントするブリンクカウンターである。

ＮＴＳＣ方式の時には、
１Ｖの時間＝１／ｆｖ；ｆｖ＝（２／５２５）×（４５０００００／２８６）＝５９．９４Ｈｚ
１Ｖ≒１６．６８３ｍＳｅｃ；２Ｖ≒３３．３６６ｍＳｅｃ
となり、３３．３６ｍＳｅｃで１カウントしていくカウンターになる。

ＰＡＬ方式の時には、
１Ｖの時間＝１／ｆｖ；ｆｖ＝５０Ｈｚ
１Ｖ＝２０ｍＳｅｃ；２Ｖ＝４０ｍＳｅｃ
となり、４０ｍＳｅｃで１カウントしていくカウンターになる。

ブリンクカウンター２１８では、ブリンクの周期を設定するためのレジスタを備え、そのレジスタの設定値がブリンクカウンターのカウンター周期になり、そのカウンターの１周期ごとに‘１’と‘０’に切り替えてフラグ信号を出力する。ブリンクカウンター２１８のフラグ信号出力は、２２２のＯＲ回路に入力される。またＯＲ回路２２２のもう一方の反転入力には、１ビットのＦＦで構成されるＢＬＩＮＫ＿ＯＮレジスタ２２０の出力が入力される。ＢＬＩＮＫ＿ＯＮレジスタ２２０＝‘０’のときは、ブリンクカウント２１８のフラグ信号出力に関係なくＯＲ回路２２２の出力は常に‘１’になるので、ブリンクは行われない。逆にＢＬＩＮＫ＿ＯＮレジスタ２２０＝‘１’のときは、ブリンクカウント２１８のフラグ信号出力の状態が、ＯＲ回路２２２に出力され、ブリンクが行われる。

図４上の２２４は、ＡＮＤ回路であり、ＡＮＤ回路２１６とＯＲ回路２２２からの信号の論理積を出力する。このＡＮＤ回路２２４の出力で、セレクター２２８を切り替える。セレクター２２８は、ＯＳＤの入力２０２とＨＩＰ＿ＰＬＴのレジスタ２２６のデータを切り替えるセレクタ−で、‘０’のときＯＳＤの入力２０２からのデータを出力し、‘１’のときＨＩＰ＿ＰＬＴのレジスタ２２６のデータを出力する。このＨＩＰ＿ＰＬＴのレジスタ２２６のデータが、高輝度時もしくは低輝度時のパレット色を設定してあるＯＳＤのデータになる。同図上のパレット変換回路３４は、図１上のパレット変換回路３４を示しており、先に説明したようにＯＳＤデータをパレットデータに変換する回路である。このパレット変換回路３４で、変換されたパレットデータが２３０から出力される。

つまり、ここで意味するハイライト表示というのは、対象画素の輝度レベルがある値以上か以下かを検出し、その検出結果を元にその画素を高輝度表示のＯＳＤに置き換え、ＯＳＤの置き換えをするか否かで点滅などの表示をする機能である。

図１に於いて３４のパレット変換は、文字やアイコン等のＯＳＤデータをＹ８ビット、ＵＶ８ビットのＹＵＶ４２２のパレットデータに変換する回路である。

しかしながらＯＳＤの表現色を、撮像素子からの自然画データと同様にＹ−ＵＶ各８ＢＩＴの６５５３６色で行うと、１画素あたりのデータ量が増え過ぎて、ＯＳＤ用のメモリ容量が膨大になるだけでなく、表示のためのＤＲＡＭデータの読出しデータ量（ＤＲＡＭのバンド幅）を大幅に失うことになる。そこでＯＳＤデータの表現色を抑え、かつＴＶや液晶上に有効なＯＳＤ表示を行う必要がある。どのくらいに抑えるかは、自然画のデータ量ほどを必要としないので、ここでは例えば、同時発色１６色（４ビット）で、表現できる色を６５５３６色（１６ビット）の回路を構成した場合について説明する。

同時発色が１６色とは、メモリ２４上に構成されるＯＳＤデータが１画素あたり４ビットになる事を意味する。ＶＲＡＭサイズを（例えばＮＴＳＣ方式のＴＶ表示）水平７２０画素×垂直４８０ラインとするとデータ量は、７２０×４８０×４ｂｉｔ＝１７２８００ｂｙｔで撮像素子からの自然画データ量の約１／４になる。

そして表現できる色を６５５３６色（１６ビット）にする場合の具体的手段としては、１６ビット幅のパレットレジスタを１６個備え、ＯＳＤデータの示す値により前記１６個のパレットレジスタから１つを選択する回路構成にする。つまり１画面上の同時発色数はＯＳＤデータのビット幅によって決まり、パレットの表現色数はパレットレジスタのビット幅によって決まる。この構成でパレットの表現色数は維持したまま、同時発色数を制限する事でＯＳＤ領域のデータ容量を削減している。

ここでのパレットの表現色は

で構成している。

このＴ＿ＳＷのビットは、半透明表示するか、非透明表示にするかの切り替えフラグになる。ＯＳＤの輝度信号の階調は７ビットで、色差信号ＵＶはそれぞれ４ビットで構成している。この表現色で、かなり実用的なＯＳＤを行える。

図１において３６は、撮像素子からの自然画データと文字やキャラクタ等のＯＳＤデータをスーパーインポーズする回路である。回路構成としては、前記のパレットの表現色の１つ（例えばＦＦ００ｈ）に透明色を割り当てて、透明色部は自然画をそのまま出力する回路構成をとる。これにより、ＯＳＤ画と自然画を画素毎に切り替えて表示することが可能になる。更に、スーパーインポーズ回路３６の出力段にスーパーインポーズをするか否かのセレクターを設け、自然画のみを出力する方にセレクターを切り替えることにより、ＯＳＤデータ無しでもスーパーインポーズせずに自然画だけを表示できるようにする。このスーパーインポーズ回路３６の内部構成については、図３を用いて詳細に説明する。

（スーパーインポーズ回路３６の説明）
図３にスーパーインポーズ回路３６の内部構成図を示す。同図において、１１０は自然画の輝度データ（８ビット）の入力であり、１１２はスーパーインポーズのオン／オフ制御信号（Ｙ＿ＳＰ＿ＯＮ）である。オン／オフ制御信号は前述したパレット変換回路で、透明色の時にＹ＿ＳＰ＿ＯＮ＝０になり、透明色以外でにＹ＿ＳＰ＿ＯＮ＝１になりスーパーインポーズを行う。また、スーパーインポーズを強制的にオフする場合もＹ＿ＳＰ＿ＯＮ＝０の設定にすれば良い。

同図において、１１４は自然画の色差データ（８ビット）の入力であり、１１６はスーパーインポーズのオン／オフ制御信号（ＵＶ＿ＳＰ＿ＯＮ）である。輝度信号と同様に、オン／オフ制御信号は前述したパレット変換回路で、透明色の時にＵＶ＿ＳＰ＿ＯＮ＝０になり、透明色以外でＵＶ＿ＳＰ＿ＯＮ＝１になりスーパーインポーズを行う。また、スーパーインポーズを強制的にオフする場合もＵＶ＿ＳＰ＿ＯＮ＝０の設定にすれば良い。

同図において、１１８はＯＳＤの輝度データ（７ビット）の入力であり、この入力直後に１ビット左シフトする事で自然画の輝度データ（８ビット）の上位から７ビットのデータにレベルを合わせている。１２０はＯＳＤの色差データ（４ビット）であり、入力直後に４ビット左シフトする事で自然画の色差データ（８ビット）の上位から４ビットのデータにレベルを合わせている。

１２２は前述したＴ＿ＳＷのビットで切り替わるスイッチで、Ｔ＿ＳＷ＝０の時半透明表示になり、Ｔ＿ＳＷ＝１の時非透明表示になる。この半透明表示では、自然画の輝度データを２ビット右シフトして１／４のレベルにして加算器１２４へ入力しＯＳＤの輝度データと加算する。非透明表示では、自然画の輝度データは加算器１２４へは入力せず、ＯＳＤの輝度データのみを加算器１２４を通して出力する。１２６は、加算器１２４で９ビットになったデータ幅を８ビットデータにリミットする為のリミッターである。１２８は前述したＹ＿ＳＰ＿ＯＮ信号で切り替わるスイッチである。そしてスイッチ１２８からの輝度信号を１４０で出力する。

１３２も１２２同様は前述したＴ＿ＳＷのビットで切り替わるスイッチで、Ｔ＿ＳＷ＝０の時半透明表示になり、Ｔ＿ＳＷ＝１の時非透明表示になる。この半透明表示では、自然画の色差データを２ビット右シフトして１／４のレベルにして加算器１３４へ入力しＯＳＤの色差データと加算する。非透明表示では、自然画の色差データは加算器１３４へは入力せず、ＯＳＤの色差データのみを加算器１３４を通して出力する。１３６は、加算器１３４で９ビットになったデータ幅を８ビットデータにリミットする為のリミッターである。１３８は前述したＵＶ＿ＳＰ＿ＯＮ信号で切り替わるスイッチである。そしてスイッチ１３８からの色差信号を１４２で出力する。

図１上の３８は色差順次信号を同時化する同時化回路であり、４２はＮＴＳＣ方式やＰＡＬ方式に対応したクロマエンコード処理をするエンコーダーである。

同図において４０は、同時化回路３８とエンコーダー４２の処理遅延に相当する遅延で輝度信号Ｙを遅らせるディレイ回路である。

同図４４は、輝度信号Ｙをデジタル信号からアナログ信号に変換するＤ／Ａ変換器であり、４６は、エンコードされたクロマ信号をデジタル信号からアナログ信号に変換するＤ／Ａ変換器である。

同図７０は、アナログ輝度信号出力端子で、同様に同図７２はアナログクロマ信号出力端子で、それぞれＡＳＩＣの出力に相当する。

同図５０は、Ｄ／Ａ変換後のアナログ輝度信号の高域ノイズを除去するためのローパスフィルタ（以下ＬＰＦ）、同図５２はＤ／Ａ変換後のアナログクロマ信号の高・低域のノイズを除去するためのバンドパスフィルタ（以下ＢＰＦ）である。

同図５４は、ＬＰＦ５０からのアナログ輝度信号とＢＰＦ５２からのアナログクロマ信号をミックスして、ＴＶに表示するためのビデオコンポジット信号を生成するミキサー回路。同図５６は、ビデオコンポジット信号をＴＶの規格通りの振幅と出力インピーダンスにして出力するビデオアンプ。同図５８は、ビデオアンプ５６からのコンポジットビデオ信号を可視画像にして画像を映し出すＴＶモニターである。

同図６０は、エンコードされたクロマ信号から色差信号をデコードするときに使用するサブキャリアの水晶振動子。同図６２は、輝度信号Ｙとクロマ信号Ｃから液晶で表示するための信号に変換したり、液晶表示のタイミングを生成する液晶コントローラ。同図６４は、輝度信号やクロマ信号を可視化する液晶パネル。

ＬＣＤコントローラ６２は、水晶振動子６０からのサブキャリア周波数に従いＬＰＦ５０からの輝度信号Ｙ及びＢＰＦ５２からの変調クロマ信号ＣをＲＧＢ信号に変換し、駆動パルスと共に液晶表示パネル６４に印加する。液晶表示パネル６４はその画面上に、撮像素子１０による撮影画像を表示する。

（動作説明１）
次に、撮影前のＥＶＦ（電子ビューファインダー）表示で、ハイライト表示を行う場合について説明する。

図１上の撮像素子１０は、受光したデータを水平（１６００＋α）画素×垂直（６００＋β）ラインで、毎フィールド連続して読み出すように動作している。Ａ／Ｄ変換器１２は、撮像素子１０からの連続したアナログデータをデジタルデータに変化して撮像信号処理回路１４へ入力している。この＋αは水平方向のフィルタ等で必要とする余分の画素分で、３２から６４画素程度であり、＋βは垂直方向のフィルタで必要とする余分のライン分で、３から６ライン程度である。

撮像信号処理回路１４では、前述した処理で輝度信号Ｙと色差信号ＵＶを生成し、水平１６００画素×垂直６００ラインでＹＵＶ４２２形式の映像データを形成してリサイズ回路２０へ入力する。リサイズ回路２０では、撮像信号処理回路１４からの水平１６００画素×垂直６００ラインでＹＵＶ４２２形式の映像データを、水平画素を９／２０にリサイズし、垂直ラインを２／５にリサイズし、水平７２０画素×垂直２４０ラインのＹＵＶ４１１形式のデータをメモリＩ／Ｆ２２へ出力する。メモリＩ／Ｆ２２は、メモリ２４上に水平７２０画素×垂直２４０ライン分のＶＲＡＭデータ領域を２枚分形成し、リサイズ回路２０からの撮影リサイズデータの最初のフィールド分を一方へ書込み、次のフィールドの撮影リサイズデータは残りの一方のＶＲＡＭ領域へ書き込み、ＶＲＡＭデータ領域の２枚は、撮影フィールド毎に交互に書き換えられていく。又メモリＩ／Ｆ２２では、ＶＲＡＭデータの書き込みと同時に、書き込んでいない方のＶＲＡＭデータを読出して、ＦＩＦＯ２６へ出力している。このときに書き込んでいるＶＲＡＭを読み出して表示すると、書き込んでいるデータの境界で、画像データに時間的ずれたデータを表示してしまうため、見苦しい画像を表示することになる。そのためにメモリ２４上には、２枚分のＶＲＡＭデータ領域を確保して、書き込みＶＲＡＭ（ａｃｔｉｖ ＶＲＡＭ）と読出しＶＲＡＭ（ｖｉｅｗ ＶＲＡＭ）を分けている。更に、メモリ２４上にはＯＳＤ表示用のデータを数画面分備えている。そのＯＳＤ表示用の領域には、現在時刻（年月日、時分秒）や撮影情報の表示を行うためのデータ（１画素あたり４ビットの同時発色１６色）が蓄えられている。

メモリＩ／Ｆ２２から読み出されたＹＵＶ４１１形式のＶＲＡＭデータとＯＳＤ表示用のデータは、ＦＩＦＯ２６へ書き込まれ、前述したＦＩＦＯ２６の動作により、１３．５ＭＨｚのデータレートで、輝度信号Ｙと色差信号ＵＶとＯＳＤデータが分離して出力される。この輝度信号Ｙはディレイ回路２８へ、色差信号ＵＶはディレイ回路３０へ、ＯＳＤデータはハイライト表示回路３２へ、それぞれ入力される。

ハイライト回路３２では、前述したように図４上のレジスタ２１２のＣＭＰ＿ＰＬＴにベースのＯＳＤデータを設定し、レジスタ２２６のＨＩＰ＿ＰＬＴに高輝度色に設定したパレットのデータ値を設定する。例えばレジスタ２２６のＨＩＰ＿ＰＬＴ＝３にした場合、ＯＳＤデータの３のパレット色では、輝度を７０Ｈに、ＵＶをともに００Ｈに設定する事で色の無い高輝度パレット色を発生させて、特にハイライト表示の目的に適ったパレット色に設定している。そして、ＡＮＤ回路２４４の出力フラグで、透明色のパレット色に設定したＯＳＤデータ０と高輝度色に設定したＯＳＤデータ３がセレクター２２８で切り替わり、その出力がパレット変換回路３４で、ハイライト用のパレット色に変換される。

図１上で、パレット変換回路３４の出力とディレイ回路２８の輝度信号Ｙ出力とディレイ回路３０の色差信号ＵＶ出力が、スーパーインポーズ回路３６で、その後前述した用に同時化回路３８、エンコーダー４２、Ｄ／Ａ４４、Ｄ／Ａ４６を通して、アナログの輝度信号と変調クロマ信号を出力し、ＬＣＤパネル６４で、その可視画像を表示する。

図５のハイライト表示のイメージ図を用いて、表示の様子について説明する。図５上の大枠の実践が液晶での画像表示エリアであり、その内側の破線領域がＯＳＤデータ＝０の領域を示し、レジスタ２１２のＣＭＰ＿ＰＬＴに０を設定する事で、このエリアの高輝度部分でハイライト表示を行う。（図中の矢印で示している場所）そして、図５上の右上の点線で囲まれたドットエリアは、ＯＳＤデータ＝２に設定してあり、ＯＳＤデータと自然画データが半透明表示されており、年月日や時分秒表示を行うためのエリアで、ハイライト表示されない領域になる。このように、ベースのＯＳＤデータを指定することでハイライト表示の領域を限定でき、撮影情報等はハイライト表示にならずに見やすいままの表示を保つことになる。そしてブリンクカウント２１８に１、２秒の設定をし、ＢＬＩＮＫ＿ＯＮレジスタ２２０＝‘１’を設定することで、このハイライト表示部分は、ハイライトの表示とオリジナルの自然画との点滅表示を切り替えて、ＥＶＦ画像の確認者に高輝度部分のメッセージを視覚的分かり易くすることが可能になる。

（動作説明２）
次に、電子ズームなどの拡大表示で、ハイライト表示を行う場合について説明する。

図６に、電子ズーム時のイメージ図を示す。同図上の３１２は、電子ズームをワイド側に設定した時の液晶ＴＶの映像をしめす。このワイド画像３１２では屋外の多数のビルを撮影している場合を示し、ビルで日の光を反射したあたりや雲の高輝度部分がハイライト表示になる。このワイド画像３１２を電子ズームでズーミングした映像を３１４に示す。

この電子ズームの動作については、図１上のリサイズ回路２０のリサイズ率を変えることにより実現する。例えば、ワイド画像３１２の撮像信号処理１４後のデータサイズが、水平１６００画素×垂直６００ラインであり、先述の通り水平９／２０にリサイズし、垂直ラインを２／５にリサイズすることで、水平７２０画素×垂直２４０ラインのＹＵＶ４１１形式のデータをリサイズ回路２０から出力する。以後前述の通りにＴＶ液晶に表示される。これに対し、電子ズーム時のズーム画像３１４では、ワイド画像３１２の中央部分を４倍のズーミングで拡大表示を行っており、このときの撮像信号処理回路１４の出力は、水平４００画素×垂直１５０ラインで、リサイズ回路２０のリサイズ率を、水平が９／５で垂直が８／５にして、水平７２０画素×垂直２４０ラインのＶＲＡＭを生成している。

そして、ＶＲＡＭの存在するメモリ２４から読み出されたデータはＦＩＦＯ２６に入力され、ＦＩＦＯ２６で１８ＭＨｚから１３．５ＭＨｚへレート変換と輝度信号Ｙと色差信号ＵＶに分離して出力される。ＦＩＦＯ２６から出力される輝度信号Ｙと色差信号ＵＶのデータは、ワイド画像３１２に対して拡大された画像が出力される。更に、メモリ２４上のＯＳＤデータもメモリＩＦ２２の読み出し回路２２ｂで読み出された後、ＦＩＦＯ２６でのレート変換後ハイライト表示回路３２へ出力される。このＯＳＤデータは、動作説明１で説明したデータと同じデータがＦＩＦＯ２６から読み出され、ハイライト表示回路へ入力されるので、図５で前述したのと同様にＯＳＤデータ＝０の領域がハイライト表示させる。図６の右上の年月日時分秒を表示しているＯＳＤデータ＝２の領域は、ハイライト表示が行われず、見やすい表示になる。

従来のＯＳＤ回路でハイライト表示を行う場合には、自然画ＶＲＡＭの１画素毎の輝度レベルに合わせて、ハイライト表示のためのＯＳＤデータを生成し、メモリ２４に書き込んでいたため、自然画ＶＲＡＭデータが変わるたびに、ＯＳＤデータを作り直していた。しかしながら、本発明のハイライト表示回路では、ＦＩＦＯ２６から読み出される自然画の輝度信号Ｙのレベルに応じて、ハイライト表示するか否かを自動判別しているので、電子ズームで被写体の大きさが変化しても、その変化にリアルタイムに追従してハイライト表示画素を切り替えている。

ハイライト表示回路３２の出力のＯＳＤデータは、パレット変換回路３４へ入力され、パレット色を表現する輝度信号Ｙｏｓｄと色差信号ＵＶｏｓｄに変換される。この出力をスーパーインポーズ回路３６で前述の通り、自然画の輝度信号Ｙと色差信号ＵＶとミックスしてハイライト表示がスーパーインポーズされる。その後前述した用に同時化回路３８、エンコーダー４２、Ｄ／Ａ４４、Ｄ／Ａ４６を通して、アナログの輝度信号と変調クロマ信号を出力し、ＬＣＤパネル６４で、その可視画像を表示する。

次に、図７を用いて、再生時のハイライト表示について説明する。

図７では、媒体カード４００と伸長回路４０２以外のリサイズ回路２０からＤＡＣ出力７２までの回路は、図１の実施例１で説明したものと同じである。図７と図１で同じ番号の部分は、機能も特性もまったく同じ回路である。媒体カード４００は、ＣＦカード等の取り外し可能な記録媒体であり、撮影した画像データをＪＰＥＧ等の規格で圧縮した画像が蓄えられている。

伸長回路４０２は、媒体カード４００からの圧縮された画像データを伸長するための回路であり、ＪＰＥＧ等の規格で圧縮された水平１６００画素×垂直１２００ラインの画像を伸長し、後段のリサイズ回路２０に入力する。リサイズ回路２０は、第１の実施例で説明したのと同じリサイズ回路であり、水平リサイズ率を９／２０に、垂直のリサイズ率を２／５にして、水平７２０画素×垂直４８０ラインでＹＵＶ４１１形式のＶＲＡＭ（フレーム画）を生成して、メモリＩ／Ｆ２２を通じてメモリ２４に書き込む。

その後の動作は、第１の実施例で説明と同じで、メモリ２４上にはＶＲＡＭのほかにＯＳＤデータが存在し、メモリＩ／Ｆ２２が読み出し回路２２ｂを通して、ＶＲＡＭのＹＵＶ４１１形式の自然画データとＯＳＤデータをメモリ２４から読み出し、ＦＩＦＯ２６へ送る。ＦＩＦＯ２６では、ＶＲＡＭの自然画データを輝度信号Ｙと色差信号ＵＶに分離し、同時にＯＳＤデータもＦＩＦＯバッファーに吸収しながら出力する。ＦＩＦＯ２６からの自然画の輝度信号Ｙと色差信号ＵＶは、ディレイ回路２８とディレイ回路３０で、ＯＳＤデータがパレット変換の出力までの遅延を合わせるように遅延させている。ＦＩＦＯ２６のＯＳＤデータは、ハイライト表示回路３２で、自然画の輝度信号Ｙの所定値以上をハイライトする画素と認識して、ＯＳＤデータの置き換えを行う。置き換えられたＯＳＤデータは、ハイライト表示用のパレット色を割り当てておき、パレット変換回路３４にて、輝度信号Ｙｏｓｄと色差信号ＵＶｏｓｄに変換される。自然画の輝度信号Ｙと色差信号ＵＶとパレットの輝度信号Ｙｏｓｄと色差信号ＵＶｏｓｄは、スーパーインポーズ回路３６で、スーパーインポーズされ、先に述べた高輝度の自然画Ｙのところは、ハイライト表示のＯＳＤにてハイライト表示される。その後前述した用に同時化回路３８、エンコーダー４２、Ｄ／Ａ４４、Ｄ／Ａ４６を通して、アナログの輝度信号と変調クロマ信号を出力し、ＬＣＤパネル６４で、その可視画像を表示する。

図５に示す画像を図７の構成で再生した場合、図５上に示しているようなＯＳＤデータ＝０の領域の高輝度部分はハイライト表示され、図５上右上の年月日時分秒を表示しているＯＳＤデータ＝２の領域については、自然画の輝度が高くてもハイライト表示しない。これにより、再生画の高輝度部分が視覚的に分かり易く表示されると同時に、年月日等の撮影付帯情報については、ハイライト表示の影響を受けずに、見やすく表示できる。

次に図７と図６を用いて、再生ズーム時のハイライト表示について説明する。

図６については、先にＥＶＦでの電子ズームの説明で使用したが、図７の構成で媒体カード４００に屋外のビルを撮影した時の圧縮データを再生する場合にも同様に適用できる。媒体カード４００から読み出された屋外のビル画像の圧縮データを、伸長回路４０２で伸長し水平１６００画素×垂直１２００ラインのＹＵＶ４２２画像を、リサンプル回路２０へ出力する。リサンプル回路２０では、先の倍率の４倍に設定でリサイズ率を、水平９／５に垂直８／５でリサイズして、水平２８８０画素×垂直１９２０ラインのＹＵＶ４１１形式の画像データを出力し、メモリ２４上のＶＲＡＭへ書き込む。メモリＩ／Ｆ２２の読み出し回路２２ｂでは、水平２８８０画素×垂直１９２０ラインのＶＲＡＭの内、中央部分の水平７２０画素×垂直４８０ライン分のデータを読み出す。そのデータが図６上の３１４に相当し、その後、前述したように、ＦＩＦＯ２６、ディレイ回路２８・３０、ハイライト表示回路３２、パレット変換回路３４、スーパーインポーズ回路３６、同時化回路３８、エンコーダー４２、Ｄ／Ａ４４、Ｄ／Ａ４６を通して、アナログの輝度信号と変調クロマ信号を出力し、ＬＣＤパネル６４で、その可視画像を表示する。

このようにリサイズ回路２０のリサイズ率を変えるだけで、再生ズームが行え、同時にＯＳＤデータを帰ることなく、リアルタイムにハイライト表示を追従させて表示できる。

本発明の第１実施例の概略構成ブロック図 ＦＩＦＯ２６の内部構成図 スーパーインポーズ回路３６の内部構成図 ハイライト表示回路３２の内部構成図 ハイライト表示のイメージ図 電子ズーム時のハイライト表示のイメージ図 第２実施例の概略構成ブロック図 従来の撮像装置の概略構成ブロック図

符号の説明

１０ 撮像素子（ＣＣＤ）
１２ Ａ／Ｄ変換器
１４ 撮像信号処理回路
１６ タイミングジェネレータ（ＴＧ）
１８ 水晶発振子（ＴＧ用）
２０ リサイズ回路
２２ メモリインターフェース
２２ａ メモリインターフェースの書き込み回路
２２ｂ メモリインターフェースの読み出し回路
２４ メモリ（ＳＤＲＡＭなど）
２６ ＦＩＦＯ
２６ａ 自然画データ用のＦＩＦＯ
２６ｂ ＯＳＤデータ用のＦＩＦＯ
２８ ディレイ（遅延）回路
３０ ディレイ（遅延）回路
３２ ハイライト表示回路
３４ パレット変換回路
３６ スーパーインポーズ回路
３８ 同時化回路
４０ ディレイ（遅延）回路
４２ クロマエンコード回路
４４ Ｄ／Ａ変換器
４６ Ｄ／Ａ変換器
５０ ローパスフィルタ（ＬＰＦ）
５２ バンドパスフィルタ（ＢＰＦ）
５４ ＹＣミックス回路
５６ ビデオアンプ
５８ テレビモニター
６０ 水晶振動子（液晶コントローラ用）
６２ ＬＣＤコントローラ
６４ ＬＣＤパネル
７０ 接続端子
７２ 接続端子
８０，８２，８４，８６，８８ 入力端子
９０ ラッチ回路
９２ 書き込みアドレス発生回路
９４ 読出しアドレス発生回路
９６ ＳＲＡＭ
９８ 輝度信号ラッチ回路
１００ 色差信号ラッチ回路
１１０、１１２、１１４、１１６、１１８、１２０ 入力端子
１２２ セレクター
１２４ 加算器
１２６ リミッタ−
１２８ セレクター
１３２ セレクター
１３４ 加算器
１３６ リミッタ−
１３８ セレクター
１４０、１４２ 出力端子
２００、２０２ 入力端子
２０４ ８ビット設定レジスタ
２０６ 大小比較器
２０８ １ビット設定レジスタ
２１０ 排他的論理和
２１２ ４ビット設定レジスタ
２１４ 一致比較器
２１６ 論理積
２１８ カウンター
２２０ ブリンクＯＮ／ＯＦＦ制御レジスタ
２２２ 論理和
２２４ 論理積
２２６ ハイライト表示用ＯＳＤ値設定レジスタ
２２８ セレクター
２３０ 出力端子
３００ ＥＶＦ及び再生画像
３１２ 電子ズーム及び再生ズームのズーム前の画像
３１４ 電子ズーム及び再生ズームのズーム後の画像
４００ 媒体カード
４０２ エンコード（伸長）回路

Claims (6)

1. 入力画像データをリサイズするリサイズ手段と、当該リサイズ手段から出力される画像データとＯＳＤデータを記憶する第１の記憶手段と、当該第１の記憶手段から読み出される画像データとＯＳＤデータを一時的に記憶する記憶手段であって書き込みと読み出しを非同期に実行自在で画像データの輝度信号成分データと色信号成分データとＯＳＤデータを分けて読み出す第２の記憶手段と、当該第２の記憶手段から読み出される輝度信号成分データを所定レベルと大小比較する第１の比較手段と、当該第２の記憶手段から読み出されるＯＳＤデータを所定値と一致比較する第２の比較手段と、当該第１の比較手段の出力結果と当該第２の比較手段の出力結果の論理積出力で当該第２の記憶手段からのＯＳＤデータと所定値を切り替えるセレクター手段と、当該セレクター手段の出力をＯＳＤデータの輝度信号成分データと色信号成分データに変換する変換手段と、当該第２の記憶手段からの画像データの輝度信号成分データと色信号成分データと当該変換手段からのＯＳＤデータの輝度信号成分データと色信号成分データをスーパーインポーズするためスーパーインポーズ手段を具備することを特徴とする映像信号処理装置。
2. 時間間隔を設定により任意に変更でき所定の設定の時間間隔で０、１の出力を切り替えるカウンターと、当該カウンター出力を当該セレクター手段の切り替え条件との論理積で当該セレクターを切り替えることを特徴とする請求項１に記載の映像信号処理装置。
3. 当該第１の比較手段の出力の論理を反転と非反転とに切り替える切り替え手段を具備することを特徴とする請求項１又は請求項２に記載の映像信号処理装置。
4. 被写体像を電気信号に変換し蓄積するための撮像手段と、当該撮像手段の出力をデジタル信号に変換するＡ／Ｄ変換手段と、当該Ａ／Ｄ変換手段の出力を輝度信号と式差信号へ処理するための信号処理手段と、当該信号処理手段の出力を当該リサイズ手段へ入力することを特徴とする請求項１乃至３いずれかに記載の映像信号処理装置。
5. エンコードされた画像データを記録するための取り外し可能な媒体手段と、当該媒体手段からのエンコードされた画像データをデコードするためのデコード手段と、当該デコード手段の出力を当該当該リサイズ手段へ入力することを特徴とする請求項１乃至３いずれかに記載の映像信号処理装置。
6. 当該デコード手段がＪＰＥＧ形式の圧縮画像データの伸長を行うことを特徴とする請求項５に記載の映像信号処理装置。

Images