JP4263190B2

JP4263190B2 - 映像合成回路

Info

Publication number: JP4263190B2
Application number: JP2005505241A
Authority: JP
Inventors: 信川村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-04-01
Filing date: 2004-04-01
Publication date: 2009-05-13
Anticipated expiration: 2024-04-01
Also published as: CN1871636A; US7554608B2; WO2004090860A1; US20060187354A1; JPWO2004090860A1; CN100416649C

Description

本発明は、テレビなどの映像合成回路に関し、特に回路規模の縮小化を図ったものに関するものである。

従来、テレビなどの映像合成回路において、画面の合成やフィルタ処理を行う際には、合成を行う度に別々の回路を準備していた。

以下に、従来の映像合成回路について説明する。
図３に従来の映像合成回路を示す。
図３において、３０１は映像合成回路の外部に設けられた外部記憶部、３０２は外部記憶部３０１からのデータの転送を制御する転送制御部、３０３は本映像合成回路内に設けられた内部記憶部、３０４は該内部記憶部３０３からのＯＳＤ表示データを処理してＯＳＤ出力を行うＯＳＤ出力部、３０５は該内部記憶部３０３からの副映像データを処理して副映像出力を行う副映像出力部、３０６は該内部記憶部３０３からの主映像データを処理して主映像出力を行う主映像出力部、３０７は上記ＯＳＤ出力部３０４、副映像出力部３０５、主映像出力部３０６からの出力を合成し映像出力を行う映像出力部である。また、３０８は映像出力部３０７より出力された映像信号を表示するための、例えば、ディジタル信号入力を有するディスプレイである。以上の構成において、外部記憶部３０１、ディスプレイ３０８以外は同一のチップにて作成されている。

また、上記ＯＳＤ出力部には、ＣＬＵＴ（カラールックアップテーブル）処理、及びガンマ補正処理等の色変換処理を行うためのＬＵＴ（ルックアップテーブル）回路が組み込まれ、主映像出力部３０６，副映像出力部３０５には、必要に応じてデジタル微分解析により画素間の補間を行なうためのＤＤＡ（デジタル微分解析）回路が組み込まれ、さらには、主映像出力部３０６にはＤＤＡ回路と２個のα合成回路が組み込まれている。

以上のように構成された映像合成回路についてその動作を、図５を参照しつつ説明する。
主映像、副映像、ＯＳＤデータはそれぞれ、外部記憶部３０１よりシリアルに順次出力される。

主映像１転送期間５０３において、外部記憶部３０１から転送制御部３０２を通って内部記憶部３０３に主映像データ５０８が転送され、内部記憶部３０３にて主映像１（５１１）として蓄積される。続いて、主映像２転送期間５０４において、外部記憶部３０１から転送制御部３０２を通って内部記憶部３０３にさらなる主映像データ５０８が転送され、さらに、主映像出力部３０６に転送されて処理され、内部記憶部３０３には主映像フィルタ後のデータ５１２として蓄積される。

次いで、副映像転送期間５０５において、外部記憶部３０１から転送制御部３０２を通って内部記憶部３０３に副映像データ５０９が転送され、さらに、副映像出力部３０５に転送されて処理され、内部記憶部３０３には映像処理された主映像と副映像データ５１３が蓄積された状態となる。

次いでＯＳＤ転送期間５０６において、外部記憶部３０１から転送制御部３０２を通って内部記憶部３０３にＯＳＤ表示データ５１０が転送され、さらに、ＯＳＤ出力部３０４に転送され処理され、さらに後段の映像出力部３０７において、ＯＳＤ出力部３０４で処理されたＯＳＤ表示データと、先に映像処理された主映像と副映像データ５１３とが合成され、最終の出力データ５１４が得られる。

上記回路における動作は、最終的に水平同期信号５０１を基準とした画面の表示速度である表示期間５０２に合わせて処理が行なわれている。
特開平１１−３５２９４６号公報（第１７頁、図１）

このような従来の映像合成回路では、上記ＯＳＤ出力部３０４、副映像出力部３０５、および主映像出力部３０６からの、３つの出力をα合成する複雑な映像出力部３０７が必要であり、かつ内部記憶部３０３上に、該ＯＳＤ表示データ、副映像、主映像の各レイヤーのデータを配置するため、内部記憶部のサイズが増大することとなるという問題があった。また、主映像出力部３０６と副映像出力部３０５にＤＤＡ（デジタル微分解析）回路がともに設けられており、このため装置全体のサイズが増大するという問題があった。さらに、ＯＳＤ出力部、副映像出力部、主映像出力部は、専用に作り込まれており、これらの回路部は、その機能の変更を行うのが困難であるという問題点があった。

この発明は以上のような問題点を解消するためになされたもので、回路規模を縮小することのできる映像合成回路を提供することを目的とする。

上記課題を解決するために、本発明の請求項１にかかる映像合成回路は、シリアルに順次入力される複数の映像データを受けて、所定の映像データに対して所定の映像処理を行い、複数の映像データを合成して出力する映像合成回路において、複数の映像データがシリアルに順次入力され、該入力された映像データに対して所定の映像処理を行なって出力する映像処理部と、上記映像処理部から出力された複数の映像データを合成して出力する映像データ合成部と、上記映像データ合成部より出力された映像データを蓄積するデータ記憶部と、を備え、上記映像データ合成部は、α合成処理機能を有する回路であり、上記映像処理部から出力された複数の映像データを合成する以外に、上記データ記憶部から読み出した映像データと、上記映像処理部より出力された映像データとを合成し、上記シリアルに順次入力される映像データと、上記データ記憶部に記憶されたα合成処理済みの映像データとに対し垂直フィルタ処理を行う、ことを特徴とするものである。

本発明の請求項２にかかる映像合成回路は、請求項１記載の映像合成回路において、上記映像処理部、データ記憶部、映像データ合成部は、同一のチップにて構成されている、ことを特徴とするものである。

本発明の請求項３にかかる映像合成回路は、請求項１記載の映像合成回路において、上記シリアルに順次入力される複数の映像データが、主映像と副映像、及び、これら映像と同時に表示する付加情報であるＯＳＤ映像である、ことを特徴とするものである。

本発明の請求項４にかかる映像合成回路は、請求項３記載の映像合成回路において、上記シリアルに順次入力される複数の映像データを記憶する外部記憶部を上記チップ外に有し、上記映像データ合成部は、上記外部記憶部から出力される映像データと、前記チップ内のデータ記憶部に記憶された、上記α合成処理済みの映像データを読み出して再度α合成処理を行なう、ことを特徴とするものである。

本発明の請求項５にかかる映像合成回路は、請求項１記載の映像合成回路において、上記映像データ合成部は、次に上記データ記憶部から読み出した映像データと、上記映像処理部より出力された映像データとを合成した結果の映像データを、先に上記データ記憶部に蓄積されていた映像データに上書きする、ことを特徴とするものである。

以上のように、この発明の請求項１にかかる映像合成回路によれば、シリアルに順次入力される複数の映像データを受けて、所定の映像データに対して所定の映像処理を行い、複数の映像データを合成して出力する映像合成回路において、複数の映像データがシリアルに順次入力され、該入力された映像データに対して所定の映像処理を行なって出力する映像処理部と、上記映像処理部から出力された複数の映像データを合成して出力する映像データ合成部と、上記映像データ合成部より出力された映像データを蓄積するデータ記憶部と、を備え、上記映像データ合成部は、α合成処理機能を有する回路であり、上記映像処理部から出力された複数の映像データを合成する以外に、上記データ記憶部から読み出した映像データと、上記映像処理部より出力された映像データとを合成し、上記シリアルに順次入力される映像データと、上記データ記憶部に記憶されたα合成処理済みの映像データとに対し垂直フィルタ処理を行うものとしたので、映像処理部と映像データ合成部とデータ記憶部とを１つの回路とすることで、回路規模を削減する効果が得られる。

また、本発明の請求項２にかかる映像合成回路によれば、請求項１記載の映像合成回路において、上記映像処理部、データ記憶部、映像データ合成部は、同一のチップにて構成されているものとしたので、回路規模を削減することができる効果が得られる。

また、本発明の請求項３にかかる映像合成回路によれば、請求項１記載の映像合成回路において、上記シリアルに順次入力される複数の映像データが、主映像と副映像、及び、これら映像と同時に表示する付加情報であるＯＳＤ映像であるものとしたので、ＯＳＤ表示機能と、副映像表示機能と、主映像表示機能と、α合成機能と、を併せ持つα合成回路を１つにすることができるため、回路規模を削減できる効果が得られる。また、ＯＳＤ出力部、副映像出力部、主映像出力部を、一つにして持たすことにより、今まで副映像では実現できたが、ＯＳＤでは実現できなかった機能を、ＯＳＤでも使うことができる効果を得られる。

また、本発明の請求項４にかかる映像合成回路によれば、請求項３記載の映像合成回路において、上記シリアルに順次入力される複数の映像データを記憶する外部記憶部を上記チップ外に有し、上記映像データ合成部は、上記外部記憶部から出力される映像データと、前記チップ内のデータ記憶部に記憶された、上記α合成処理済みの映像データを読み出して再度α合成処理を行なうものとしたので、内部記憶部を上書きして使うため、内部記憶部の使用量を削減することができる効果が得られる。

また、本発明の請求項５にかかる映像合成回路によれば、請求項１記載の映像合成回路において、上記映像データ合成部は、次に上記データ記憶部から読み出した映像データと、上記映像処理部より出力された映像データとを合成した結果の映像データを、先に上記データ記憶部に蓄積されていた映像データに上書きするようにしたので、内部記憶部を上書きして使うため、内部記憶部の使用量を削減することができる効果が得られる。

（実施の形態１）
以下、本発明の実施の形態について、図１と図２を用いて説明する。
図１は、本発明の実施の形態１による映像合成回路を示し、図１において、１０１は、主映像データ、副映像データ、及びＯＳＤ表示データを保持する、本映像合成回路の外部に設けられた外部記憶部である。１０４は同じく主映像データ、副映像データ、及びＯＳＤ表示データを保持する、本映像合成回路内に設けられた内部記憶部である。１０２は外部記憶部１０１から内部記憶部１０４へのデータの転送を制御する転送制御部、１０３は転送制御部１０２により外部記憶部１０１から読み出された映像データと、内部記憶部１０４から読み出される映像データとを入力とし、これらの映像データに対し映像処理を行う映像処理回路である。１０５は映像処理回路１０３から出力されたデータを表示するための、例えば、ディジタル信号入力を有するディスプレイである。以上の構成において、転送制御部１０２，映像処理回路１０３，内部記憶部１０４は同一のチップ（ＬＳＩ）にて作成されている。

以上のように構成された映像合成回路について、以下、その動作を図４を参照しつつ説明する。
まず、主映像１転送期間４０３において外部記憶部１０１に蓄えられた主映像１データが、転送制御部１０２を通り映像処理回路１０３で処理され、内部記憶部１０４に主映像１データ４１１として蓄えられる。次いで、主映像２転送期間４０４において外部記憶部１０１に蓄えられた主映像２データが、転送制御部１０２を通り映像処理回路１０３で処理され、内部記憶部１０４に主映像フィルタ後データ４１２としてデータ４１１に上書きし蓄えられる。

次に、副映像転送期間４０５において、外部記憶部１０１に蓄えられた副映像データが、転送制御部１０２を通り、先ほど内部記憶部１０４に蓄えられたデータ（４１２）とあわせて、映像処理回路１０３で処理され、内部記憶部１０４に主映像＋副映像データ４１３としてデータ４１２に上書きし、蓄えられる。

次いで、ＯＳＤ転送期間４０６において、外部記憶部１０１に蓄えられたＯＳＤデータが、転送制御部１０２を通り、先ほど内部記憶部１０４に蓄えられたデータ４１３とあわせて、映像処理回路１０３で処理され、内部記憶部１０４に出力映像４１４としてデータ４１３に上書きし蓄えられる。

図２は、上記映像処理回路１０３の詳細な構成を示し、図２において、２０１は外部記憶部アクセス要求回路であり、これは、外部記憶部１０１に対するアクセスを要求する外部記憶部リクエスト信号２０２と、そのリードアドレスを指示する外部記憶部リードアドレス２０３を、転送制御部１０２を介して外部記憶部１０１に出力する。これにより、該外部記憶部１０１からは、転送制御部１０２を介して外部記憶部リードデータ２０４を得る。

また、上記外部記憶部アクセス要求回路２０１は、内部記憶部１０４に対するアクセスを要求するリクエスト信号２０５を、内部記憶部リードインターフェース（以下、Ｉ／Ｆと称す）２０６に対して出力する。

内部記憶部リードＩ／Ｆ２０６は、上記リクエスト信号２０５を受けて、内部記憶部リードアドレス２０７を、内部記憶部１０４に出力する。これにより、内部記憶部１０４からは、リードデータ２０８を得る。

パラレルシリアル変換回路２０９は、内部記憶部リードＩ／Ｆ２０６からの出力２０８をパラレルデータからシリアルデータに変換し、内部記憶部１０４に映像出力２１０を出力する。

内部記憶部１０４は、このシリアルデータに変換された映像出力を、本映像合成回路の出力として、外部に出力する。

セレクタ２１１は、外部記憶部アクセス要求回路２０１が読み出した外部記憶部リードデータ２０４と、内部記憶部リードＩ／Ｆ２０６の読み出したリードデータ２０８のいずれかを選択する。

シフト回路２１２は、セレクタ２１１の選択したリードデータを、必要に応じて１画素単位のデータに加工する。

ＤＤＡ（デジタル微分解析）回路２１４は、必要に応じてデジタル微分解析により画素間の補間を行い、シフト回路２１２の出力する映像データの水平方向の拡大、縮小処理を行う。

シフト回路２１３は、内部記憶部リードＩ／Ｆ２０６の出力するリードデータ２０８を必要に応じて１画素単位のデータに加工する。

ＬＵＴ（ルックアップテーブル）回路２１５は、必要に応じてＣＬＵＴ（カラールックアップテーブル）処理、及びガンマ補正処理等の色変換処理を行う。

ＣＬＵＴ処理とは、ＯＳＤ表示データのように色番号によって表される映像データを、ＣＬＵＴに基づいて色データに変換する処理である。また、ガンマ補正処理も同様に、ガンマ補正用のＬＵＴを用いて行われる。

α合成回路２１６は、ＤＤＡ回路２１４の出力と、ＬＵＴ回路２１５の出力とをα合成する。α合成とは、透過度を表す情報であるα情報に基づいて、画像同士を重ね合わせる合成のことであり、ここでは、予め定められたα情報に基づいて、画像同士を合成するものとするが、合成する画像自身にα情報を持たせるようにしてもよい。

内部記憶部ライトＩ／Ｆ２１７は、内部記憶部ライトアドレス２１８により、α合成回路２１６の合成結果として得られるライトデータ２１９を内部記憶部１０４に書き込む。
プロセッサ２２０は、映像処理回路１０３内の各部の動作を制御する。

以上のように構成された映像処理回路１０３について、以下、その動作を説明する。
まず、外部記憶部アクセス要求回路２０１に、プロセッサ２２０より命令が与えられ、転送制御部１０２に、外部記憶部リクエスト信号２０２と、外部記憶部リードアドレス２０３とが送信される。そうすると、外部記憶部リードデータ２０４が、転送制御部１０２より返ってくる。それとあわせて、内部記憶部リードＩ／Ｆ２０６にリクエスト信号２０５が伝えられ、そのタイミングにあわせて内部記憶部リードアドレス２０７が発行される。該内部記憶部リードアドレス２０７が発行されると、内部記憶部１０４よりリードデータ２０８が内部記憶部リードＩ／Ｆ２０６に返ってくる。返ってきたデータは、シフト回路２１３に転送され、必要に応じて１ドット単位のデータに加工される。加工されたデータはＬＵＴ回路２１５に転送され、必要に応じてＣＬＵＴ（カラールックアップテーブル）処理、及びガンマ補正処理等の色変換処理が行われる。

一方、外部記憶部リードデータ２０４は、外部記憶部アクセス要求回路２０１を通り、セレクタ回路２１１を通ってシフト回路２１２に転送され、必要に応じて１ドット単位のデータに加工される。加工されたデータは、ＤＤＡ（デジタル微分解析）回路２１４を通り、水平方向の拡大、縮小処理が行われる。ＤＤＡ回路２１４の出力と、ＬＵＴ回路２１５の出力とは、α合成回路２１６でα合成が行われる。α合成が行われた結果は、内部記憶部ライトＩ／Ｆ２１７に入り、内部記憶部ライトアドレス２１８と内部記憶部ライトデータ２１９とにより、内部記憶部１０４に上記処理結果が書き込まれる。

上記α合成回路２１６においては、α合成処理を行う以外にも、同じ画面上の水平の２ラインを読み込むことにより、垂直フィルタ処理を行うこともできる。たとえば、主映像の２ラインの各々を、該α合成処理の各入力として読み込み、α合成回路２１６で処理をすることにより、垂直のフィルタをかけることができる。

また、内部記憶部１０４に蓄えられた２種類のデータを処理する場合は、プロセッサ２２０より読み出しタイミングが内部記憶部リードＩ／Ｆ２０６に与えられ、内部記憶部１０４に対して内部記憶部リードアドレス２０７が与えられる。それにより、内部記憶部１０４からリードデータ２０８が返って来て、内部記憶部リードＩ／Ｆ２０６に、２種類の内部記憶部１０４のデータが読み込まれる。一方は、セレクタ回路２１１を通り、シフト回路２１２に転送され、必要に応じて１ドット単位のデータに加工され、ＤＤＡ回路２１４を通り、水平方向の拡大、縮小処理が行われる。もう一方は、シフト回路２１３に転送され、必要に応じて１ドット単位のデータに加工され、ＬＵＴ回路２１５に転送され、必要に応じてＣＬＵＴ処理やガンマ補正が行われる。ＤＤＡ回路２１４の出力と、ＬＵＴ回路２１５の出力とは、α合成回路２１６に入り、α合成される。α合成されたデータは、内部記憶部ライトＩ／Ｆ２１７に転送され、内部記憶部ライトアドレス２１８と内部記憶部ライトデータ２１９とにより、内部記憶部１０４に転送される。内部記憶部１０４に蓄えられたデータを処理し、かつ、処理前のデータが不要な場合は、処理前のデータを処理後のデータで上書きすることにより、本映像合成回路において必要な内部記憶部の容量を減らすことができる。

最後に、内部記憶部１０４に蓄えられた最終の出力データは、内部記憶部リードアドレス２０７を用いて、内部記憶部リードＩ／Ｆ２０６に、リードデータ２０８を通して転送される。転送されたデータは、パラレルシリアル変換回路２０９に転送され、映像出力２１０として出力される。

このような本実施の形態１による映像合成回路においては、ＯＳＤ表示機能と、副映像表示機能と、主映像表示機能と、α合成機能と、を併せ持つ映像処理回路１０３を用いて、外部記憶部１０１のデータと内部記憶部１０４のデータとを合成する映像合成処理を行い、その処理結果を内部記憶部１０４に書き込むことを繰り返すようにしたので、ＯＳＤ表示機能と、副映像表示機能と、主映像表示機能と、α合成機能とを併せ持つα合成回路を１つにすることができ、回路規模を削減することができる。また、ＯＳＤ出力部、副映像出力部、主映像出力部を、一つにして持たすことにより、今まで副映像では実現できたがＯＳＤでは実現できなかった、縮小、拡大などの処理をＯＳＤでも実現することができる。さらに、上記のようにデータの上書きをするようにすることにより、内部記憶部の使用量をさらに削減することができ、さらには上記映像処理回路を用いてそのα合成機能により、外部記憶部のデータと内部記憶部のデータとの垂直フィルタ処理を行うようにすることにより、α合成回路を垂直フィルタ回路としても動作させることができ、更なる回路規模の削減をできる効果が得られる。

また、従来に比べてＤＤＡ回路とα合成回路を１個ずつ具備すればいいので、これら回路の個数を半減することができ、更なる回路規模の削減を図ることができる。

本発明にかかる映像処理装置によれば、映像処理部と映像データ合成部とデータ記憶部とを１つの回路とすることで、回路規模を削減する効果を有し、装置の小型化に有用である。

本発明の実施の形態１に係る映像処理装置（映像合成回路）の構成を示すブロック図である。本発明の実施の形態１に係る映像処理装置の、映像処理回路の構成を示すブロック図である。従来の映像処理装置の構成を示すブロック図である。本発明の実施の形態１に係る映像処理装置の処理動作を説明するための図である。従来の映像処理装置の処理動作を説明するための図である。

Claims

シリアルに順次入力される複数の映像データを受けて、所定の映像データに対して所定の映像処理を行い、複数の映像データを合成して出力する映像合成回路において、
複数の映像データがシリアルに順次入力され、該入力された映像データに対して所定の映像処理を行なって出力する映像処理部と、
上記映像処理回路から出力された複数の映像データを合成して出力する映像データ合成部と、
上記映像データ合成部より出力された映像データを蓄積するデータ記憶部と、
を備え、
上記映像データ合成部は、α合成処理機能を有する回路であり、上記映像処理部から出力された複数の映像データを合成する以外に、上記データ記憶部から読み出した映像データと、上記映像処理部より出力された映像データとを合成し、上記シリアルに順次入力される映像データと、上記データ記憶部に記憶されたα合成処理済みの映像データとに対し垂直フィルタ処理を行う、
ことを特徴とする映像合成回路。
請求項１記載の映像合成回路において、
上記映像処理部、データ記憶部、映像データ合成部は、同一のチップにて構成されている、
ことを特徴とする映像合成回路。
請求項１記載の映像合成回路において、
上記シリアルに順次入力される複数の映像データが、主映像と副映像、及び、これら映像と同時に表示する付加情報であるＯＳＤ映像である、
ことを特徴とする映像合成回路。
請求項３記載の映像合成回路において、
上記シリアルに順次入力される複数の映像データを記憶する外部記憶部を上記チップ外に有し、
上記映像データ合成部は、上記外部記憶部から出力される映像データと、前記チップ内のデータ記憶部に記憶された、上記α合成処理済みの映像データを読み出して再度α合成処理を行なう、
ことを特徴とする映像合成回路。
請求項１記載の映像合成回路において、
上記映像データ合成部は、
次に上記データ記憶部から読み出した映像データと、上記映像処理部より出力された映像データとを合成した結果の映像データを、先に上記データ記憶部に蓄積されていた映像データに上書きする、
ことを特徴とする映像合成回路。