JP2005184221A - Paired differential circuit and operational amplification circuit - Google Patents
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Abstract
Description
本発明は差動対回路及び演算増幅回路に関する。 The present invention relates to a differential pair circuit and an operational amplifier circuit.
差動対回路としては、差動信号が夫々のゲートに入力されるトランジスタ対と、テール
電流源トランジスタとで構成される回路が知られている（非特許文献１参照）。この回路
ではトランジスタはソースドレイン間電圧に対する出力電流が飽和領域で使用され、この
回路に接続される負荷を考慮すると最低でも３個のトランジスタが電源グランド間に縦積
みされることになり、低電圧動作には不向きな回路となる。
As a differential pair circuit, a circuit configured by a transistor pair in which a differential signal is input to each gate and a tail current source transistor is known (see Non-Patent Document 1). In this circuit, the output current with respect to the source-drain voltage is used in the saturation region of the transistor, and considering the load connected to this circuit, at least three transistors are stacked vertically between the power supply grounds. The circuit is unsuitable for operation.
またテール電流源トランジスタのバイアス電圧用の回路が別途必要になり、回路規模が
大きくなってしまうという問題もある。
There is also a problem that a circuit for the bias voltage of the tail current source transistor is required separately, and the circuit scale becomes large.
また、ソース接地されたトランジスタ対を用いる差動対回路も知られている（非特許文
献２参照）。この回路ではテール電流源トランジスタを用いない分、低電圧動作には適し
たものとなる一方、バイアス電流とトランスコンダクタを独立に設定できないという問題
をもつ。
A differential pair circuit using a source-grounded transistor pair is also known (see Non-Patent Document 2). Since this circuit does not use the tail current source transistor, it is suitable for low voltage operation, but has a problem that the bias current and the transconductor cannot be set independently.
さらにこの回路だと差動利得と同相利得が等しいので、同相除去比（ＣＭＲＲ：Ｃｏｍ
ｍｏｎ−ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）が低いという問題もある。
There is also a problem that the mon-mode rejection ratio is low.
差動対回路は、演算増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ），平衡型
増幅器，サンプルホールド回路，フィルタなど各種回路に用いられる回路である。集積回
路への搭載を考慮した場合、低電圧駆動への要望は高く、差動対回路においても例外では
ない。
The differential pair circuit is a circuit used for various circuits such as an operational amplifier, a balanced amplifier, a sample hold circuit, and a filter. In consideration of mounting on an integrated circuit, there is a high demand for low-voltage driving, and there is no exception in a differential pair circuit.
また各種回路に対応するため回路設計の自由度は高いことが要求され、差動対回路のバ
イアス電流とトランスコンダクタが独立に制御できることが望ましい。
Further, it is required to have a high degree of freedom in circuit design in order to cope with various circuits, and it is desirable that the bias current and the transconductor of the differential pair circuit can be controlled independently.
このように差動対回路には、回路設計の自由度が高く、かつ、低電圧駆動の実現が求め
られている。
As described above, the differential pair circuit is required to have a high degree of freedom in circuit design and to realize low voltage driving.
本発明は以上の点を考慮してなされたもので、回路設計の自由度が高く、かつ、低電圧
駆動を実現する差動対回路の提供を目的とする。
The present invention has been made in view of the above points, and an object of the present invention is to provide a differential pair circuit that has a high degree of freedom in circuit design and realizes low voltage driving.
本発明の第１の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第
１の入力端子にゲートが接続された第１及び第２のトランジスタと；前記第２の入力端子
にゲートが接続された第３及び第４のトランジスタとを備え；前記第１及び第３のトラン
ジスタのソース及び前記第２及び第４のトランジスタのドレインとが接続され；前記第２
及び第４のトランジスタのソースは電源若しくはグランドに接続され；前記第２及び第４
のトランジスタは線形領域で動作する差動対回路である。
The first aspect of the present invention includes: first and second input terminals to which a differential input voltage is input; first and second transistors having a gate connected to the first input terminal; And third and fourth transistors whose gates are connected to two input terminals; the sources of the first and third transistors and the drains of the second and fourth transistors are connected;
And the source of the fourth transistor is connected to a power source or a ground;
These transistors are differential pair circuits operating in the linear region.
本発明の第２の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第
１の入力端子にゲートが接続された第１，第２及び第５のトランジスタと；前記第２の入
力端子にゲートが接続された第３，第４及び第６のトランジスタとを備え；前記第１のト
ランジスタのソースと前記第２のトランジスタのドレインとが接続され；前記第３のトラ
ンジスタのソースと前記第４のトランジスタのドレインとが接続され；前記第５のトラン
ジスタは、そのソース及びドレインで前記第１及び第３のトランジスタのソース間を接続
するように接続され；前記第６のトランジスタは、そのソース及びドレインで前記第１及
び第３のトランジスタのソース間を接続するように接続され；前記第２及び第４のトラン
ジスタのソースは電源若しくはグランドに接続され；前記第２，第４，第５及び第６のト
ランジスタは線形領域で動作する差動対回路である。
The second aspect of the present invention includes: first and second input terminals to which a differential input voltage is input; first, second, and fifth transistors having gates connected to the first input terminal; A third, fourth and sixth transistor having a gate connected to the second input terminal; a source of the first transistor and a drain of the second transistor are connected; A source of the first transistor and a drain of the fourth transistor are connected; and the fifth transistor is connected to connect between the sources of the first and third transistors at the source and the drain; 6 transistors are connected to connect between the sources of the first and third transistors at their sources and drains; the sources of the second and fourth transistors are power supplies or It is connected to the land; the second, fourth, transistor the fifth and sixth are differential pair circuit which operates in a linear region.
本発明の第３の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第
１の入力端子にゲートが接続された第１，第４及び第５のトランジスタと；前記第２の入
力端子にゲートが接続された第２，第３及び第６のトランジスタとを備え；前記第１のト
ランジスタのソースと前記第２のトランジスタのドレインとが接続され；前記第３のトラ
ンジスタのソースと前記第４のトランジスタのドレインとが接続され；前記第５のトラン
ジスタのソース及びドレインは、前記第１及び第３のトランジスタのソース間を接続する
ように接続され；前記第６のトランジスタのソース及びドレインは、前記第１及び第３の
トランジスタのソース間を接続するように接続され；前記第２及び第４のトランジスタの
ソースは電源若しくはグランドに接続され；前記第２，第４，第５及び第６のトランジス
タは線形領域で動作する差動対回路である。
The third aspect of the present invention includes: first and second input terminals to which a differential input voltage is input; first, fourth, and fifth transistors having gates connected to the first input terminal; A second, third and sixth transistor having a gate connected to the second input terminal; a source of the first transistor and a drain of the second transistor are connected; The source of the fourth transistor and the drain of the fourth transistor are connected; the source and drain of the fifth transistor are connected to connect between the sources of the first and third transistors; The sources and drains of the transistors are connected to connect between the sources of the first and third transistors; the sources of the second and fourth transistors are power or ground Connected; the second, fourth, transistor the fifth and sixth are differential pair circuit which operates in a linear region.
本発明の題４の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第
１の入力端子にゲートが接続された第１，第２，第５及び第８のトランジスタと；前記第
２の入力端子にゲートが接続された第３，第４，第６及び第７のトランジスタとを備え；
前記第１のトランジスタのソースと前記第２のトランジスタのドレインとが接続され；前
記第３のトランジスタのソースと前記第４のトランジスタのドレインとが接続され；前記
第５のトランジスタは、そのソース及びドレインで前記第１及び第３のトランジスタのソ
ース間を接続するように接続され；前記第６のトランジスタは、そのソース及びドレイン
で前記第１及び第３のトランジスタのソース間を接続するように接続され；前記第７のト
ランジスタはそのソースが前記第２のトランジスタのソースと接続され、そのドレインが
前記第２のトランジスタのドレインと接続され；前記第８のトランジスタはそのソースが
前記第４のトランジスタのソースと接続され、そのドレインが前記第４のトランジスタの
ドレインと接続され；前記第２，第４，第７及び第８のトランジスタのソースは電源若し
くはグランドに接続され；前記第２，第４，第５，第６，第７及び第８のトランジスタは
線形領域で動作する差動対回路である。
A fourth aspect of the present invention includes: first and second input terminals to which a differential input voltage is input; first, second, fifth, and eighth terminals each having a gate connected to the first input terminal. A third, fourth, sixth and seventh transistor having a gate connected to the second input terminal;
The source of the first transistor and the drain of the second transistor are connected; the source of the third transistor and the drain of the fourth transistor are connected; the fifth transistor has its source and The drain is connected to connect between the sources of the first and third transistors; the sixth transistor is connected at the source and drain to connect between the sources of the first and third transistors. The seventh transistor has its source connected to the source of the second transistor and its drain connected to the drain of the second transistor; and the eighth transistor has its source connected to the fourth transistor. The drain of the fourth transistor is connected to the drain of the fourth transistor; , Fourth, seventh and eighth transistors are connected to the power supply or ground; the second, fourth, fifth, sixth, seventh and eighth transistors are differential pairs operating in a linear region. Circuit.
このような差動対回路は演算増幅器に用いることができる。またこの演算増幅器をサン
プルホールド回路，フィルタなどへ適用できる。
Such a differential pair circuit can be used for an operational amplifier. The operational amplifier can be applied to a sample hold circuit, a filter, and the like.
本発明による差動対回路は、差動入力信号を受ける差動対トランジスタに、テール電流
源として、この差動入力信号がゲートに入力され、線形動作領域で駆動されるトランジス
タ対を設けることを基本構成としている。
In the differential pair circuit according to the present invention, a differential pair transistor that receives a differential input signal is provided with a transistor pair that is input to the gate and driven in a linear operation region as a tail current source. Basic configuration.
テール電流源トランジスタは線形動作領域での駆動であるため、このトランジスタ対の
ドレイン・ソース間に必要な電圧は、飽和領域での使用に比較して小さくなる。従って、
負荷接続を考慮しても、電源−グラウンド間はトランジスタ縦積み２個とほぼ同程度であ
り、
低電圧駆動を実現することができる。
Since the tail current source transistor is driven in the linear operation region, the voltage required between the drain and the source of this transistor pair is smaller than that in the saturation region. Therefore,
Considering the load connection, the power supply and ground are almost the same as two transistors stacked vertically,
Low voltage driving can be realized.
また後述の実施の形態で詳細に説明するように、トランスコンダクタンスとバイアス電
流を独立に設定することが可能であり、回路設計の自由度が大である。
Further, as will be described in detail in the embodiments described later, the transconductance and the bias current can be set independently, and the degree of freedom in circuit design is great.
また、テール電流源のトランジスタ対のバイアス電圧信号は差動入力信号を用いるため
、あらためてテール電流源のバイアス電圧発生回路を設ける必要がないので、回路規模の
低減を図ることもできる。
Further, since the bias voltage signal of the tail current source transistor pair uses a differential input signal, it is not necessary to provide a tail current source bias voltage generating circuit again, so that the circuit scale can be reduced.
このように、本発明によれば、回路設計の自由度が高くかつ低電圧駆動を実現できる差
動対回路及びこれを用いた演算増幅器を得ることができる。
As described above, according to the present invention, it is possible to obtain a differential pair circuit capable of realizing low voltage driving with a high degree of freedom in circuit design and an operational amplifier using the differential pair circuit.
本発明の実施形態を説明する。 An embodiment of the present invention will be described.
図１は本発明の実施形態である差動対回路を示す回路図である。 FIG. 1 is a circuit diagram showing a differential pair circuit according to an embodiment of the present invention.
入力端子ＩＮ１，ＩＮ２には差動入力信号が入力される。 A differential input signal is input to the input terminals IN1 and IN2.
トランジスタＭ１，Ｍ２のゲート端子は入力端子Ｎ１に接続され、トランジスタＭ３，
Ｍ４のゲート端子は入力端子Ｎ２に接続されている。
The gate terminals of the transistors M1, M2 are connected to the input terminal N1, and the transistors M3, M3
The gate terminal of M4 is connected to the input terminal N2.
トランジスタＭ１，Ｍ３のソース端子は共通に接続されている。トランジスタＭ２，Ｍ
４のドレイン端子は共通に接続されている。トランジスタＭ２，Ｍ４のソース端子はグラ
ウンドに接続されている。
The source terminals of the transistors M1 and M3 are connected in common. Transistor M2, M
The four drain terminals are connected in common. The source terminals of the transistors M2 and M4 are connected to the ground.
トランジスタＭ１，Ｍ３のドレイン端子は負荷を介して電源Ｖｄｄに接続されている。 The drain terminals of the transistors M1 and M3 are connected to the power supply Vdd via a load.
差動入力信号を受ける差動対トランジスタＭ１，Ｍ３と、テール電流源トランジスタ対
Ｍ２，Ｍ４が縦積みされた構成を採ることになる。
The differential pair transistors M1 and M3 that receive the differential input signal and the tail current source transistor pairs M2 and M4 are vertically stacked.
ただし、トランジスタ対を構成するトランジスタＭ２，Ｍ４は線形領域で動作するよう
設計されている。
However, the transistors M2 and M4 constituting the transistor pair are designed to operate in a linear region.
従って、このトランジスタＭ２，Ｍ４のドレイン・ソース間に必要な電圧は、飽和領域
で動作させる場合に比べ低くなるため、低電圧駆動を実現することができる。
Therefore, the voltage required between the drain and source of the transistors M2 and M4 is lower than that in the case of operating in the saturation region, so that low voltage driving can be realized.
トランジスタＭ１及びＭ２が同じトランジスタで構成されているとすると、図１におけ
るａ点（トランジスタＭ１，Ｍ３の共通ソース）は差動成分に対して仮想接地点となる。
トランジスタＭ１及びＭ３がともに飽和領域で動作するとき、差動入力成分に対するトラ
ンスコンダクタンスＧｍは、下記式（１）で示すことができる。
Ｇｍ＝ｇｍ１＝２1/2・（Ｉｄ・β１）1/2 ・・・（１）
ただし、
ｇｍ１：トランジスタＭ１（またはＭ３）のトランスコンダクタンス；
Ｉｄ ：各トランジスタＭ１，Ｍ３に流れるバイアス電流
β１＝Ｋ１・Ｗ１／Ｌ１
Ｋ１ ：トランジスタＭ１（またはＭ３）の伝達コンダクタンスパラメータ
Ｗ１ ：トランジスタＭ１（またはＭ３）のゲート幅
Ｌ１ ：トランジスタＭ１（またはＭ３）のゲート長
である。
Assuming that the transistors M1 and M2 are the same transistor, the point a in FIG. 1 (the common source of the transistors M1 and M3) is a virtual ground point for the differential component.
When both the transistors M1 and M3 operate in the saturation region, the transconductance Gm with respect to the differential input component can be expressed by the following formula (1).
Gm = gm1 = 2 1/2 · (Id · β1) 1/2 (1)
However,
gm1: transconductance of transistor M1 (or M3);
Id: Bias current flowing through each transistor M1, M3 β1 = K1 · W1 / L1
K1: Transfer conductance parameter of transistor M1 (or M3) W1: Gate width of transistor M1 (or M3) L1: Gate length of transistor M1 (or M3)
トランジスタＭ１，Ｍ３が等しく、またトランジスタＭ２，Ｍ４が等しく、トランジス
タＭ１，Ｍ３は飽和領域で動作し、トランジスタＭ２，Ｍ４は線形領域で動作するとき、
以下の関係が成り立つ。
Ｉｄ＝β２［（Ｖcom−Ｖth2）・Ｖｄ2−（1/2）・Ｖｄ2 2］
＝（1/2）・β１・（Ｖcom―Ｖｄ2−Ｖth1）2 ・・・（２）
ただし、
β２＝Ｋ２・Ｗ２／Ｌ２
Ｋ２ ：トランジスタＭ２（またはＭ４）の伝達コンダクタンスパラメータ
Ｗ２ ：トランジスタＭ２（またはＭ４）のゲート幅
Ｌ２ ：トランジスタＭ２（またはＭ４）のゲート長
Ｖｃｏｍ：入力コモンモード電圧
Ｖｔｈ１：トランジスタＭ１（またはＭ３）のスレッショルド電圧
Ｖｔｈ２：トランジスタＭ２（またはＭ４）のスレッショルド電圧
Ｖｄ２ ：ａ点の電位
である。
When transistors M1, M3 are equal and transistors M2, M4 are equal, transistors M1, M3 operate in the saturation region, and transistors M2, M4 operate in the linear region,
The following relationship holds.
Id = β2 [(Vcom−Vth 2 ) · Vd 2 − (1/2) · Vd 2 2 ]
= (1/2) · β1 · (Vcom−Vd 2 −Vth 1 ) 2 (2)
However,
β2 = K2 / W2 / L2
K2: Transfer conductance parameter of transistor M2 (or M4) W2: Gate width of transistor M2 (or M4) L2: Gate length of transistor M2 (or M4) Vcom: Input common mode voltage Vth1: Threshold of transistor M1 (or M3) Voltage Vth2: threshold voltage of transistor M2 (or M4) Vd2: potential at point a.
（１）（２）式よりβ１、β２を求めると
β１=Gm2／2ld
β２=2ld・Gm2・［（Vcom-Vth1）・Gm-2ld］-1・［（Vcom-2Vth2+Vth1）・Gm+2ld］-1
・・・（３）
となる
すなわち所望のトランスコンダクタＧｍ，バイアス電流に対しβ１，β２が求まる。こ
れはＧｍ及びＩｄが独立に設定可能であることを意味し、回路設計自由度の高い差動対回
路を得ることができる。
(1) When β1 and β2 are obtained from equation (2), β1 = Gm 2 / 2ld
β2 = 2ld ・ Gm 2・ [(Vcom-Vth 1 ) ・ Gm-2ld] -1・ [(Vcom-2Vth 2 + Vth 1 ) ・ Gm + 2ld] -1
... (3)
That is, β1 and β2 are obtained for the desired transconductor Gm and bias current. This means that Gm and Id can be set independently, and a differential pair circuit with a high degree of freedom in circuit design can be obtained.
また、本実施形態によれば、テール電流源となるトランジスタＭ２，Ｍ４のバイアス電
圧は差動信号入力端子から供給を受けるため、改めてバイアス電圧発生回路を必要としな
いので、回路規模の低減を図ることもできる。
Further, according to the present embodiment, since the bias voltages of the transistors M2 and M4 serving as the tail current sources are supplied from the differential signal input terminal, a bias voltage generation circuit is not required again, so that the circuit scale is reduced. You can also.
本実施形態における差動対回路のＣＭＲＲは、トランジスタＭ２（またはＭ４）のドレ
イン・ソース間の等価抵抗をＲｔａｉｌとすると下記式で表わされる。
ＣＭＲＲ＝１＋ｇｍ１・Ｒtail ・・・（４）
ｇｍ１・Ｒｔａｉｌは通常１より大きい値をとるので、ＣＭＲＲは１より十分大きくなる
。従って、本実施形態によれば、十分なＣＭＭＲを有し、回路規模を大きくすること無く
、Ｇｍ及びＩｄを独立に設定可能な差動対回路を得ることができる。
The CMRR of the differential pair circuit in the present embodiment is expressed by the following equation when the equivalent resistance between the drain and the source of the transistor M2 (or M4) is Rtail.
CMRR = 1 + gm1 · Rtail (4)
Since gm1 · Rtail is normally larger than 1, CMRR is sufficiently larger than 1. Therefore, according to the present embodiment, it is possible to obtain a differential pair circuit having sufficient CMMR and capable of independently setting Gm and Id without increasing the circuit scale.
なお、各トランジスタのスレッショルド電圧Ｖｔｈが等しいとし、入力のバイアス電圧
をＶｃｍとすると、図1中のa点の電位Ｖａは下記式で表わされる。
Ｖａ＝Ｖｃｍ−Ｖｔｈ−Δ＜Ｖｃｍ−Ｖｔｈ ・・・（５）
となる（ただしΔはオーバードライブ電圧）。一方、下側のトランジスタＭ２，Ｍ４が線
形領域で動作する条件は：
Ｖａ＜Ｖｃｍ−Ｖｔｈである。したがって、（５）よりトランジスタＭ２，Ｍ４が線形領
域で動作することが分かる。
If the threshold voltage Vth of each transistor is equal and the input bias voltage is Vcm, the potential Va at point a in FIG. 1 is expressed by the following equation.
Va = Vcm−Vth−Δ <Vcm−Vth (5)
Where Δ is the overdrive voltage. On the other hand, the conditions under which the lower transistors M2, M4 operate in the linear region are:
Va <Vcm−Vth. Therefore, it can be seen from (5) that the transistors M2 and M4 operate in the linear region.
図２は本発明の他の実施形態である差動対回路を示す回路図である。 FIG. 2 is a circuit diagram showing a differential pair circuit according to another embodiment of the present invention.
図１で示した差動対回路においてトランジスタＭ１，Ｍ３の共通ソースをトランジスタ
Ｍ５，Ｍ６で置き換えた構成を採用している。図１と同じ構成部分の説明は省略する。
The differential pair circuit shown in FIG. 1 employs a configuration in which the common sources of the transistors M1 and M3 are replaced with transistors M5 and M6. Description of the same components as those in FIG. 1 is omitted.
トランジスタＭ１，Ｍ３のソース端子は、トランジスタＭ５のドレイン／ソース端子、
及びトランジスタＭ６のドレイン／ソース端子と共通に接続されている。トランジスタＭ
５のゲートは入力端子ＩＮ１に接続され、トランジスタＭ６のゲートは入力端子ＩＮ２に
接続されている。
The source terminals of the transistors M1 and M3 are the drain / source terminals of the transistor M5,
And the drain / source terminal of the transistor M6. Transistor M
5 is connected to the input terminal IN1, and the gate of the transistor M6 is connected to the input terminal IN2.
このトランジスタＭ５，Ｍ６は線形領域で動作し、差動対回路の縮退抵抗として作用す
る。
The transistors M5 and M6 operate in a linear region and act as a degenerative resistor of the differential pair circuit.
トランジスタＭ１のソース側ａ点とトランジスタＭ３のソース側ｂ点との間の等価抵抗
をＲｄとすると、差動入力成分に対するトランスコンダクタンスＧｍは下記の式で表わさ
れる。
Ｇｍ＝ｇｍ１／（１＋ｇｍ１・Ｒｓ） ・・・（６）
ただし Ｒｓ＝Ｒtail／／（Rｄ／２） ・・・（７）
この（７）式はRｓがＲtailとRｄ／２との並列抵抗であることを表わしている。
When the equivalent resistance between the source side point a of the transistor M1 and the source side point b of the transistor M3 is Rd, the transconductance Gm with respect to the differential input component is expressed by the following equation.
Gm = gm1 / (1 + gm1 · Rs) (6)
However, Rs = Rtail // (Rd / 2) (7)
This equation (7) represents that Rs is a parallel resistance of Rtail and Rd / 2.
図１で示した差動対回路に比較し、GmをＲｓによって調整することができ、より回路設
計の自由度が増すという利点がある。
Compared with the differential pair circuit shown in FIG. 1, Gm can be adjusted by Rs, and there is an advantage that the degree of freedom in circuit design is further increased.
図３は本発明の他の実施形態である差動対回路を示す回路図である。 FIG. 3 is a circuit diagram showing a differential pair circuit according to another embodiment of the present invention.
図２で示した差動対回路においてテール電流源トランジスタＭ２，Ｍ４のゲートに接続
される入力端子が入れ替えられている。
In the differential pair circuit shown in FIG. 2, the input terminals connected to the gates of the tail current source transistors M2 and M4 are switched.
すなわちトランジスタＭ２のゲートが入力端子ＩＮ２に接続され、トランジスタＭ４の
ゲートが入力端子ＩＮ１に接続されている。
That is, the gate of the transistor M2 is connected to the input terminal IN2, and the gate of the transistor M4 is connected to the input terminal IN1.
仮にＩＮ１に印加される信号電圧がプラスに、ＩＮ２がマイナスであったとすると、ト
ランジスタＭ１のドレイン電流はトランジスタＭ３のドレイン電流に比較して大きくなり
、トランジスタＭ４のドレイン電流はトランジスタＭ２のドレイン電流に比較して大きく
なる。
If the signal voltage applied to IN1 is positive and IN2 is negative, the drain current of the transistor M1 becomes larger than the drain current of the transistor M3, and the drain current of the transistor M4 becomes the drain current of the transistor M2. It becomes large compared.
従って図２に示した差動対回路に比べ、トランジスタＭ１，Ｍ２の電流変化分がより多
くトランジスタＭ５，Ｍ６に流れることになり、等価的にトランジスタＭ２，Ｍ４のドレ
イン・ソース間抵抗Ｒｔａｉｌが大きく見える。
Therefore, compared to the differential pair circuit shown in FIG. 2, the current change amount of the transistors M1 and M2 flows more through the transistors M5 and M6, and the drain-source resistance Rtail of the transistors M2 and M4 is equivalently larger. appear.
上記（７）式においてＲｔａｉｌ＞＞ＲｄならばＲｓ＝Ｒｄ／２となることから、上記
（６）式により差動対回路のトランスコンダクタンスＧｍは下記のとおりとなる。
Ｇｍ＝ｇｍ１／（１＋ｇｍ１・（Ｒｄ／２）） ・・・（８）
ここでｇｍ１・（Ｒｄ／２）＞＞１とすれば（８）式は下記のとおりとなる。
Ｇｍ＝２／Ｒｄ ・・・（９）
従ってトランスコンダクタＧｍは縮退抵抗の値のみによって決定することができ、回路設
計が容易となる。
In the above equation (7), if Rtail >> Rd, Rs = Rd / 2, so that the transconductance Gm of the differential pair circuit is as follows according to the above equation (6).
Gm = gm1 / (1 + gm1 · (Rd / 2)) (8)
Here, if gm1 · (Rd / 2) >> 1, the formula (8) becomes as follows.
Gm = 2 / Rd (9)
Therefore, the transconductor Gm can be determined only by the value of the degeneration resistance, and the circuit design becomes easy.
図４は本発明の他の実施形態である差動対回路を示す回路図である。 FIG. 4 is a circuit diagram showing a differential pair circuit according to another embodiment of the present invention.
図２で示した差動対回路においてトランジスタＭ７，Ｍ８が追加されている。トランジ
スタＭ７のゲートは入力端子ＩＮ２に接続され、ソースはグラウンドに接続され、ドレイ
ンはトランジスタＭ１のソースと接続されている。トランジスタＭ８のゲートは入力端子
ＩＮ１に接続され、ソースはグラウンドに接続され、ドレインはトランジスタＭ３のソー
スと接続されている。
Transistors M7 and M8 are added to the differential pair circuit shown in FIG. The gate of the transistor M7 is connected to the input terminal IN2, the source is connected to the ground, and the drain is connected to the source of the transistor M1. The gate of the transistor M8 is connected to the input terminal IN1, the source is connected to the ground, and the drain is connected to the source of the transistor M3.
小振幅差動入力信号に対しトランジスタＭ２とＭ７，Ｍ４とＭ８の並列接続によるドレ
イン・ソース間抵抗は常に一定であるので、ａ点またはｂ点とグラウンドとの間の等価抵
抗Ｒｔａｉｌは常に一定となる。
Since the drain-source resistance due to the parallel connection of the transistors M2 and M7 and M4 and M8 is always constant for the small amplitude differential input signal, the equivalent resistance Rtail between the point a or the point b and the ground is always constant. Become.
従って（７）式におけるＲｓの値が一定となることから、（９）式におけるＧｍも一定
となる。すなわち、入力信号に関わらずＧｍを一定に保つことができる。
Therefore, since the value of Rs in equation (7) is constant, Gm in equation (9) is also constant. That is, Gm can be kept constant regardless of the input signal.
図５は本発明の他の実施形態である１段構成の平衡型演算増幅回路を示す回路図である
。
FIG. 5 is a circuit diagram showing a balanced operational amplifier circuit having a single-stage configuration according to another embodiment of the present invention.
図２で示した差動対回路を用い、負荷としてトランジスタＭ７，Ｍ８が接続されている
。トランジスタＭ７のドレインがトランジスタＭ１のドレインと接続され、ソースが電源
Ｖｄｄに接続されており、トランジスタＭ８のドレインがトランジスタＭ３のドレインと
接続され、ソースが電源Ｖｄｄに接続されている。
The differential pair circuit shown in FIG. 2 is used, and transistors M7 and M8 are connected as loads. The drain of the transistor M7 is connected to the drain of the transistor M1, the source is connected to the power supply Vdd, the drain of the transistor M8 is connected to the drain of the transistor M3, and the source is connected to the power supply Vdd.
トランジスタＭ１のドレインから出力ＯＵＴ１を、トランジスタＭ３のドレインから出
力ＯＵＴ２を取り出す。
The output OUT1 is extracted from the drain of the transistor M1, and the output OUT2 is extracted from the drain of the transistor M3.
コモンモードフィードバック回路（ＣＭＦＢ）の入力は出力ＯＵＴ１，ＯＵＴ２に接続
され、ＣＭＦＢ回路の出力はトランジスタＭ７，Ｍ８のゲートにフィードバックされ、出
力ＯＵＴ１，ＯＵＴ２のコモンモード電圧を一定の値に保っている。
The input of the common mode feedback circuit (CMFB) is connected to the outputs OUT1 and OUT2, and the output of the CMFB circuit is fed back to the gates of the transistors M7 and M8 to keep the common mode voltage of the outputs OUT1 and OUT2 at a constant value.
このように本発明に係る差動対回路とＣＭＦＢ回路とを組み合わせることで、平衡型演
算増幅回路を構成することができる。
In this way, a balanced operational amplifier circuit can be configured by combining the differential pair circuit according to the present invention and the CMFB circuit.
なおＣＭＦＢ回路としては各種のものを用いることが可能である。例えば、ＣＭＦＢ回
路としては、例えばC.-C. Shin et al., 'Reference Refreshing Cyclic Analog-to-Digi
tal and Digital-to-Analog Converters', IEEE Journal of Solid-State Circuits, Vol
.21, no.4, pp. 544-554, August 1986記載のものを用いることができる。
Note that various types of CMFB circuits can be used. For example, as the CMFB circuit, for example, C.-C. Shin et al., 'Reference Refreshing Cyclic Analog-to-Digi
tal and Digital-to-Analog Converters', IEEE Journal of Solid-State Circuits, Vol
.21, no.4, pp. 544-554, August 1986 can be used.
図６は本発明の他の実施形態である２段構成の平衡型演算増幅回路を示す回路図である
。
FIG. 6 is a circuit diagram showing a two-stage balanced operational amplifier circuit according to another embodiment of the present invention.
図２で示した差動対回路を用い、負荷としてトランジスタＭ７，Ｍ８が接続されている
点は図５と同様である。さらに２段目の増幅段としてトランジスタＭ９及びＭ１１を備え
ている。トランジスタＭ１のドレインはトランジスタＭ９のゲートに、トランジスタＭ３
のドレインはトランジスタＭ１１のゲートに接続されている。トランジスタＭ９，Ｍ１１
の負荷としてトランジスタＭ１０，Ｍ１２が接続されている。負荷となるトランジスタＭ
１０，Ｍ１２のゲートにはバイアス電圧Ｖｂｉａｓが供給される。
The point that transistors M7 and M8 are connected as loads using the differential pair circuit shown in FIG. 2 is the same as in FIG. Further, transistors M9 and M11 are provided as the second amplification stage. The drain of the transistor M1 is connected to the gate of the transistor M9, and the transistor M3
Is connected to the gate of the transistor M11. Transistors M9 and M11
Transistors M10 and M12 are connected as loads. Transistor M as load
A bias voltage Vbias is supplied to the gates of 10 and M12.
トランジスタＭ１０のドレインがトランジスタＭ９のドレインと接続され、ソースが電
源Ｖｄｄに接続されており、トランジスタＭ１２のドレインがトランジスタＭ１１のドレ
インと接続され、ソースが電源Ｖｄｄに接続されている。
The drain of the transistor M10 is connected to the drain of the transistor M9, the source is connected to the power supply Vdd, the drain of the transistor M12 is connected to the drain of the transistor M11, and the source is connected to the power supply Vdd.
トランジスタＭ９のドレインから出力ＯＵＴ１を、トランジスタＭ１１のドレインから
出力ＯＵＴ２を取り出す。
The output OUT1 is extracted from the drain of the transistor M9, and the output OUT2 is extracted from the drain of the transistor M11.
コモンモードフィードバック回路（ＣＭＦＢ）の入力は出力ＯＵＴ１，ＯＵＴ２に接続
され、ＣＭＦＢ回路の出力はトランジスタＭ７，Ｍ８のゲートにフィードバックされ、出
力ＯＵＴ１，ＯＵＴ２のコモンモード電圧を一定の値に保っている。
The input of the common mode feedback circuit (CMFB) is connected to the outputs OUT1 and OUT2, and the output of the CMFB circuit is fed back to the gates of the transistors M7 and M8 to keep the common mode voltage of the outputs OUT1 and OUT2 at a constant value.
本実施形態の２段目の増幅段はソース接地回路であり、電源・グラウンド間に縦積みさ
れるトランジスタは２個である。従って、本発明に係る差動対回路と同様に２段目の増幅
段も低電圧での動作が可能となる。
The second amplification stage of the present embodiment is a source grounded circuit, and two transistors are vertically stacked between the power source and the ground. Therefore, similarly to the differential pair circuit according to the present invention, the second amplification stage can operate at a low voltage.
また１段構成の場合に比較し利得を高くすることができる。 Further, the gain can be increased as compared with the case of the one-stage configuration.
図７は本発明の他の実施形態である２段構成の平衡型演算増幅回路を示す回路図であり
、図８はそのブロック図である。
FIG. 7 is a circuit diagram showing a two-stage balanced operational amplifier circuit according to another embodiment of the present invention, and FIG. 8 is a block diagram thereof.
差動対回路及び２段構成の増幅段を構成する回路（トランジスタＭ１乃至Ｍ１２）は図
６に示したものと同一でありその説明は省略する。
The circuit (transistors M1 to M12) constituting the differential pair circuit and the two-stage amplifier stage is the same as that shown in FIG. 6, and the description thereof is omitted.
トランジスタＭ１３乃至Ｍ１８でＣＭＦＢ回路を構成している。 The CMFB circuit is configured by the transistors M13 to M18.
トランジスタＭ１３はソースがグラウンドに接続され、ゲートはトランジスタＭ９のゲ
ートに接続されている。トランジスタＭ１３のドレインは、ソースが電源Ｖｄｄに接続さ
れたトランジスタＭ１４のドレインに接続され、このトランジスタＭ１４のゲートはトラ
ンジスタＭ１０と同じくバイアス電圧Ｖｂｉａｓが供給されている。
The transistor M13 has a source connected to the ground and a gate connected to the gate of the transistor M9. The drain of the transistor M13 is connected to the drain of the transistor M14 whose source is connected to the power supply Vdd, and the gate of the transistor M14 is supplied with the bias voltage Vbias as in the transistor M10.
同様にトランジスタＭ１５はソースがグラウンドに接続され、ゲートはトランジスタＭ
１１のゲートに接続されている。トランジスタＭ１５のドレインは、ソースが電源Ｖｄｄ
に接続されたトランジスタＭ１６のドレインに接続され、このトランジスタＭ１６のゲー
トはトランジスタＭ１２と同じくバイアス電圧Ｖｂｉａｓが供給されている。
Similarly, the transistor M15 has a source connected to the ground and a gate connected to the transistor M15.
11 gates. The drain of the transistor M15 is connected to the power supply Vdd.
The transistor M16 is connected to the drain of the transistor M16, and the gate of the transistor M16 is supplied with the bias voltage Vbias like the transistor M12.
トランジスタＭ１３，Ｍ１４，Ｍ１５，Ｍ１６のドレインは互いに接続され、ソースが
グラウンドに接続されたトランジスタＭ１７のゲートに接続されている。トランジスタＭ
１７のドレインには、ソースが電源Ｖｄｄに接続されダイオード接続されたトランジスタ
Ｍ１８のドレインが接続されている。
The drains of the transistors M13, M14, M15, and M16 are connected to each other, and the source is connected to the gate of the transistor M17 that is connected to the ground. Transistor M
The drain of 17 is connected to the drain of a transistor M18, the source of which is connected to the power supply Vdd and diode-connected.
このトランジスタＭ１８のドレインからの出力がトランジスタＭ７，Ｍ８のゲートに供
給されている。
The output from the drain of the transistor M18 is supplied to the gates of the transistors M7 and M8.
すなわち、トランジスタＭ１乃至Ｍ１２で構成される差動対回路の負荷であるトランジ
スタＭ７，Ｍ８のドレイン電圧を入力とし、トランジスタＭ７，Ｍ８のゲート電圧にフィ
ードバック制御をかけている回路構成となっている。
That is, the circuit configuration is such that the drain voltages of the transistors M7 and M8, which are the loads of the differential pair circuit composed of the transistors M1 to M12, are input and feedback control is applied to the gate voltages of the transistors M7 and M8.
ついで図８に示すブロック図を用いて回路動作を説明する。図８において、Ａ１はトラ
ンジスタＭ１乃至Ｍ８で構成される差動対回路を示しており、4つの入力端子（ＩＮ１，
ＩＮ２およびＣＭＦＢ端子）及び２つの出力端子を持つ。２つの出力端子は増幅器Ａ２−
１，Ａ２−２の入力端子と夫々接続される。Ａ２−１はトランジスタＭ９，Ｍ１０，Ｍ１
３，Ｍ１４で構成される１入力２出力の増幅器であり、Ａ２−２はトランジスタＭ１１，
Ｍ１２，Ｍ１５，Ｍ１６で構成される1入力2出力の増幅器をそれぞれ示す。Ａ２−１の2
つの出力端子からは、等しい電流Ｉｏｕｔ１が、Ａ２−２の２つの出力端子からは、等し
い電流Ｉｏｕｔ２がそれぞれ出力される。一方のＩｏｕｔ１及びＩｏｕｔ２は夫々出力端
子ＯＵＴ１，ＯＵＴ２から出力され、他方のＩｏｕｔ１及びＩｏｕｔ２は互いに接続され
て増幅器Ａ３の入力となる。
Next, the circuit operation will be described with reference to the block diagram shown in FIG. In FIG. 8, A1 shows a differential pair circuit composed of transistors M1 to M8, and has four input terminals (IN1, IN1).
IN2 and CMFB terminals) and two output terminals. The two output terminals are the amplifier A2-
1 and A2-2 are respectively connected to the input terminals. A2-1 is a transistor M9, M10, M1
3 and M14 is a 1-input 2-output amplifier, and A2-2 is a transistor M11,
A 1-input 2-output amplifier composed of M12, M15, and M16 is shown. A2-1-2
An equal current Iout1 is output from the two output terminals, and an equal current Iout2 is output from the two output terminals A2-2. One Iout1 and Iout2 are output from the output terminals OUT1 and OUT2, respectively, and the other Iout1 and Iout2 are connected to each other and input to the amplifier A3.
Ａ３は、トランジスタＭ１７，Ｍ１８で構成される増幅器を示している。Ａ３において
は、トランジスタＭ１８がダイオード接続されているため、利得は低い。例えば、トラン
ジスタＭ１７，Ｍ１８のトランスコンダクタンスが等しいときは、電圧利得は1倍となる
。
A3 shows an amplifier composed of transistors M17 and M18. In A3, the gain is low because the transistor M18 is diode-connected. For example, when the transconductances of the transistors M17 and M18 are equal, the voltage gain is 1 time.
いま仮に、差動対回路Ａ１の出力のコモンモード電圧が定常状態よりも上がったとする
。このとき、Ａ１にフィードバックされるＣＭＦＢ電圧Ｖｆｂは上がるから、全体として
Ａ１の出力のコモンモード電圧が下がる方向にフィードバックが働くことになる。したが
って、Ａ１出力のコモンモード電圧はフィードバックにより安定化される。
差動対回路Ａ１の出力電圧Ｖｏ１Ｖｏ２を、次式のように差動電圧Ｖｄと同相電圧Ｖｃｍ
を用いて表す
Ｖｏ１＝Ｖｄ／２＋Ｖｃｍ ・・・（１０）
Ｖｏ２＝−Ｖｄ／２＋Ｖｃｍ ・・・（１１）
このとき、増幅器Ａ２−１，Ａ２−２の出力電流Ｉｏｕｔ１，Ｉｏｕｔ２は次式のように
表わされる。
Ｉｏｕｔ１＝ｇｍ２・Ｖｏ１＝ｇｍ２（Ｖｄ／２＋Ｖｃｍ） ・・・（１２）
Ｉｏｕｔ２＝ｇｍ２・Ｖｏ２＝ｇｍ２（−Ｖｄ／２＋Ｖｃｍ） ・・・（１３）
ただし、ｇｍ２は増幅器Ａ２−１またはＡ２−２のトランスコンダクタンスである。増幅
器Ａ２−１，Ａ２−２の出力は増幅器Ａ３の入力端子において互いに接続されているので
Ｉｏｕｔ１とＩｏｕｔ２とは加算され、差動電流成分はキャンセルされ、同相成分のみが
残る。
Suppose now that the common mode voltage of the output of the differential pair circuit A1 is higher than the steady state. At this time, since the CMFB voltage Vfb fed back to A1 increases, the feedback acts in the direction in which the common mode voltage of the output of A1 decreases as a whole. Therefore, the common mode voltage of the A1 output is stabilized by feedback.
The output voltage Vo1Vo2 of the differential pair circuit A1 is changed to the differential voltage Vd and the common mode voltage Vcm as shown in the following equation
Vo1 = Vd / 2 + Vcm expressed by using (10)
Vo2 = −Vd / 2 + Vcm (11)
At this time, the output currents Iout1 and Iout2 of the amplifiers A2-1 and A2-2 are expressed as follows.
Iout1 = gm2 / Vo1 = gm2 (Vd / 2 + Vcm) (12)
Iout2 = gm2 · Vo2 = gm2 (−Vd / 2 + Vcm) (13)
Where gm2 is the transconductance of the amplifier A2-1 or A2-2. Since the outputs of the amplifiers A2-1 and A2-2 are connected to each other at the input terminal of the amplifier A3, Iout1 and Iout2 are added, the differential current component is canceled, and only the in-phase component remains.
したがって増幅器Ａ２−１，Ａ２−２，Ａ３を使用することで同相成分のみを抽出する
ことができ、ＣＭＦＢ回路として用いることができる。
Therefore, only the in-phase component can be extracted by using the amplifiers A2-1, A2-2, and A3, and can be used as a CMFB circuit.
なお、増幅器Ａ３の入力インピーダンスは非常に高く、電流が流れ込むことはできない
から、本実施形態における平衡型増幅器では、Ｉｏｕｔ１＋Ｉｏｕｔ２＝０となるように
帰還がかかる。すなわち、出力電流に同相成分は現れないことになる。
Since the input impedance of the amplifier A3 is very high and current cannot flow in, the balanced amplifier according to the present embodiment performs feedback so that Iout1 + Iout2 = 0. That is, no in-phase component appears in the output current.
本実施形態ではＣＭＦＢ回路においても電源・グラウンド間に縦積みされるトランジス
タは２個である。従って、平衡型演算増幅回路全体としても低電圧動作が可能となる。
In the present embodiment, even in the CMFB circuit, two transistors are stacked vertically between the power source and the ground. Therefore, the whole balanced operational amplifier circuit can operate at a low voltage.
本発明に係る演算増幅器は各種の用途に用いることができる。一例としてサンプルホー
ルド回路，フィルタへ適用した実施態様を説明する。
The operational amplifier according to the present invention can be used for various applications. An embodiment applied to a sample hold circuit and a filter will be described as an example.
図９および図１０は、本発明の演算増幅回路を用いた本発明の実施形態であるサンプル
ホールド回路を示している。
FIG. 9 and FIG. 10 show a sample and hold circuit that is an embodiment of the present invention using the operational amplifier circuit of the present invention.
サンプルホールド回路は、書き込み時では、図９に示されるようにスイッチＳＷ１乃至
ＳＷ６は閉成され、スイッチＳＷ７乃至ＳＷ１０が開成される。この状態において、入力
信号ＩＮ１，ＩＮ２が入力されると、入力信号がキャパシタＣ１，Ｃ２に蓄積される。即
ち、入力信号が記憶される。読み出し時には、図１０に示されるようにスイッチＳＷ１乃
至ＳＷ６が開成され，スイッチＳＷ７乃至ＳＷ１０が閉成される。このとき、キャパシタ
Ｃ１，Ｃ２に蓄積された信号が演算増幅回路ＯＰＡに入力される。この演算増幅回路ＯＰ
Ａに上述のごとくの本発明に係る演算増幅回路を用いる。
In the sample and hold circuit, at the time of writing, as shown in FIG. 9, the switches SW1 to SW6 are closed and the switches SW7 to SW10 are opened. In this state, when the input signals IN1 and IN2 are input, the input signals are accumulated in the capacitors C1 and C2. That is, the input signal is stored. At the time of reading, the switches SW1 to SW6 are opened and the switches SW7 to SW10 are closed as shown in FIG. At this time, signals accumulated in the capacitors C1 and C2 are input to the operational amplifier circuit OPA. This operational amplifier OP
The operational amplifier circuit according to the present invention as described above is used for A.
上記のようなサンプルホールド回路では、スイッチはＭＯＳトランジスタによって構成
され、ＭＯＳトランジスタはオンオフするときにチャンネル形成がある。このチャンネル
形成のとき電荷成分が同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、こ
の電圧上昇を抑えないと、サンプルホールド回路が飽和状態となってしまう。
In the sample and hold circuit as described above, the switch is constituted by a MOS transistor, and a channel is formed when the MOS transistor is turned on and off. When this channel is formed, charge components enter in phase. For this reason, the voltage rises in the channel portion, and the sample and hold circuit will be saturated unless this voltage rise is suppressed.
この実施形態では、同相成分が演算増幅回路ＯＰＡにおいて相殺されるので、同相利得
が低減するとともに、サンプルホールド回路の低電源電圧化が実現できる。
In this embodiment, since the in-phase component is canceled out in the operational amplifier circuit OPA, the in-phase gain is reduced and the power supply voltage of the sample and hold circuit can be reduced.
図１１は、本発明の演算増幅回路を用いた本発明の実施形態であるフィルタを示してい
る。
FIG. 11 shows a filter which is an embodiment of the present invention using the operational amplifier circuit of the present invention.
フィルタは積分器で構成される。本実施形態のフィルタは５次のリープフロッグフィル
タであり、多入力の積分器Ｉｎｔ１，Ｉｎｔ２，Ｉｎｔ３，Ｉｎｔ４及びＩｎｔ５から構
成される。この積分器は図１２に示されるように増幅器Ａｍｐ１と抵抗Ｒ１乃至Ｒ４と容
量Ｃ１，Ｃ２により構成される。この増幅器Ａｍｐ１に本発明に係る演算増幅回路が用い
られる。従って低電圧での駆動が可能となる。
The filter is composed of an integrator. The filter according to this embodiment is a fifth-order leapfrog filter, and includes multi-input integrators Int1, Int2, Int3, Int4, and Int5. As shown in FIG. 12, the integrator includes an amplifier Amp1, resistors R1 to R4, and capacitors C1 and C2. The operational amplifier circuit according to the present invention is used for the amplifier Amp1. Therefore, driving at a low voltage is possible.
本実施形態ではＬＰＦ（Low Pass Filter）を想定しているが、本発明に係る平衡型増
幅器を用いたフィルタ回路はこれに限らず、フィルタ回路の構成を変えることでＨＰＦ（
High Pass Filter）やＢＰＦ（Band Pass Filter）を作ることも可能である。
In this embodiment, an LPF (Low Pass Filter) is assumed. However, the filter circuit using the balanced amplifier according to the present invention is not limited to this, and the HPF (
High Pass Filter) and BPF (Band Pass Filter) can also be made.
本実施形態のフィルタはリープフロッグ構成を採用したが、本発明の平衡型増幅器を用
いたフィルタ回路はこれに限らない。また、フィルタの特性に関しても例えば本実施例で
用いた積分器の特性を変えることで、バタワース、チェビシェフ、ベッセル等、様々な特
性を有する回路を構成することも可能である。
The filter of the present embodiment employs a leap frog configuration, but the filter circuit using the balanced amplifier of the present invention is not limited to this. In addition, regarding the characteristics of the filter, for example, by changing the characteristics of the integrator used in this embodiment, a circuit having various characteristics such as Butterworth, Chebyshev, and Bessel can be configured.
なお本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範
囲での種々の変形，構成要素の追加が可能である。
The present invention is not limited to the above-described embodiments, and various modifications and additions of components can be made without departing from the spirit of the present invention.
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ
１３，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７，Ｍ１８ ・・・ トランジスタ
M1, M2, M3, M4, M5, M6, M7, M8, M9, M10, M11, M12, M
13, M14, M15, M16, M17, M18... Transistor
Claims (6)
前記第１の入力端子にゲートが接続された第１及び第２のトランジスタと；
前記第２の入力端子にゲートが接続された第３及び第４のトランジスタとを備え；
前記第１及び第３のトランジスタのソースと前記第２及び第４のトランジスタのドレイン
とが接続され；
前記第２及び第４のトランジスタのソースは電源若しくはグランドに接続され；
前記第２及び第４のトランジスタは線形領域で動作することを特徴とする差動対回路。 First and second input terminals to which a differential input voltage is input;
First and second transistors having a gate connected to the first input terminal;
Third and fourth transistors having gates connected to the second input terminals;
The sources of the first and third transistors are connected to the drains of the second and fourth transistors;
The sources of the second and fourth transistors are connected to a power supply or ground;
The differential pair circuit, wherein the second and fourth transistors operate in a linear region.
前記第１の入力端子にゲートが接続された第１，第２及び第５のトランジスタと；
前記第２の入力端子にゲートが接続された第３，第４及び第６のトランジスタとを備え；
前記第１のトランジスタのソースと前記第２のトランジスタのドレインとが接続され；
前記第３のトランジスタのソースと前記第４のトランジスタのドレインとが接続され；
前記第５のトランジスタは、そのソース及びドレインで前記第１及び第３のトランジスタ
のソース間を接続するように接続され；
前記第６のトランジスタは、そのソース及びドレインで前記第１及び第３のトランジスタ
のソース間を接続するように接続され；
前記第２及び第４のトランジスタのソースは電源若しくはグランドに接続され；
前記第２，第４，第５及び第６のトランジスタは線形領域で動作することを特徴とする差
動対回路。 First and second input terminals to which a differential input voltage is input;
First, second and fifth transistors having gates connected to the first input terminal;
Third, fourth and sixth transistors having a gate connected to the second input terminal;
The source of the first transistor and the drain of the second transistor are connected;
A source of the third transistor and a drain of the fourth transistor are connected;
The fifth transistor is connected at its source and drain to connect between the sources of the first and third transistors;
The sixth transistor is connected at its source and drain to connect between the sources of the first and third transistors;
The sources of the second and fourth transistors are connected to a power supply or ground;
The differential pair circuit, wherein the second, fourth, fifth and sixth transistors operate in a linear region.
前記第１の入力端子にゲートが接続された第１，第４及び第５のトランジスタと；
前記第２の入力端子にゲートが接続された第２，第３及び第６のトランジスタとを備え；
前記第１のトランジスタのソースと前記第２のトランジスタのドレインとが接続され；
前記第３のトランジスタのソースと前記第４のトランジスタのドレインとが接続され；
前記第５のトランジスタのソース及びドレインは、前記第１及び第３のトランジスタのソ
ース間を接続するように接続され；
前記第６のトランジスタのソース及びドレインは、前記第１及び第３のトランジスタのソ
ース間を接続するように接続され；
前記第２及び第４のトランジスタのソースは電源若しくはグランドに接続され；
前記第２，第４，第５及び第６のトランジスタは線形領域で動作することを特徴とする差
動対回路。 First and second input terminals to which a differential input voltage is input;
First, fourth and fifth transistors having gates connected to the first input terminal;
Second, third and sixth transistors having gates connected to the second input terminals;
The source of the first transistor and the drain of the second transistor are connected;
A source of the third transistor and a drain of the fourth transistor are connected;
The source and drain of the fifth transistor are connected to connect between the sources of the first and third transistors;
The source and drain of the sixth transistor are connected to connect between the sources of the first and third transistors;
The sources of the second and fourth transistors are connected to a power supply or ground;
The differential pair circuit, wherein the second, fourth, fifth and sixth transistors operate in a linear region.
前記第１の入力端子にゲートが接続された第１，第２，第５及び第８のトランジスタと；
前記第２の入力端子にゲートが接続された第３，第４，第６及び第７のトランジスタとを
備え；
前記第１のトランジスタのソースと前記第２のトランジスタのドレインとが接続され；
前記第３のトランジスタのソースと前記第４のトランジスタのドレインとが接続され；
前記第５のトランジスタは、そのソース及びドレインで前記第１及び第３のトランジスタ
のソース間を接続するように接続され；
前記第６のトランジスタは、そのソース及びドレインで前記第１及び第３のトランジスタ
のソース間を接続するように接続され；
前記第７のトランジスタはそのソースが前記第２のトランジスタのソースと接続され、そ
のドレインが前記第２のトランジスタのドレインと接続され；
前記第８のトランジスタはそのソースが前記第４のトランジスタのソースと接続され、そ
のドレインが前記第４のトランジスタのドレインと接続され；
前記第２，第４，第７及び第８のトランジスタのソースは電源若しくはグランドに接続さ
れ；
前記第２，第４，第５，第６，第７及び第８のトランジスタは線形領域で動作することを
特徴とする差動対回路。 First and second input terminals to which a differential input voltage is input;
First, second, fifth and eighth transistors having a gate connected to the first input terminal;
Third, fourth, sixth and seventh transistors having a gate connected to the second input terminal;
The source of the first transistor and the drain of the second transistor are connected;
A source of the third transistor and a drain of the fourth transistor are connected;
The fifth transistor is connected at its source and drain to connect between the sources of the first and third transistors;
The sixth transistor is connected at its source and drain to connect between the sources of the first and third transistors;
The seventh transistor has a source connected to the source of the second transistor and a drain connected to the drain of the second transistor;
The eighth transistor has its source connected to the source of the fourth transistor and its drain connected to the drain of the fourth transistor;
The sources of the second, fourth, seventh and eighth transistors are connected to a power supply or ground;
The differential pair circuit, wherein the second, fourth, fifth, sixth, seventh and eighth transistors operate in a linear region.
とを特徴とする演算増幅回路。 5. An operational amplifier circuit comprising the differential pair circuit according to claim 1 and a load that receives an output current of the differential pair circuit.
ドバック回路を備えたことを特徴とする請求項５記載の演算増幅回路。 6. The operational amplifier circuit according to claim 5, further comprising a common mode feedback circuit for making a common mode voltage of a differential pair output of the differential pair circuit constant.
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