KR100862687B1 - Transconductor and proportional integral controller comprising thereof - Google Patents
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Abstract
본 발명은 트랜스컨덕터 및 이를 포함하는 적분기와 비례적분 제어기에 관한 것이다.The present invention relates to a transconductor and an integrator and a proportional integral controller including the same.
이러한 본 발명의 트랜스컨덕터는 각각 크기가 다른 2개의 트랜지스터를 포함하고, 2개의 트랜지스터 중 큰 트랜지스터의 주전류는 기저 전압원으로 흐르는 제1 및 제2 차동 입력단을 포함하는 입력부 및 각 차동 입력단에 포함된 2개의 트랜지스터 중 작은 트랜지스터의 주전류를 전류 미러링을 통하여 출력하는 출력부를 포함한다.The transconductor of the present invention includes two transistors of different sizes, and the main current of the larger one of the two transistors is included in the input unit including the first and second differential input stages flowing to the base voltage source and each differential input stage. An output unit for outputting the main current of the smaller of the two transistors through the current mirroring.
이러한 본 발명에 따르면, 적분기와 비례제어 적분기 및 이에 이용되는 트랜스컨덕터를 하나의 칩 내부에 구현할 수 있는 등의 효과가 있다.According to the present invention, an integrator, a proportional control integrator, and a transconductor used therein may be implemented in one chip.
트랜스컨덕터, 적분기, 비례적분 제어기, 트랜스컨덕턴스, 과도 응답 Transconductor, Integrator, Proportional Integrator, Transconductance, Transient Response
Description
도 1은 종래의 적분기를 나타낸 도면이다.1 is a view showing a conventional integrator.
도 2는 종래의 적분기에 영점(zero)과 극점(pole)을 추가하여 구성한 비례적분 제어기를 나타낸 도면이다.2 is a diagram illustrating a proportional integral controller configured by adding a zero and a pole to a conventional integrator.
도 3은 도 2의 비례적분 제어기의 주파수 특성을 나타낸 도면이다.FIG. 3 is a diagram illustrating frequency characteristics of the proportional integral controller of FIG. 2.
도 4는 본 발명의 일 실시 예에 따른 트랜스컨덕터를 나타낸 도면이다.4 illustrates a transconductor according to an embodiment of the present invention.
도 5는 본 발명의 일 실시 예에 따른 적분기를 나타낸 도면이다.5 illustrates an integrator according to an embodiment of the present invention.
도 6은 본 발명의 일 실시 예에 따른 비례적분 제어기를 나타낸 도면이다.6 is a diagram illustrating a proportional integral controller according to an embodiment of the present invention.
도 7은 본 발명의 일 실시 예의 변형 예에 따른 비례적분 제어기를 나타낸 도면이다.7 is a diagram illustrating a proportional integral controller according to a modification of an embodiment of the present invention.
***** 도면의 주요 부분에 관한 부호의 설명 ********** Explanation of symbols on main parts of the drawings *****
40: 트랜스컨덕터40: transconductor
41: 제1 커패시터부41: first capacitor portion
42: 제2 트랜스컨덕터42: second transconductor
43: 제2 커패시터부43: second capacitor portion
44: 제3 트랜스컨덕터44: third transconductor
410: 입력부410: input unit
411: 제1 차동 입력단411: first differential input terminal
412: 제2 차동 입력단412: second differential input stage
420: 출력부420: output unit
421: 제1 전류 미러부421: first current mirror unit
422: 제2 전류 미러부422: second current mirror unit
423: 피형 캐스코드 전류 미러부423: Cascode current mirror portion
424: 임피던스 버퍼부424: impedance buffer unit
본 발명은 트랜스컨덕터 및 이를 포함하는 적분기와 비례적분 제어기에 관한 것이다.The present invention relates to a transconductor and an integrator and a proportional integral controller including the same.
최근 반도체 공정과 관련 기술의 발달에 힘입어 전자 통신 기기들은 점점 더 모바일화, 경량화, 통합화되어 가는 추세이다. 그에 따라 시스템도 하나의 칩으로 구현될 수 있도록 외부 소자의 사용은 점점 줄어들고 있으며, 이에 따라 시스템의 집적도는 높아져 크기는 줄어드는 반면 성능에 대한 요구는 점점 높아지고 있다. 일반적으로 부궤환(negative feedback) 시스템에 있어서, 그 루프(loop)의 안정성을 확보하기 위하여 제어기(controller) 혹은 보상기(compensator)가 루프 내에 삽입된다. 루프의 안정성을 확보하는 것은 궤환 루프의 주파수 응답상의 대역폭을 줄이는 것과 관계가 있다. 따라서 주로 사용되는 비례적분 제어기의 적분기는 큰 시정수(time constant)를 가지게 되어 적분기의 커패시터가 칩의 외부에 주로 위치하였다. 하지만 최근의 경향에 따라 이러한 커패시터도 칩 내부에 집적화된 시스템이 요구되는데, 직류/직류 변환기 칩이 대표적인 예이다.With the recent development of semiconductor processes and related technologies, electronic communication devices are becoming more mobile, lighter and more integrated. As a result, the use of external devices is gradually decreasing so that the system can be implemented as a single chip. As a result, the density of the system is increased, the size is reduced, and the demand for performance is increasing. In general, in a negative feedback system, a controller or a compensator is inserted in a loop to ensure the stability of the loop. Securing the loop stability involves reducing the bandwidth in the frequency response of the feedback loop. Therefore, the integrator of the proportional integral controller, which is mainly used, has a large time constant, and the integrator capacitor is mainly located outside the chip. However, the recent trend is that such a capacitor also requires an integrated system inside the chip, a DC / DC converter chip is a typical example.
도 1은 종래의 적분기를 나타낸 도면이다.1 is a view showing a conventional integrator.
도 1을 참조하면, 기본적인 트랜스컨덕터-커패시터 적분기의 구조가 도시되어 있다. 도 1에서 Gm이라 표시된 블록은 트랜스컨덕턴스가 Gm인 트랜스컨덕터이다. 이러한 트랜스컨덕터는 2개의 차동 입력단(INP, INN)으로 입력되는 입력전압의 차를 전류로 변환하여 출력단(OUT)으로 출력한다. 이 전류에 의해 커패시터 C에 전하가 축적된다. 커패시터 C에 전하가 축적됨에 따라 발생하는 전압은 출력단(OUT)으로 출력된다.1, the structure of a basic transconductor-capacitor integrator is shown. The block marked Gm in FIG. 1 is a transconductor whose transconductance is Gm. The transconductor converts the difference between the input voltages input to the two differential input terminals INP and INN into a current and outputs it to the output terminal OUT. Electric charges are accumulated in the capacitor C by this current. The voltage generated as the charge accumulates in the capacitor C is output to the output terminal OUT.
도 2는 도 1의 커패시터 C에 저항 Rz를 직렬 연결하여 주파수 응답상의 영점(zero)을 추가하여 구성한 비례적분 제어기를 나타낸 것이다. 도 2에서 커패시터 Cp는 커패시터 C보다 작은 값의 커패시턴스를 갖는다. 이러한 커패시터 Cp로 비례적분 제어기의 주파수 응답에 극점(pole)을 추가하여 특정 주파수 이상의 잡음 신호를 제거한다.FIG. 2 illustrates a proportional integral controller configured by adding a resistor Rz in series to the capacitor C of FIG. 1 and adding a zero on a frequency response. In FIG. 2, capacitor Cp has a capacitance smaller than capacitor C. FIG. This capacitor Cp adds a pole to the frequency response of the proportional integral controller to eliminate noise signals above a certain frequency.
도 3은 도 2의 비례적분 제어기의 주파수 특성을 도시한 것이다. 이러한 비 례적분 제어기의 단위 이득 주파수(ωt)는 Gm/C로, 영점 주파수(ωz)는 1/(R*C)로, 극점 주파수(ωp)는 대략 1/(Rz*Cp)로 결정된다. 이와 같은 트랜스컨덕터를 이용한 비례적분 제어기가 부궤환 시스템의 루프를 제어하기 위해서 많이 사용되는데, 시스템의 특성과 안정성을 고려할 때 시정수(C/Gm, Rz*C)가 상당히 큰 경우가 일반적이다. 따라서 커패시터 C와 저항 Rz는 주로 칩의 외부에 개별 소자로 구현되어야 하는 문제점이 있다. 이에 따라 시스템의 집적도와 수율이 현저히 저하되는 문제점이 있다.FIG. 3 illustrates frequency characteristics of the proportional integral controller of FIG. 2. The unity gain frequency ω t of this proportional integral controller is Gm / C, the zero frequency ω z is 1 / (R * C), and the pole frequency ω p is approximately 1 / (Rz * Cp). Is determined. Such a proportional integral controller using a transconductor is commonly used to control the loop of the negative feedback system. In view of the characteristics and stability of the system, the time constant (C / Gm, Rz * C) is generally large. Therefore, the capacitor C and the resistor Rz have a problem to be implemented as individual devices mainly on the outside of the chip. Accordingly, there is a problem that the density and yield of the system is significantly reduced.
이러한 기술적 과제를 달성하기 위한 본 발명은 하나의 칩 내부에 구현될 수 있는 적분기와 비례제어 적분기 및 이에 이용되는 트랜스컨덕터를 제공하는 것을 목적으로 한다. An object of the present invention to achieve this technical problem is to provide an integrator and a proportional control integrator that can be implemented in one chip and a transconductor used therein.
이러한 기술적 과제를 달성하기 위한 본 발명의 트랜스컨덕터는 각각 크기가 다른 2개의 트랜지스터를 포함하고, 상기 2개의 트랜지스터 중 큰 트랜지스터의 주전류는 기저 전압원으로 흐르는 제1 및 제2 차동 입력단을 포함하는 입력부 및 상기 각 차동 입력단에 포함된 2개의 트랜지스터 중 작은 트랜지스터의 주전류를 전류 미러링을 통하여 출력하는 출력부를 포함한다.In order to achieve the above technical problem, a transconductor of the present invention includes two transistors each having a different size, and an input unit including first and second differential input terminals in which a main current of a larger transistor of the two transistors flows to a base voltage source. And an output unit configured to output the main current of the smaller transistor among the two transistors included in each differential input terminal through current mirroring.
상기 제1 및 제2 차동 입력단에 포함된 트랜지스터들은 피모스 전계효과트랜지스터인 것이 바람직하다.The transistors included in the first and second differential input terminals are preferably PMOS field effect transistors.
상기 각 차동 입력단에 포함된 2개의 트랜지스터 중 작은 트랜지스터의 드레인은 상기 출력부에 전기적으로 연결되는 것이 바람직하다.Preferably, the drain of the smaller one of the two transistors included in each of the differential input terminals is electrically connected to the output unit.
상기 제1 차동 입력단은 소오스가 하이 레벨의 전압원 측의 제1 전류 소오스에 전기적으로 연결되고, 드레인이 상기 기저 전압원에 전기적으로 연결되고, 게이트에 제1 차동 입력신호가 입력되는 제1 피모스 전계효과트랜지스터 및 소오스가 상기 하이 레벨의 전압원 측의 제1 전류 소오스에 전기적으로 연결되고, 드레인이 상기 출력부에 전기적으로 연결되고, 게이트에 제2 차동 입력신호가 입력되고, 크기가 상기 제1 피모스 전계효과트랜지스터보다 작은 제2 피모스 전계효과트랜지스터를 포함하는 것이 바람직하다.The first differential input terminal has a first PMOS electric field in which a source is electrically connected to a first current source on a high level voltage source side, a drain is electrically connected to the base voltage source, and a first differential input signal is input to a gate. An effect transistor and a source are electrically connected to the first current source on the side of the high level voltage source, a drain is electrically connected to the output, a second differential input signal is input to a gate, and a magnitude of the first P It is preferred to include a second PMOS field effect transistor that is smaller than the MOS field effect transistor.
상기 제2 차동 입력단은 소오스가 상기 하이 레벨의 전압원 측의 제2 전류 소오스에 전기적으로 연결되고, 드레인이 상기 기저 전압원에 전기적으로 연결되고, 게이트에 제2 차동 입력신호가 입력되는 제3 피모스 전계효과트랜지스터 및 소오스가 상기 하이 레벨의 전압원 측의 제2 전류 소오스에 전기적으로 연결되고, 드레인이 상기 출력부에 전기적으로 연결되고, 게이트에 제1 차동 입력신호가 입력되고, 크기가 상기 제3 피모스 전계효과트랜지스터보다 작은 제4 피모스 전계효과트랜지스터를 포함하는 것이 바람직하다.The second differential input terminal has a third PMOS having a source electrically connected to a second current source on the side of the high level voltage source, a drain electrically connected to the base voltage source, and a second differential input signal input to a gate thereof. A field effect transistor and a source are electrically connected to a second current source on the high-level voltage source side, a drain is electrically connected to the output, a first differential input signal is input to a gate, and the magnitude is the third It is preferable to include a fourth PMOS field effect transistor smaller than the PMOS field effect transistor.
상기 출력부는 상기 제4 피모스 전계효과트랜지스터의 드레인에 전기적으로 연결되고, 엔모스 전계효과트랜지스터들로 이루어진 제1 전류 미러부와, 상기 제2 피모스 전계효과트랜지스터의 드레인에 전기적으로 연결되고, 엔모스 전계효과트랜지스터들로 이루어진 제2 전류 미러부와, 상기 하이 레벨의 전압원과 출력단 사이 에 설치된 피형 캐스코드 전류 미러부 및 상기 출력단과 상기 제1 및 제2 전류 미러부 사이에 설치되고, 게이트가 바이어스된 엔모스 전계효과 트랜지스터들로 이루어진 임피던스 버퍼부를 포함하는 것이 바람직하다.The output part is electrically connected to a drain of the fourth PMOS field effect transistor, a first current mirror part made of NMOS field effect transistors, and electrically connected to a drain of the second PMOS field effect transistor, A second current mirror portion composed of NMOS field effect transistors, a cascaded current mirror portion provided between the high level voltage source and the output stage, and between the output stage and the first and second current mirror portions, and having a gate Preferably includes an impedance buffer section composed of biased NMOS field effect transistors.
본 발명에 따른 적분기는 본 발명에 따른 트랜스컨덕터 및 상기 트랜스컨덕터의 출력단에 전기적으로 연결된 커패시터부를 포함한다.The integrator according to the present invention includes a transconductor according to the present invention and a capacitor part electrically connected to an output terminal of the transconductor.
본 발명에 따른 비례적분 제어기는 본 발명에 따른 트랜스컨덕터와, 일단이 상기 트랜스컨덕터의 출력단자와 전기적으로 연결되고, 타단이 기저 전압원에 전기적으로 연결된 제1 커패시터부와, 비반전 입력단자가 상기 트랜스컨덕터의 비반전 입력단자에 전기적으로 연결되고, 반전 입력단자가 상기 트랜스컨덕터의 반전 입력단자에 전기적으로 연결된 제2 트랜스컨덕터와, 일단이 상기 제2 트랜스컨덕터의 출력단자에 전기적으로 연결되고, 타단이 기저 전압원에 전기적으로 연결된 제2 커패시터부 및 비반전 입력단자가 상기 트랜스컨덕터의 출력단자에 전기적으로 연결되고, 반전 입력단자와 출력단자가 상기 제2 트랜스컨덕터의 출력단자에 전기적으로 연결된 제3 트랜스컨덕터를 포함한다.The proportional integral controller according to the present invention includes a transconductor according to the present invention, a first capacitor unit having one end electrically connected to an output terminal of the transconductor, the other end electrically connected to a base voltage source, and a non-inverting input terminal being the A second transconductor electrically connected to a non-inverting input terminal of a transconductor, an inverting input terminal electrically connected to an inverting input terminal of the transconductor, and one end of which is electrically connected to an output terminal of the second transconductor, A third capacitor portion and a non-inverting input terminal, the other end of which is electrically connected to the base voltage source, and a third of which the inverting input terminal and the output terminal are electrically connected to the output terminal of the second transconductor. It includes a transconductor.
상기 제2 트랜스컨덕터의 트랜스컨덕턴스(Gm2)와 상기 제3 트랜스컨덕터의 트랜스컨덕턴스(Gm3)의 비(Gm2/Gm3)에 따라 영점(zero)의 위치가 결정되는 것이 바람직하다.The position of the zero point may be determined according to the ratio Gm2 / Gm3 of the transconductance Gm2 of the second transconductor and the transconductance Gm3 of the third transconductor.
극점 주파수는 상기 제3 트랜스컨덕터의 트랜스컨덕턴스(Gm3)와 상기 제2 커패시터부의 커패시턴스(C2)의 비(Gm3/C2)인 것이 바람직하다.The pole frequency is preferably the ratio (Gm3 / C2) of the transconductance (Gm3) of the third transconductor and the capacitance (C2) of the second capacitor portion.
상기 제2 트랜스컨덕터는 게이트가 상기 트랜스컨덕터의 입력단자에 전기적 으로 연결된 2개의 피모스 전계효과트랜지스터로 이루어진 보조 차동단 및 상기 보조 차동단과 기저 전압원 사이에 설치된 2개의 엔모스 전계효과트랜지스터로 이루어진 보조 전류 미러부를 포함하는 것이 바람직하다.The second transconductor includes an auxiliary differential stage having two PMOS field effect transistors whose gate is electrically connected to an input terminal of the transconductor, and an auxiliary differential stage having two NMOS field effect transistors disposed between the auxiliary differential stage and a base voltage source. It is preferable to include a current mirror portion.
상기 제3 트랜스컨덕터는 게이트가 상기 트랜스컨덕터의 출력단에 전기적으로 연결되고, 드레인이 하이 레벨의 전압원에 연결되고, 소오스가 상기 제2 커패시터부의 일단에 전기적으로 연결된 제9 엔모스 전계효과트랜지스터 및 일단이 상기 제9 엔모스 전계효과트랜지스터의 소오스에 전기적으로 연결되고, 타단이 기저 전압원에 전기적으로 연결된 제4 전류 소오스를 포함하는 것이 바람직하다.The third transconductor includes a ninth NMOS field effect transistor and one end of which a gate is electrically connected to an output terminal of the transconductor, a drain is connected to a high level voltage source, and a source is electrically connected to one end of the second capacitor unit. It is preferable that the fourth current source is electrically connected to the source of the ninth NMOS field effect transistor, and the other end thereof is electrically connected to the ground voltage source.
본 발명의 바람직한 실시 예를 설명하기 전에 종래의 문제점을 해결하기 위한 본 발명의 접근 방법을 간략히 설명한다.Before describing the preferred embodiment of the present invention, a brief description of the approach of the present invention to solve the conventional problems.
도 2 및 도 3을 참조하면, 적분기에 필요한 큰 값의 커패시턴스를 갖는 커패시터를 칩 내부에 구현할 수는 없으므로 커패시턴스를 집적도를 고려하여 최대한 줄여야 한다. 동일한 단위 이득 주파수의 적분기를 구성하려면 트랜스컨덕턴스가 그만큼 작아져야 한다. 즉, 커패시턴스가 K 배로 줄어든다면 (C/K), 트랜스컨덕턴스도 K 배로 줄어야한다 (Gm/K). 트랜스컨덕턴스가 K 배로 줄어들려면 증폭기의 입력단 바이어스 전류는 K 배 이상으로 줄어야 한다. 이러한 경우 좁은 주파수 대역으로 시스템의 과도 응답 속도가 이미 빠르지 않은 상황에서 슬루율(slew rate)이 더욱 떨어져 과도 응답 특성은 더욱 나쁘게 된다. 또한 커패시턴스가 K 배 줄어든 비례적분 제어기가 같은 영점 주파수(ωz)를 유지하기 위하여 저항 Rz의 크기는 K 배 커져야 하는데 큰 값의 저항은 칩의 면적을 크게 차지하므로 영점을 생성하기 위한 다른 방법이 필요한 것이다.2 and 3, since a capacitor having a large capacitance required for an integrator cannot be implemented inside the chip, the capacitance should be reduced as much as possible in consideration of the integration density. To form an integrator of the same unity gain frequency, the transconductance must be as small as that. In other words, if the capacitance is reduced by K times (C / K), then the transconductance must be reduced by K times (Gm / K). To reduce transconductance by K times, the amplifier's input bias current must be reduced by more than K times. In this case, the slew rate is further reduced in the situation where the transient response speed of the system is not fast due to the narrow frequency band, and the transient response characteristic is worse. In addition, in order to maintain the same zero frequency (ω z ) in the proportional integral controller with K times the capacitance reduced, the resistance Rz must be K times larger. It is necessary.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 트랜스컨덕터(40)는 제1 차동 입력단(411)과 제2 차동 입력단(412)을 포함하는 입력부(410) 및 제1 전류 미러부(421)와 제2 전류 미러부(422)와 피형 캐스코드 전류 미러부(423)와 임피던스 버퍼부(424)를 포함하는 출력부(420)를 포함한다.Referring to FIG. 4, the
입력부(410)는 제1 전류 소오스(I1)와 제2 전류 소오스(I2)와 제1 차동 입력단(411) 및 제2 차동 입력단(412)을 포함한다.The
제1 전류 소오스(I1)와 제2 전류 소오스(I2)는 전류 미러회로 등으로 구현할 수 있다.The first current source I1 and the second current source I2 may be implemented by a current mirror circuit or the like.
제1 차동 입력단(411)은 크기가 다른 2개의 트랜지스터를 포함한다. 이하에서는 제1 차동 입력단(411)에 포함된 2개의 트랜지스터가 피모스 전계효과트랜지스터(MP1, MP2)이고, 제1 피모스 전계효과트랜지스터(MP1)의 크기가 제2 피모스 전계효과트랜지스터(MP2)의 크기의 M(M은 2 이상의 정수)배인 경우를 예로 들어 설명한다. 제1 차동 입력단(411)은 엔모스 전계효과트랜지스터들로 구현될 수도 있다. 제1 피모스 전계효과트랜지스터(MP1)의 소오스는 하이 레벨의 전압원(VDD) 측인 제1 전류 소오스(I1)에 전기적으로 연결되고, 제1 피모스 전계효과트랜지스터(MP1)의 드레인은 기저 전압원(GND)에 전기적으로 연결되고, 제1 피모스 전계효과트랜지스터(MP1)의 게이트에 제1 차동 입력신호(INN)가 입력된다. 제2 피모스 전계효과트랜지스터(MP2)의 소오스는 하이 레벨의 전압원(VDD) 측인 제1 전류 소오스(I1)에 전기적으로 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 드레인은 출력부(420)에 전기적으로 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 게이트에 제2 차동 입력신호(INP)가 입력된다.The first
제2 차동 입력단(412)도 크기가 다른 2개의 트랜지스터를 포함한다. 이하에서는 제2 차동 입력단(412)에 포함된 2개의 트랜지스터가 피모스 전계효과트랜지스터(MP3, MP4)이고, 제3 피모스 전계효과트랜지스터(MP3)의 크기가 제4 피모스 전계효과트랜지스터(MP4)의 크기의 M(M은 2 이상의 정수)배인 경우를 예로 들어 설명한다. 제2 차동 입력단(412)은 엔모스 전계효과트랜지스터들로 구현될 수도 있다. 제3 피모스 전계효과트랜지스터(MP3)의 소오스는 하이 레벨의 전압원(VDD) 측인 제2 전류 소오스(I2)에 전기적으로 연결되고, 제3 피모스 전계효과트랜지스터(MP3)의 드레인은 기저 전압원(GND)에 전기적으로 연결되고, 제3 피모스 전계효과트랜지스터(MP3)의 게이트에 제2 차동 입력신호(INP)가 입력된다. 제4 피모스 전계효과트랜지스터(MP4)의 소오스는 하이 레벨의 전압원(VDD) 측인 제2 전류 소오스(I2)에 전기적으로 연결되고, 제4 피모스 전계효과트랜지스터(MP4)의 드레인은 출력부(420)에 전기적으로 연결되고, 제4 피모스 전계효과트랜지스터(MP4)의 게이트에 제2 차동 입력신호(INP)가 입력된다.The second
이와 같이, 본 발명의 일 실시 예에 따른 트랜스컨덕터(40)의 입력부(410)는 아주 작은 트랜스컨덕턴스 값을 구현하기 위해 문턱 전압 이하에서 동작하는 제1 내지 제4 피모스 전계효과트랜지스터(MP1, MP2, MP3, MP4)가 두 개의 비대칭 차동 입력단을 형성하고 있다. 제1 피모스 전계효과트랜지스터(MP1)와 제2 피모스 전계효과트랜지스터(MP2)가 제1 전류 소오스(I1)와 함께 제1 차동 입력단(411)을 형성하고, 제3 피모스 전계효과트랜지스터(MP3)와 제4 피모스 전계효과트랜지스터(MP4)가 제2 전류 소오스(I2)와 함께 제2 차동 입력단(412)을 형성한다. 후술하는 바와 같이, 제2 피모스 전계효과트랜지스터(MP2)의 출력 드레인 전류는 제2 전류 미러부(422)를 통하여 출력단(OUT)으로 출력되고, 제4 피모스 전계효과트랜지스터(MP4)의 출력 드레인 전류는 제1 전류 미러부(421)를 통하여 출력단(OUT)으로 출력된다. 제1 피모스 전계효과트랜지스터(MP1)의 드레인 전류와 제3 피모스 전계효과트랜지스터(MP3)의 드레인 전류는 기저 전압원으로 흘러들어 소모된다. 제1 피모스 전계효과트랜지스터(MP1)는 제2 피모스 전계효과트랜지스터(MP2)와 비교하여 M 배 큰 크기를 갖고, 제3 피모스 전계효과트랜지스터(MP3)는 제4 피모스 전계효과트랜지스터(MP4)와 비교하여 M 배 큰 크기를 갖는다. 따라서 제1 피모스 전계효과트랜지스터(MP1)의 드레인 전류는 제2 피모스 전계효과트랜지스터(MP2)의 드레인 전류와 비교하여 M 배 큰 크기를 갖고, 제3 피모스 전계효과트랜지스터(MP3)의 드레인 전류는 제4 피모스 전계효과트랜지스터(MP4)의 드레인 전류와 비교하여 M 배 큰 크기를 갖는다. 예를 들어, 제1 전류 소오스(I1)와 제2 전류 소오스(I2)의 전류가 Is로 같다면, 입력 차동 전압이 0×일 때 제2 및 제4 피모스 전계효과트랜지스터(MP2, MP4)에 흐르는 전류는 각각 Is/(M+1)이며, 제1 및 제3 피모스 전계효과트랜지스터(MP1, MP3)에 흐르는 전류는 Is×M/(M+1)이다. 트랜스컨덕턴스 증폭기로서의 트랜스컨덕턴스는 제2 및 제4 피모스 전계효과트랜지스터(MP2, MP4)에 흐르는 전류 Is/(M+1)로 결정되지만, 슬루잉(slewing) 조건에서는 제2 및 제4 피모스 전계효과트랜지스터(MP2, MP4)에 흐를 수 있는 전류가 Is, 즉 바이어스 상태의 전류의 (M+1) 배가 되므로 과도 상태에서 큰 전류가 출력 단으로 흐른다.As such, the
출력부(420)는 제1 전류 미러부(421)와 제2 전류 미러부(422)와 피형 캐스코드 전류 미러부(423) 및 임피던스 버퍼부(424)를 포함한다.The
제1 전류 미러부(421)는 제1 엔모스 전계효과트랜지스터(MN1)와 제2 엔모스 전계효과트랜지스터(MN2)를 포함한다. 제1 엔모스 전계효과트랜지스터(MN1)의 드레인은 제4 피모스 전계효과트랜지스터의 드레인과 전기적으로 연결되고, 제1 엔모스 전계효과트랜지스터(MN1)의 소오스는 기저 전압원에 전기적으로 연결되고, 제1 엔모스 전계효과트랜지스터(MN1)의 게이트는 제1 엔모스 전계효과트랜지스터(MN1)의 드레인과 전기적으로 연결되고, 제2 엔모스 전계효과트랜지스터(MN2)의 게이트는 제1 엔모스 전계효과트랜지스터(MN1)의 게이트와 전기적으로 연결되고, 제2 엔모스 전계효과트랜지스터(MN2)의 소오스는 기저 전압원에 전기적으로 연결되고, 제2 엔모스 전계효과트랜지스터(MN2)의 드레인은 임피던스 버퍼부(424)에 포함된 제5 엔모스 전계효과트랜지스터(MN5)의 소오스와 전기적으로 연결된다.The first
제2 전류 미러부(422)는 제3 엔모스 전계효과트랜지스터(MN3)와 제4 엔모스 전계효과트랜지스터(MN4)를 포함한다. 제3 엔모스 전계효과트랜지스터(MN3)의 드레 인은 제2 피모스 전계효과트랜지스터의 드레인과 전기적으로 연결되고, 제3 엔모스 전계효과트랜지스터(MN3)의 소오스는 기저 전압원에 전기적으로 연결되고, 제3 엔모스 전계효과트랜지스터(MN3)의 게이트는 제3 엔모스 전계효과트랜지스터(MN3)의 드레인과 전기적으로 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 게이트는 제3 엔모스 전계효과트랜지스터(MN3)의 게이트와 전기적으로 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 소오스는 기저 전압원에 전기적으로 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 드레인은 임피던스 버퍼부(424)에 포함된 제6 엔모스 전계효과트랜지스터(MN6)의 소오스와 전기적으로 연결된다.The second
피형 캐스코드 전류 미러부(423)는 제5 내지 제8 피모스 전계효과 트랜지스터(MP5, MP6, MP7, MP8)를 포함한다. 제5 및 제6 피모스 전계효과트랜지스터(MP5, MP6)의 소오스는 하이 레벨의 전압원(VDD)에 전기적으로 연결되고, 제5 및 제6 피모스 전계효과트랜지스터(MP5, MP6)의 게이트는 임피던스 버퍼부(424)에 포함된 제5 엔모스 전계효과트랜지스터(MN5)의 드레인에 전기적으로 연결되고, 제5 피모스 전계효과트랜지스터(MP5)의 드레인은 제7 피모스 전계효과트랜지스터(MP7)의 소오스에 전기적으로 연결되고, 제6 피모스 전계효과트랜지스터(MP6)의 드레인은 제8 피모스 전계효과트랜지스터(MP8)의 소오스에 전기적으로 연결되고, 제7 및 제8 피모스 전계효과트랜지스터(MP7, MP8)의 게이트는 제1 정전압(VPB)으로 바이어스되고, 제7 피모스 전계효과트랜지스터(MP7)의 드레인은 제5 엔모스 전계효과트랜지스터(MN5)의 드레인에 전기적으로 연결되고, 제8 피모스 전계효과트랜지스터(MP8)의 드레인은 제6 엔모스 전계효과트랜지스터(MN6)의 드레인에 전기적으로 연결된다. The shaped cascode
임피던스 버퍼부(424)는 제5 및 제6 엔모스 전계효과트랜지스터(MN5, MN6)를 포함한다. 제5 및 제6 엔모스 전계효과트랜지스터(MN6)의 게이트는 제2 정전압(VNB)으로 바이어스된다.The
한편, 제8 피모스 전계효과트랜지스터(MP8)의 드레인과 제6 엔모스 전계효과트랜지스터(MN6)의 드레인의 연결노드가 출력단이다.On the other hand, the connection node between the drain of the eighth PMOS field-effect transistor MP8 and the drain of the sixth NMOS field-effect transistor MN6 is an output terminal.
도 5는 본 발명의 일 실시 예에 따른 적분기를 나타낸 도면이다.5 illustrates an integrator according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 적분기는 본 발명의 일 실시 예에 따른 트랜스컨덕터(40) 및 커패시터부(41)를 포함한다.Referring to FIG. 5, an integrator according to an embodiment of the present invention includes a
본 발명의 일 실시 예에 따른 적분기에 포함된 트랜스컨덕터(40)에 대한 상세한 설명은 본 발명의 일 실시 예에 따른 트랜스컨덕터에 대한 설명으로 대체한다.A detailed description of the
다만, 커패시터부(41)를 본 발명의 일 실시 예에 따른 트랜스컨덕터(40)의 출력단(OUT)과 기저 전압원(GND) 사이에 설치함으로써, 과도 응답 특성이 향상된 적분기를 구현할 수 있다. 즉 본 발명의 일 실시 예에 따른 트랜스컨덕터(40)에 대한 설명에서 상세히 설명한 바와 같이, 본 발명의 적분기에 따르면 아주 작은 값을 갖는 트랜스컨덕턴스를 구현할 수 있는 동시에, 슬루잉(slewing) 조건에서는 제2 및 제4 피모스 전계효과트랜지스터(MP2, MP4)에 흐를 수 있는 전류가 Is, 즉 바이어스 상태의 전류의 (M+1) 배가 되므로 과도 상태에서 큰 전류가 출력 단으로 흐르고, 이 전류는 커패시터부(41)를 빠르게 충전함으로써, 적분기의 과도 상태 응답을 빠르게 하는 것이다.However, by installing the
도 6은 본 발명의 일 실시 예에 따른 비례적분 제어기를 나타낸 도면이다.6 is a diagram illustrating a proportional integral controller according to an embodiment of the present invention.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 비례적분 제어기는 본 발명의 일 실시 예에 따른 트랜스컨덕터(40)와 제1 커패시터부(41)와 제2 트랜스컨덕터(42)와 제2 커패시터부(43) 및 제3 트랜스컨덕터(44)를 포함한다.Referring to FIG. 6, the proportional integral controller according to an embodiment of the present invention includes a
본 발명의 일 실시 예에 따른 비례적분 제어기에 포함된 트랜스컨덕터(40)에 대한 상세한 설명은 본 발명의 일 실시 예에 따른 트랜스컨덕터에 대한 설명으로 대체한다.Detailed description of the
제1 커패시터부(41)의 일단은 트랜스컨덕터(40)의 출력단자와 전기적으로 연결되고, 제1 커패시터부(41)의 타단은 기저 전압원에 전기적으로 연결된다.One end of the
2 트랜스컨덕터(42)의 비반전 입력단자는 트랜스컨덕터(40)의 비반전 입력단자에 전기적으로 연결되고, 반전 입력단자는 트랜스컨덕터(40)의 반전 입력단자에 전기적으로 연결된다.The non-inverting input terminal of the two
제2 커패시터부(43)의 일단은 제2 트랜스컨덕터(42)의 출력단자에 전기적으로 연결되고, 타단은 기저 전압원에 전기적으로 연결된다.One end of the
제3 트랜스컨덕터(44)의 비반전 입력단자는 트랜스컨덕터(40)의 출력단자에 전기적으로 연결되고, 반전 입력단자와 출력단자는 제2 트랜스컨덕터(42)의 출력단자에 전기적으로 연결된다.The non-inverting input terminal of the
이러한 도 6의 본 발명의 일 실시 예에 따른 비례적분 제어기는 도 5의 빠른 과도 응답 특성을 갖는 트랜스컨덕터-커패시터 적분기에 영점(zero)과 극점(pole)을 추가하여 집적화에 유리하도록 구성한 것이다. 제3 트랜스컨덕터(44)는 출력 저항이 1/Gm3(Gm3은 제3 트랜스컨덕터의 트랜스컨덕턴스)인 전압 버퍼의 기능을 한다. 제2 트랜스컨덕(42)의 트랜스컨덕턴스(Gm2)와 제3 트랜스컨덕터(44)의 트랜스컨덕턴스(Gm3)의 비(Gm2/Gm3)에 따라 영점의 위치가 결정되며, 도 3의 이득 Av에 해당하는 값이 결정된다. 제2 커패시터부(43)의 커패시턴스(C2)는 고주파 신호 제거를 위해 극점(pole)을 추가하기 위한 것이고, 극점 주파수는 Gm3/C2이고, 이는 도 2의 극점 주파수 1/(Rz*Cp)에 대응하는 값이다. 이러한 본 발명에 따르면, 큰 시정수를 가지는 비례적분 제어기를 칩 내부에서 완전히 구현하면서 과도 응답 특성은 빠르게 유지할 수 있다. 또한 본 발명은 직류/직류 변환기 칩과 같이 낮은 대역폭을 가지면서도 빠른 응답 특성을 요구하는 시스템에 특히 유용하며, 고전압 공정을 이용함에 따라 기생 커패시턴스가 큰 경우 더욱 유용하다. 또한 본 발명에 따르면, 칩 외부 소자가 없어지고 칩의 핀 수가 줄어 시스템의 집적도와 수율이 크게 높아질 수 있으므로 전자 통신 기기의 발전에 크게 기여할 수 있다.The proportional integral controller according to the exemplary embodiment of the present invention of FIG. 6 is configured to add zero and pole to the transconductor-capacitor integrator having the fast transient response of FIG. The
도 7은 도 6의 제2 트랜스컨덕터(42)와 제3 트랜스컨덕터(43)의 구체적인 회로의 예를 나타낸 것이다.FIG. 7 illustrates an example of a specific circuit of the
도 7을 참조하면, 제2 트랜스컨덕터(42)는 게이트가 트랜스컨덕터(40)의 입력단자에 전기적으로 연결된 2개의 피모스 전계효과트랜지스터로 이루어진 보조 차동단(MP9, MP10) 및 보조 차동단(MP9, MP10)과 기저 전압원(GND) 사이에 설치된 2개의 엔모스 전계효과트랜지스터로 이루어진 보조 전류 미러부(MN7, MN8)를 포함한 다.Referring to FIG. 7, the
제3 트랜스컨덕터(44)는 게이트가 트랜스컨덕터(40)의 출력단에 전기적으로 연결되고, 드레인이 하이 레벨의 전압원(VDD)에 연결되고, 소오스가 제2 커패시터부(43)의 일단에 전기적으로 연결된 제9 엔모스 전계효과트랜지스터(MN9)로 구현될 수 있다. 이러한 제9 엔모스 전계효과트랜지스터(MN9)는 제4 전류 소오스(I4)와 결합하여 전압 버퍼의 기능을 한다. 제4 전류 소오스(I4)의 일단은 제9 엔모스 전계효과트랜지스터(MN9)의 소오스에 전기적으로 연결되고, 제4 전류 소오스(I4)의 타단은 기저 전압원(GND)에 전기적으로 연결된다.The
이와 같이 제2 및 제3 트랜스컨덕터를 능동소자만으로 구성함으로써, 영점(zero)과 극점(pole)이 추가된 비례적분 제어기를 효율적으로 집적화할 수 있다.By configuring the second and third transconductors only with active elements in this manner, it is possible to efficiently integrate the proportional integral controller in which zero and poles are added.
도 6의 비례적분 제어기의 출력 저항 1/Gm3에 해당하는 도 7의 제9 엔모스 전계효과트랜지스터(MN9)의 소스측 저항은 9 엔모스 전계효과트랜지스터(MN9)의 크기와 제4 전류 소오스(I4)에 흐르는 전류의 크기에 의하여 결정된다.The source side resistance of the 9th NMOS field effect transistor MN9 of FIG. 7 corresponding to the
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변 경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As described above, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the following claims rather than the detailed description, and the meaning and scope of the claims and All changes or modified forms derived from the equivalent concept should be construed as being included in the scope of the present invention.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 적분기와 비례제어 적분기 및 이에 이용되는 트랜스컨덕터를 하나의 칩 내부에 구현할 수 있는 효과가 있다.As described in detail above, according to the present invention, an integrator, a proportional control integrator, and a transconductor used therein may be implemented in one chip.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970063905A (en) * | 1996-02-01 | 1997-09-12 | 김광호 | Differential amplifier |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970063905A (en) * | 1996-02-01 | 1997-09-12 | 김광호 | Differential amplifier |
| KR19980082851A (en) * | 1997-05-09 | 1998-12-05 | 윤종용 | Differential amplifier |
| KR20000056022A (en) * | 1999-02-12 | 2000-09-15 | 김영환 | Transconductance control circuit of rtr input terminal |
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