JP2005175263A - Semiconductor device, manufacturing method therefor, and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device, capable of accurately positioning a semiconductor chip to be laminated to a substrate, when packaging a semiconductor three-dimensionally. <P>SOLUTION: An alignment mark 20a, that is formed by the same process as that for a through electrode 10a and is made of the same structure, is formed on a substrate 1. Semiconductor chips 30, 31, 32, 33, laminated using the alignment mark 20a, are aligned to the substrate 1. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置の製造方法、半導体装置、電子機器に関し、特に半導体の三次元実装に好適な半導体装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device, a semiconductor device, and an electronic apparatus, and more particularly to a method for manufacturing a semiconductor device suitable for three-dimensional mounting of a semiconductor.

携帯性を有する電子機器において、小型化・薄型化が要求され、これらの機器の内部に使用される半導体をはじめとする電子部品についても同様の要望がなされている。さらに、近年、機器の多機能化の追求から、電子部品にはより一層の小型化・薄型化が望まれてきている。例えば半導体のパッケージングにおいては、ＣＳＰ（Chip Scale Package）といわれる小型のパッケージング方法が提案されている。   Portable electronic devices are required to be small and thin, and similar demands are made for electronic components including semiconductors used in these devices. Furthermore, in recent years, electronic components have been desired to be further reduced in size and thickness due to the pursuit of multifunctional devices. For example, in semiconductor packaging, a small packaging method called CSP (Chip Scale Package) has been proposed.

しかしながら市場の要求から、さらに半導体の実装密度を高めた、例えば特許文献１に開示されているような、三次元実装技術が案出されている。この半導体の三次元実装技術は半導体チップ同士を積層し、半導体チップ間を配線接続することで、多くの面積を占有することなく高密度実装を達成する技術である。
特開２００２−５０７３８号公報 However, due to market demands, for example, a three-dimensional mounting technique has been devised, such as that disclosed in Patent Document 1, in which the semiconductor mounting density is further increased. This semiconductor three-dimensional mounting technology is a technology that achieves high-density mounting without occupying a large area by stacking semiconductor chips and interconnecting the semiconductor chips.
JP 2002-50738 A

半導体の三次元実装技術において、半導体チップにはその厚さ方向に貫通する貫通電極を持ち、また、貫通電極は積層する各半導体チップで同じ配列をしており、半導体チップを順次積層することによりこれら貫通電極を接続して、複数層にわたる半導体チップ間で電気的接続がなされる構成になっている。
ここで、半導体チップを基板に数層に積層していく場合、前層の半導体チップに形成された端子（貫通電極）を認識して、次に積層する半導体チップをアライメントするという方法がとられている。半導体チップの積層において位置のずれがある場合には、このずれが累積し、基板の端子と最上部の半導体チップの端子とでは大きな位置ずれが生じることになる。これは、積層する半導体チップが多くなるほどこの位置ずれは顕著であった。 In a semiconductor three-dimensional mounting technology, a semiconductor chip has a through electrode penetrating in the thickness direction, and the through electrodes are arranged in the same manner in each semiconductor chip to be laminated. These through-electrodes are connected so that electrical connection is made between semiconductor chips over a plurality of layers.
Here, when a semiconductor chip is stacked in several layers on a substrate, a method of recognizing a terminal (penetrating electrode) formed in the previous semiconductor chip and aligning the semiconductor chip to be stacked next is used. ing. If there are misalignments in the stacking of semiconductor chips, these misalignments accumulate, and a large misalignment occurs between the terminals of the substrate and the terminals of the uppermost semiconductor chip. This positional deviation becomes more conspicuous as the number of stacked semiconductor chips increases.

さらに、このような場合には半導体チップを積層した外形全体に凹凸ができ、その突出部は後の工程でのハンドリング時に応力を受けやすくなる。特にこの三次元実装技術に用いられる半導体チップは、半導体チップ積層後の全体厚さを薄く抑える目的から、通常の半導体チップより厚さを薄く形成されており、ダメージを受けやすい構成となっている。このことから、半導体チップにクラックを生じやすくなり、半導体集積回路の信頼性低下、さらには回路破壊につながる可能性があった。   Further, in such a case, the entire outer shape of the stacked semiconductor chips is uneven, and the protruding portion is easily subjected to stress during handling in a later process. In particular, the semiconductor chip used in this three-dimensional mounting technology is formed thinner than a normal semiconductor chip for the purpose of reducing the overall thickness after stacking the semiconductor chips, and is easily damaged. . For this reason, cracks are likely to occur in the semiconductor chip, which may lead to a decrease in reliability of the semiconductor integrated circuit and further to circuit destruction.

また、この三次元実装技術においては、半導体チップの端子間を貫通電極で配線を行うため、配線長を最小限にできる利点があり、特に高周波回路に対して優れた伝送特性が期待されている。ところが前述のように、半導体チップの位置ずれによって、半導体チップ間の接続経路が曲がって伝送経路が長くなり、伝送ロスを生じることになる。このため、三次元実装技術の優れた特性を十分に生かせないという課題がある。   In addition, in this three-dimensional mounting technology, wiring between the terminals of the semiconductor chip is performed with through electrodes, so that there is an advantage that the wiring length can be minimized, and excellent transmission characteristics are expected especially for high-frequency circuits. . However, as described above, due to the misalignment of the semiconductor chips, the connection path between the semiconductor chips is bent and the transmission path becomes longer, resulting in a transmission loss. For this reason, there is a problem that the excellent characteristics of the three-dimensional mounting technology cannot be fully utilized.

本発明は、上記従来技術の問題点に鑑み成されたものであって、その目的とするところは、三次元実装技術における半導体チップの積層位置精度を向上させることにより、半導体装置の信頼性を向上させ、さらに三次元実装の特性を発揮できる半導体装置の製造方法、および半導体装置、電子機器を提供することにある。   The present invention has been made in view of the above-described problems of the prior art, and its object is to improve the reliability of the semiconductor device by improving the stacking position accuracy of the semiconductor chip in the three-dimensional mounting technology. An object of the present invention is to provide a semiconductor device manufacturing method, a semiconductor device, and an electronic device that can improve and further exhibit the characteristics of three-dimensional mounting.

上記課題を解決するために本発明は、基板に複数の半導体チップを積層する工程を有する半導体装置の製造方法であって、前記基板における前記半導体チップの実装領域に貫通電極を形成するとともに、前記基板における前記半導体チップの非実装領域に前記貫通電極と同一の構造であるアライメントマークを形成し、前記貫通電極と前記アライメントマークとは同一の工程で作成することを特徴としている。
この半導体装置の製造方法によれば、貫通電極の形成工程と同じ工程でアライメントマークが形成できるため、別の複雑な工程を付加することなくアライメントマークを形成できる。さらに、このアライメントマークを使って基板と、積層する各半導体チップの位置合わせを同一の基準を用いて行うため、位置のずれが累積されず、基板に対する各半導体チップの積層位置が正確となる。 In order to solve the above problems, the present invention provides a method for manufacturing a semiconductor device including a step of laminating a plurality of semiconductor chips on a substrate, wherein a through electrode is formed in a mounting region of the semiconductor chip on the substrate, and An alignment mark having the same structure as the through electrode is formed in a non-mounting area of the semiconductor chip on the substrate, and the through electrode and the alignment mark are formed in the same process.
According to this method for manufacturing a semiconductor device, since the alignment mark can be formed in the same process as the through electrode forming process, the alignment mark can be formed without adding another complicated process. Furthermore, since the alignment mark is used to align the substrate and each semiconductor chip to be stacked using the same reference, the positional deviation is not accumulated, and the stacking position of each semiconductor chip with respect to the substrate becomes accurate.

また、前記基板はシリコンからなることが好ましい。
一般に半導体チップはシリコンウエハーから形成されており、このような構成にすれば、基板の線膨張率が、半導体チップの線膨張率と同じになる。このため、基板と半導体チップの間に生ずる熱膨張率差に起因する、基板もしくは半導体チップの割れや、接続部の亀裂や剥離などの不具合を防止できる。 The substrate is preferably made of silicon.
In general, a semiconductor chip is formed of a silicon wafer. With such a configuration, the linear expansion coefficient of the substrate is the same as the linear expansion coefficient of the semiconductor chip. For this reason, it is possible to prevent problems such as cracks in the substrate or semiconductor chip, cracks in the connection portion, and peeling due to the difference in thermal expansion coefficient generated between the substrate and the semiconductor chip.

また、基板に形成されたアライメントマークの位置情報を使い、前記基板と１層目の半導体チップの位置合わせを行うことを特徴とする。
このようにすることで、まず基板と１層目である半導体チップの位置合わせが基板に対して正確に行うことができる。 Further, the position information of the alignment mark formed on the substrate is used to align the substrate and the first semiconductor chip.
In this way, first, the alignment of the substrate and the first semiconductor chip can be accurately performed with respect to the substrate.

また、基板に形成されたアライメントマークの位置情報を使い、前記基板と２層目以降に積層する半導体チップの位置合わせを行うことを特徴とする。
このようにすれば、基板と２層目以降積層する半導体チップの位置合わせが、基板に形成されたアライメントマークを基準にしてなされるため、基板に対して位置が正確であるだけでなく、２層目以降の半導体チップどうしの位置についても正確に位置合わせができることになる。 In addition, the positional information of the alignment mark formed on the substrate is used to align the substrate and the semiconductor chips stacked on the second and subsequent layers.
In this way, the alignment of the semiconductor chip stacked on the substrate with the second and subsequent layers is performed with reference to the alignment mark formed on the substrate, so that not only the position is accurate but also 2 The positions of the semiconductor chips after the layer can be accurately aligned.

また、半導体チップを実装する実装領域を複数設けた基板においては、アライメントマークを実装領域ごとに形成することが好ましい。
このように、各半導体チップごとにアライメントマークを形成することにより、半導体チップを実装する場所の近くに位置合わせ基準ができ、より正確な基板と半導体チップの位置合わせが可能になる。 Further, in a substrate provided with a plurality of mounting regions for mounting semiconductor chips, it is preferable to form alignment marks for each mounting region.
Thus, by forming an alignment mark for each semiconductor chip, an alignment reference can be made near the place where the semiconductor chip is mounted, and a more accurate alignment between the substrate and the semiconductor chip becomes possible.

また、半導体チップを実装する実装領域を複数設けた基板においては、アライメントマークを非実装領域の少なくとも２箇所に形成されていればよい。
アライメントマークは基板の設計値から位置情報をもっており、また、半導体チップを基板に搭載するチップ搭載機においても原点位置としての位置情報を持っている。このような状態で、半導体チップの実装位置を確定するには最低３点の位置情報が必要であり、アライメントマークとしては少なくとも２箇所あれば足りる。
このようにすれば、アライメントマークを複数の半導体チップ実装領域で共用して使うことが可能であり、アライメントマークの数を少なくすることができ、基板設計の自由度を上げることもできる。 In addition, in a substrate provided with a plurality of mounting regions for mounting semiconductor chips, alignment marks only need to be formed in at least two places in the non-mounting region.
The alignment mark has position information from the design value of the substrate, and also has position information as an origin position in a chip mounting machine for mounting a semiconductor chip on the substrate. In such a state, in order to determine the mounting position of the semiconductor chip, position information of at least three points is required, and at least two alignment marks are sufficient.
In this way, the alignment mark can be used in common in a plurality of semiconductor chip mounting regions, the number of alignment marks can be reduced, and the degree of freedom in substrate design can be increased.

以上のように、基板に形成されたアライメントマークを使用して基板と半導体チップとの位置合わせがなされるため、半導体チップの積層位置精度を向上することができる。
このことから、従来の課題であった半導体チップの積層時のずれによる接続経路が長くなって伝送ロスが増えるという問題は解消され、三次元実装としての優れた特性であるところの伝送ロスの少ない特性が発揮できる。
また、半導体チップの積層位置精度が向上したことにより、半導体チップを積層した時の外形全体には、突出した半導体チップがなくなり、その後工程でのハンドリング時に半導体チップへのダメージが軽減される。このことから、ハンドリング時に生ずる半導体チップへのクラックを防止でき、半導体集積回路の信頼性低下や回路破壊をなくすことができる。
また一方では、ここで使用されるアライメントマークは貫通電極を作る工程と同じ工程で作ることができるため、別の複雑なアライメントマークを作る工程を付加する必要がなく、簡易な方法にて実施が可能となる。 As described above, since the alignment of the substrate and the semiconductor chip is performed using the alignment mark formed on the substrate, it is possible to improve the stacking position accuracy of the semiconductor chip.
This eliminates the problem of long transmission paths due to misalignment when stacking semiconductor chips, which has been a problem in the past, and increases transmission loss. The characteristics can be demonstrated.
Further, by improving the stacking position accuracy of the semiconductor chips, there is no protruding semiconductor chip in the entire outer shape when the semiconductor chips are stacked, and damage to the semiconductor chip is reduced during handling in the subsequent process. From this, it is possible to prevent cracks in the semiconductor chip that occur during handling, and it is possible to eliminate a decrease in reliability and circuit breakdown of the semiconductor integrated circuit.
On the other hand, since the alignment mark used here can be made in the same process as the process of making the through electrode, it is not necessary to add another complicated process of making the alignment mark, and can be carried out by a simple method. It becomes possible.

次に、本発明の半導体装置は上記のような半導体装置の製造方法にて製造されたことを特徴とし、小型で高密度実装され、信頼性が高く、特性の優れた半導体装置を実現することができる。
また、上記のような半導体装置を回路基板に実装する半導体装置の製造方法であって、前記半導体装置に形成したアライメントマーク部の位置情報を使い、前記半導体装置と回路基板との位置合わせを行うことを特徴としている。
このようにすれば、半導体装置の回路基板との位置決めには、アライメントマーク部の精度の高い位置情報を使用できるため、位置ずれの少ない半導体装置の実装が可能となる。
さらに、本発明の電子機器は、この半導体装置を具備してなることを特徴とし、この場合も、小型・薄型で信頼性が高い電子機器を提供することができる。 Next, the semiconductor device of the present invention is manufactured by the above-described method for manufacturing a semiconductor device, and realizes a semiconductor device having a small size, high-density mounting, high reliability, and excellent characteristics. Can do.
Also, a method of manufacturing a semiconductor device in which the semiconductor device as described above is mounted on a circuit board, and using the positional information of the alignment mark portion formed on the semiconductor device, the semiconductor device and the circuit board are aligned. It is characterized by that.
In this way, since the positional information with high accuracy of the alignment mark portion can be used for positioning the semiconductor device with the circuit board, it is possible to mount the semiconductor device with little positional deviation.
Furthermore, an electronic device according to the present invention is characterized by including this semiconductor device. In this case as well, a small, thin and highly reliable electronic device can be provided.

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

本実施形態では、基板としてＷＬＣＳＰ（Wafer Level Chip Size Package）用基板を用いて、半導体の三次元実装を行う実施形態について説明する。
ＷＬＣＳＰ技術とは、ＣＳＰ（Chip Size Pacage）技術の一種であって、１枚の基板のなかに複数の半導体実装領域を持ち、半導体の実装から樹脂封止、端子形成などの工程までをこの１枚の基板にて流動し、最後にダイシングにより切り分けて、個々の半導体装置として完成させる技術である。 In the present embodiment, an embodiment in which a three-dimensional mounting of a semiconductor is performed using a WLCSP (Wafer Level Chip Size Package) substrate as a substrate will be described.
The WLCSP technology is a kind of CSP (Chip Size Pacage) technology, which has a plurality of semiconductor mounting regions in one substrate, and this process from semiconductor mounting to resin sealing, terminal formation, etc. It is a technology that flows on a single substrate and is finally cut by dicing to complete each semiconductor device.

図１は半導体を積層するための基板を示す斜視図である。基板１には基板１の厚さ方向に貫通する貫通電極１０ａおよびアライメントマーク２０ａが複数形成されている。この貫通電極１０ａおよびアライメントマーク２０ａは銅にて形成されている。また、基板１はシリコンからなり、支持板５０が接着されており、薄厚化された基板１の強度を補強している。   FIG. 1 is a perspective view showing a substrate for stacking semiconductors. A plurality of through-electrodes 10a and alignment marks 20a penetrating in the thickness direction of the substrate 1 are formed on the substrate 1. The through electrode 10a and the alignment mark 20a are made of copper. Further, the substrate 1 is made of silicon, and a support plate 50 is bonded to reinforce the strength of the thinned substrate 1.

図２は図１を拡大した部分平面図であり、貫通電極１０ａとアライメントマーク２０ａの配置パターンを示している。
四角形状に配置されたパターンがそれぞれ貫通電極１０ａである。そして、この複数の貫通電極１０ａを含み、複数の貫通電極１０ａで四角に囲まれた部分が半導体チップ実装領域４０である。また、それぞれの半導体チップ実装領域４０ごとに、しかも半導体チップの非実装領域にアライメントマーク２０ａが配置されている。このアライメントマーク２０ａは各半導体実装領域４０の四隅近くに形成され、連続するパターンであるため、隣接する半導体チップ実装領域のアライメントマーク２０ａが共用されている。なお、アライメントマーク２０ａはダイシングライン上に設計してもよい。 FIG. 2 is an enlarged partial plan view of FIG. 1, and shows an arrangement pattern of the through electrodes 10a and the alignment marks 20a.
The patterns arranged in a square shape are the through electrodes 10a. A portion including the plurality of through electrodes 10 a and surrounded by a square with the plurality of through electrodes 10 a is a semiconductor chip mounting region 40. An alignment mark 20a is disposed for each semiconductor chip mounting region 40 and in a non-mounting region of the semiconductor chip. Since this alignment mark 20a is formed near the four corners of each semiconductor mounting region 40 and is a continuous pattern, the alignment mark 20a of the adjacent semiconductor chip mounting region is shared. The alignment mark 20a may be designed on a dicing line.

次に、本実施形態での基板を製造する工程について詳細に説明する。図４は本発明に関わる基板を製造する方法についての、工程を説明する部分断面模式図である。これらの工程では、基板１に貫通電極およびアライメントマークを基板に形成することを目的としている。
図４（ａ）に示すように、シリコンウエハーからなる基板１の上面にレジストが塗布され、次いで露光処理、現像処理を行い、所定の形状にパターニングされたレジスト層２が形成される。本実施形態では円形状のパターンが形成されており、これらのパターンは基板上に複数形成されている。 Next, the process for manufacturing the substrate in this embodiment will be described in detail. FIG. 4 is a partial cross-sectional schematic diagram for explaining the steps in the method for manufacturing a substrate according to the present invention. The purpose of these steps is to form a through electrode and an alignment mark on the substrate 1.
As shown in FIG. 4A, a resist is applied to the upper surface of a substrate 1 made of a silicon wafer, and then an exposure process and a development process are performed to form a resist layer 2 patterned into a predetermined shape. In the present embodiment, circular patterns are formed, and a plurality of these patterns are formed on the substrate.

次に、図４（ｂ）に示すように、前述のレジスト層２をマスクとして、基板１の所定形状にパターニングされた部分をエッチングし、開口部３を形成する。その後、レジスト層２を剥離液あるいはアッシング等により剥離する。なお、エッチングにはドライエッチングを使用するのが好ましい。ドライエッチングは反応性イオンエッチングであってもよい。また、エッチングとしてウエットエッチングを用いてもよい。   Next, as shown in FIG. 4B, using the resist layer 2 as a mask, a portion of the substrate 1 patterned into a predetermined shape is etched to form an opening 3. Thereafter, the resist layer 2 is peeled off by a peeling solution or ashing. Note that dry etching is preferably used for etching. The dry etching may be reactive ion etching. Further, wet etching may be used as the etching.

次に、基板１の開口部３を形成した面に、酸化シリコンなどの絶縁層４を形成する。そして、開口部３を中心に円環状にレジストパターンをパターニングする。その後、この部分の絶縁層をエッチングして剥離し、図４（ｃ）に示すような断面となる。
その後、シリコン内への銅の拡散を防ぐ目的でＴｉＷ、ＴｉＮなどを、スパッタにより成膜する。更にその後、シード層として銅をスパッタにより成膜する。 Next, an insulating layer 4 such as silicon oxide is formed on the surface of the substrate 1 where the opening 3 is formed. Then, a resist pattern is patterned in an annular shape around the opening 3. After that, the insulating layer in this portion is etched and peeled to obtain a cross section as shown in FIG.
Thereafter, TiW, TiN or the like is deposited by sputtering for the purpose of preventing the diffusion of copper into the silicon. Thereafter, copper is deposited as a seed layer by sputtering.

この後、電気化学プレーティング（ＥＣＰ）法を用いてメッキ処理を施して、基板１の開口部３に銅を埋め込むとともに、前工程で形成した、開口部３より大きな同心円状のパターン部に銅がメッキされる。そして、レジストの除去後、バリア層、シード層はドライエッチングにより除去される。
このようにして、図４（ｄ）に示すように、後工程を経て基板１の貫通電極となる貫通電極部１０と、同じくアライメントマークとなるアライメントマーク部２０が形成される。 Thereafter, a plating process is performed using an electrochemical plating (ECP) method so that copper is embedded in the opening 3 of the substrate 1, and copper is formed on the concentric pattern portion larger than the opening 3 formed in the previous step. Is plated. After removing the resist, the barrier layer and the seed layer are removed by dry etching.
In this way, as shown in FIG. 4D, through electrode, the through electrode portion 10 that becomes the through electrode of the substrate 1 and the alignment mark portion 20 that also becomes the alignment mark are formed.

その後、図４（ｅ）に示すように、貫通電極部１０に接続し外部端子とのピッチ変換を目的とする再配置配線層７、および外部基板と接続した際の応力を緩和する応力緩和層５が形成される。この応力緩和層５は樹脂（たとえばポリイミド樹脂）で形成されている。なお、アライメントマーク部２０は、他とは配線されることはない。   Thereafter, as shown in FIG. 4E, the rearrangement wiring layer 7 connected to the through electrode portion 10 for the purpose of pitch conversion with the external terminal, and the stress relaxation layer for relaxing the stress when connected to the external substrate 5 is formed. This stress relaxation layer 5 is formed of resin (for example, polyimide resin). The alignment mark part 20 is not wired with anything else.

図４（ｆ）に示すように、応力緩和層５の上に基板１と同等の大きさで平坦な、支持板５０を接着して取り付ける。この支持板５０は、再配置配線層７やレジスト層６、応力緩和層５の保護および、その後の基板１の加工に対して強度的に耐えうるよう、基板１を補強し、更にハンドリング性を向上させる目的で取り付けられる。この補強板５０の材質としてはガラスが用いられている。   As shown in FIG. 4 (f), a flat support plate 50 having the same size as the substrate 1 is attached on the stress relaxation layer 5 by bonding. This support plate 50 reinforces the substrate 1 so as to withstand the rearrangement wiring layer 7, the resist layer 6, the stress relaxation layer 5, and the subsequent processing of the substrate 1, and further improves handling properties. It is attached for the purpose of improving. Glass is used as the material of the reinforcing plate 50.

次に、支持板５０を取り付けた反対の面を、貫通電極部１０およびアライメントマーク部２０が露出するまで研削する。その後、基板１をドライエッチングあるいはウエットエッチングして貫通電極部１０およびアライメントマーク部２０の先端を突出させる。
その後、突出した貫通電極部１０およびアライメントマーク部２０の外周を覆っている絶縁膜をドライエッチングにより除去する。または、貫通電極部１０およびアライメントマーク部２０の先端平面をポリッシュ加工してもよい。または、貫通電極部１０を突出させた後、その面に酸化シリコン、窒化シリコン、またはポリイミドなど絶縁層を形成し、貫通電極部１０およびアライメントマーク部２０の先端に銅が露出するまでポリッシュ加工してもよい。（図示せず）
このようにして、基板１に貫通電極１０ａとアライメントマーク２０ａが形成される。なお、これら先端の突出量は基板１から、およそ２０μｍに設定されている。 Next, the opposite surface to which the support plate 50 is attached is ground until the through electrode portion 10 and the alignment mark portion 20 are exposed. Thereafter, the substrate 1 is dry-etched or wet-etched to project the tips of the through-electrode portion 10 and the alignment mark portion 20.
Thereafter, the insulating film covering the outer peripheries of the protruding through electrode portion 10 and alignment mark portion 20 is removed by dry etching. Alternatively, the tip flat surfaces of the through electrode part 10 and the alignment mark part 20 may be polished. Alternatively, after protruding the through electrode portion 10, an insulating layer such as silicon oxide, silicon nitride, or polyimide is formed on the surface, and polishing is performed until copper is exposed at the tips of the through electrode portion 10 and the alignment mark portion 20. May be. (Not shown)
In this way, the through electrode 10a and the alignment mark 20a are formed on the substrate 1. Note that the protruding amount of these tips is set to about 20 μm from the substrate 1.

なお、この絶縁膜の除去と先端部のポリッシュ加工は、貫通電極部１０にとって外部基板との接続を可能にするために必要な処理であり、アライメントマーク部２０に対しては外部基板との接続はしないため必要ではないが、同じ工程で同時に処理されるため、貫通電極部１０と同様に行われる。
このように、貫通電極１０ａとアライメントマーク２０ａは同一の構造であり、また同一の工程で形成されるため、別の複雑な工程を設けることなくアライメントマーク２０ａを形成することができる。 The removal of the insulating film and the polishing of the tip are necessary for enabling the through electrode portion 10 to be connected to an external substrate, and the alignment mark portion 20 is connected to the external substrate. This is not necessary because it is not performed, but is performed in the same manner as the through electrode portion 10 because it is processed simultaneously in the same process.
Thus, since the through electrode 10a and the alignment mark 20a have the same structure and are formed in the same process, the alignment mark 20a can be formed without providing another complicated process.

また、他の実施形態としてアライメントマーク２０ａは、図３に示すように基板１の任意の位置に少なくとも２箇所形成して実施することも可能である。
基板１に形成した２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、各実装領域４０の半導体チップを実装する位置を決定できる。
この場合、２箇所のアライメントマーク２０ａは、各実装領域４０の半導体チップ位置合わせにおいて共通して使用されることになる。また、半導体チップを積層する場合にも、この２箇所のアライメントマーク２０ａを共通して使用することになる。このような構成をとることにより、アライメントマークの数を少なくすることができ、また、任意の場所にアライメントマークを設定でき、基板設計の自由度を上げることができる。
なお、アライメントマーク２０ａのアライメントマークとして使う形状は丸形で説明をしたが、三角形、四角形、多角形やその他の変形した形状であってもよい。 As another embodiment, the alignment marks 20a can be formed by forming at least two locations on the substrate 1 as shown in FIG.
The two alignment marks 20a formed on the substrate 1 can be recognized by image processing of a chip mounting machine, and the mounting position of the semiconductor chip in each mounting area 40 can be determined.
In this case, the two alignment marks 20a are commonly used in semiconductor chip alignment in each mounting region 40. Also when the semiconductor chips are stacked, the two alignment marks 20a are used in common. By adopting such a configuration, the number of alignment marks can be reduced, and the alignment marks can be set at arbitrary locations, thereby increasing the degree of freedom in substrate design.
Although the shape used as the alignment mark of the alignment mark 20a has been described as a round shape, it may be a triangle, a quadrangle, a polygon, or other deformed shapes.

次に、以上前述した基板１を用いた本発明の半導体装置について説明する。
図８は基板１に半導体チップを実装した状態を示す断面図である。基板１には、半導体チップ３０、３１、３２、３３が半導体チップの能動面を下にして、順次積層されている。基板１には貫通電極１０ａが形成され、半導体チップ３０、３１、３２には貫通電極１５、１６，１７が形成されている。また、半導体チップ３３には接続パッド１８が形成されている。これら貫通電極１５、１６，１７および接続パッド１８の配置は基板１に設けられた貫通電極１０ａと同じ配置になっており、半導体チップを積層することにより、接続が可能となっている。そして、基板１および各半導体チップ３０，３１，３２，３３の貫通電極間、さらに貫通電極と接続パッド間は鉛フリーの半田により接続されている。
本発明の半導体装置は、このような半導体チップの実装状態を持ち、図９（ｅ）に示すような樹脂封止されて外部基板と接続可能な端子９０をもった半導体装置１００として構成されている。 Next, a semiconductor device of the present invention using the substrate 1 described above will be described.
FIG. 8 is a cross-sectional view showing a state in which a semiconductor chip is mounted on the substrate 1. On the substrate 1, semiconductor chips 30, 31, 32, and 33 are sequentially stacked with the active surface of the semiconductor chip facing down. A through electrode 10 a is formed on the substrate 1, and through electrodes 15, 16, and 17 are formed on the semiconductor chips 30, 31, and 32. In addition, connection pads 18 are formed on the semiconductor chip 33. The through electrodes 15, 16, 17 and the connection pads 18 are arranged in the same manner as the through electrodes 10 a provided on the substrate 1 and can be connected by stacking semiconductor chips. The through-electrodes of the substrate 1 and the semiconductor chips 30, 31, 32, 33, and the through-electrodes and the connection pads are connected by lead-free solder.
The semiconductor device of the present invention is configured as a semiconductor device 100 having such a semiconductor chip mounted state and having a terminal 90 that can be connected to an external substrate by resin sealing as shown in FIG. Yes.

なお、ここで半導体チップを４層に積層した実施形態にて説明したが、この積層数は何層であってもよい。また、本実施形態では最上層である半導体チップ３３には、その上層に半導体チップを接続しないため、貫通電極を設けていない半導体チップとしたが、半導体チップの共通化あるいは工程の共通化のために、貫通電極を形成した半導体チップであってもよい。   Although the embodiment in which the semiconductor chips are stacked in four layers has been described here, the number of stacked layers may be any number. In the present embodiment, the semiconductor chip 33 which is the uppermost layer is not connected to the semiconductor chip 33 on the upper layer, and thus the semiconductor chip 33 is not provided with a through electrode. However, the semiconductor chip is shared or the process is shared. Alternatively, it may be a semiconductor chip in which a through electrode is formed.

次に、この半導体装置の製造方法について説明する。まず、三次元実装を行う工程の実施形態について説明する。
図５は一層目の半導体チップ３０を基板１に実装したときの断面図である。基板１には複数の実装領域を持つがそれぞれ同様の工程であり、以下、一つの実装領域を例にとって説明をする。
支持板５０を貼り付けた基板１の所定位置に半導体チップ３０を位置合わせをする際に、チップマウンターなどのチップ搭載装置の画像処理により２箇所のアライメントマーク２０ａを認識する。通常、この画像処理では、基板１上のパターンを２値化処理によりアライメントマークが認識され、その場所の認定がされる。アライメントマーク２０ａは基板１の設計値から位置情報がわかっており、チップ搭載装置の原点値と合わせて半導体チップ３０を搭載する位置を決定することができる。このようにして、半導体チップ３０の実装位置が決まると、所定位置に正確な実装が行われる。
一方、半導体チップ３０には銅よりなる貫通電極１５が形成されている。また、本実施例ではフェイスダウン方式の実装方法がとられているため、この貫通電極１５の半導体チップ３０能動面側には鉛フリーの半田が供給されており（図示せず）、加熱および加圧することにより、基板１の貫通電極１０ａと半導体チップ３０の貫通電極１５が接続固定される。 Next, a method for manufacturing this semiconductor device will be described. First, an embodiment of a process for performing three-dimensional mounting will be described.
FIG. 5 is a cross-sectional view when the first-layer semiconductor chip 30 is mounted on the substrate 1. Although the substrate 1 has a plurality of mounting areas, the process is similar to each other. Hereinafter, one mounting area will be described as an example.
When the semiconductor chip 30 is aligned with a predetermined position of the substrate 1 to which the support plate 50 is attached, the two alignment marks 20a are recognized by image processing of a chip mounting device such as a chip mounter. Normally, in this image processing, the alignment mark is recognized by binarizing the pattern on the substrate 1, and the location is recognized. The position information of the alignment mark 20a is known from the design value of the substrate 1, and the position where the semiconductor chip 30 is mounted can be determined in accordance with the origin value of the chip mounting apparatus. When the mounting position of the semiconductor chip 30 is determined in this way, accurate mounting is performed at a predetermined position.
On the other hand, a through electrode 15 made of copper is formed in the semiconductor chip 30. In this embodiment, since a face-down mounting method is used, lead-free solder is supplied to the active surface side of the semiconductor chip 30 of the through electrode 15 (not shown), and heating and heating are performed. By pressing, the through electrode 10a of the substrate 1 and the through electrode 15 of the semiconductor chip 30 are connected and fixed.

２層目以降の半導体チップの積層についても同様に行われる。つまり、図６に示すように、２層目の半導体チップ３１を１層目の半導体チップ３０の上に積層する際には、基板１に形成された２箇所のアライメントマーク２０ａを、チップ搭載機の画像処理にて認識して２層目の半導体チップ３１の積層位置が決められる。この２箇所のアライメントマーク２０ａは基板１の設計値から位置情報がわかっており、チップ搭載機の原点値と合わせて半導体チップ３１を積層する位置を決定することができる。また、２層目の半導体チップ３１にも銅よりなる貫通電極１６が形成されており、半導体チップ３１の能動面側の貫通電極１６表面には、鉛フリーの半田が供給されている。そして、２層目の半導体チップ３１をフェイスダウン状態で加熱および加圧することにより、１層目と２層目の半導体チップ３０、３１が貫通電極１５、１６を通して接続固定される。   The same applies to the stacking of the second and subsequent semiconductor chips. That is, as shown in FIG. 6, when the second-layer semiconductor chip 31 is stacked on the first-layer semiconductor chip 30, two alignment marks 20a formed on the substrate 1 are connected to the chip mounting machine. In this image processing, the stack position of the second semiconductor chip 31 is determined. The position information of these two alignment marks 20a is known from the design value of the substrate 1, and the position where the semiconductor chip 31 is stacked can be determined in accordance with the origin value of the chip mounting machine. Further, the through electrode 16 made of copper is also formed in the semiconductor chip 31 of the second layer, and lead-free solder is supplied to the surface of the through electrode 16 on the active surface side of the semiconductor chip 31. Then, by heating and pressing the second-layer semiconductor chip 31 in a face-down state, the first-layer and second-layer semiconductor chips 30 and 31 are connected and fixed through the through electrodes 15 and 16.

３層目の半導体チップ３２を２層目の半導体チップ３１の上に積層する際も同様に、図７に示すように、基板１に形成された２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、３層目の半導体チップ３２の積層位置が決められる。３層目の半導体チップ３２にも銅よりなる貫通電極１７が形成されており、半導体チップ３２の能動面側の貫通電極１７表面には、鉛フリーの半田が供給されている。そして、３層目の半導体チップ３２をフェイスダウン状態で加熱および加圧することにより２層目と３層目の半導体チップ３１、３２が貫通電極１６、１７を通して接続固定される。   Similarly, when the third-layer semiconductor chip 32 is stacked on the second-layer semiconductor chip 31, as shown in FIG. 7, two alignment marks 20a formed on the substrate 1 are displayed on the image of the chip mounting machine. Recognizing by processing, the stacking position of the third-layer semiconductor chip 32 is determined. The third layer semiconductor chip 32 is also formed with a through electrode 17 made of copper, and lead-free solder is supplied to the surface of the through electrode 17 on the active surface side of the semiconductor chip 32. Then, the second and third semiconductor chips 31 and 32 are connected and fixed through the through electrodes 16 and 17 by heating and pressurizing the third semiconductor chip 32 face-down.

４層目の半導体チップ３３を３層目の半導体チップ３２の上に積層する際には、図８に示すように、基板１に形成された２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、４層目の半導体チップ３３の積層位置が決められる。４層目の半導体チップ３２の接続パッド１８には鉛フリーの半田が供給されている。そして、４層目の半導体チップ３３をフェイスダウン状態で加熱および加圧することにより３層目と４層目の半導体チップ３２、３３が貫通電極１７および接続パッド１８を通して接続固定される。
なお、本実施形態では最上層である半導体チップ３３には、その上層に半導体チップを接続しないため、貫通電極を設けていない半導体チップとしたが、半導体チップの共通化あるいは工程の共通化のために、貫通電極を形成した半導体チップであってもよい。 When the fourth-layer semiconductor chip 33 is stacked on the third-layer semiconductor chip 32, as shown in FIG. 8, two alignment marks 20a formed on the substrate 1 are processed by the image processing of the chip mounting machine. Is recognized, and the stacking position of the fourth semiconductor chip 33 is determined. Lead-free solder is supplied to the connection pads 18 of the fourth-layer semiconductor chip 32. Then, by heating and pressing the fourth-layer semiconductor chip 33 in a face-down state, the third-layer and fourth-layer semiconductor chips 32 and 33 are connected and fixed through the through electrode 17 and the connection pad 18.
In the present embodiment, the uppermost semiconductor chip 33 is a semiconductor chip that is not provided with a through electrode because no semiconductor chip is connected to the upper layer. However, in order to share the semiconductor chip or to share the process. Alternatively, it may be a semiconductor chip in which a through electrode is formed.

また、本実施形態の基板１、半導体チップ３０、３１、３２、３３においては、半導体チップ積層後の全体の厚さを薄く抑える目的から通常の半導体チップの厚さより薄く形成されている。
このように、１層目の半導体チップ３０、２層目の半導体チップ３１、３層目の半導体チップ３２、４層目の半導体チップ３３は基板１に形成された２箇所のアライメントマーク２０ａの位置情報をもとに、基板１に対してそれぞれ位置決めされることになる。 In addition, the substrate 1 and the semiconductor chips 30, 31, 32, and 33 of this embodiment are formed thinner than the thickness of a normal semiconductor chip for the purpose of reducing the overall thickness after stacking the semiconductor chips.
As described above, the first-layer semiconductor chip 30, the second-layer semiconductor chip 31, the third-layer semiconductor chip 32, and the fourth-layer semiconductor chip 33 are the positions of the two alignment marks 20 a formed on the substrate 1. Based on the information, each is positioned with respect to the substrate 1.

以上のように、各半導体チップを同一の基準となるアライメントマーク２０ａを使って基板１に積層することができるので、位置ずれの少ない半導体チップの積層ができる。
このことから、従来の課題であった半導体チップの積層時のずれによる接続経路が長くなって伝送ロスが増えるという問題は解消され、三次元実装としての優れた特性であるところの伝送ロスの少ない特性が発揮できる。
また、半導体チップの積層位置精度が向上したことにより、半導体チップを積層した時の外形全体には、突出した半導体チップがなくなり、その後工程でのハンドリング時に半導体チップへのダメージが軽減される。このことから、ハンドリング時に生ずる半導体チップへのクラックを防止でき、半導体集積回路の信頼性低下や回路破壊をなくすことができる。 As described above, each semiconductor chip can be stacked on the substrate 1 using the same reference alignment mark 20a, so that semiconductor chips with little misalignment can be stacked.
This eliminates the problem of long transmission paths due to misalignment when stacking semiconductor chips, which has been a problem in the past, and increases transmission loss. The characteristics can be demonstrated.
Further, by improving the stacking position accuracy of the semiconductor chips, there is no protruding semiconductor chip in the entire outer shape when the semiconductor chips are stacked, and damage to the semiconductor chip is reduced during handling in the subsequent process. From this, it is possible to prevent cracks in the semiconductor chip that occur during handling, and it is possible to eliminate a decrease in reliability and circuit breakdown of the semiconductor integrated circuit.

なお、本実施形態では半導体チップを接続固定する方法として、１層ずつ半導体チップを加熱および加圧する方法にて行ったが、半導体チップの各層を仮圧着して所定の段数を積層後に、リフロー加熱により半導体チップの各層を接合することもできる。また、半導体チップ各層を仮圧着して所定の段数を積層後に、一括して加熱および加圧することにより半導体チップ各層を接合することもできる。   In this embodiment, as a method of connecting and fixing the semiconductor chip, the method of heating and pressurizing the semiconductor chip one layer at a time is used. However, after each layer of the semiconductor chip is temporarily pressed and a predetermined number of steps are stacked, reflow heating is performed. Thus, the layers of the semiconductor chip can be joined. Further, the respective layers of the semiconductor chip can also be bonded together by pre-pressing the respective layers of the semiconductor chip and laminating a predetermined number of steps and then heating and pressurizing them collectively.

次に、以降の半導体装置として製造されるまでの工程について説明をする。
図９（ａ）において、支持板５０を貼り付けた基板１の上には、前工程で積層された半導体チップ群７０が複数形成されている。この状態で、基板１上の積層半導体チップ群７０を封止するために樹脂８０が充填される。この樹脂８０の充填方法としては、真空充填法が推奨される。樹脂８０の充填の際に、積層された半導体チップの隙間に気泡が滞留しやすく、この気泡が原因で半導体装置としての信頼性を低下させることがある。この真空充填法によれば、真空中（大気より減圧した状態の中）で充填作業を行うことにより樹脂８０を充填した内部の気泡を脱泡をすることができ、気泡を含まない均一な樹脂の充填が可能となる。この樹脂８０には熱硬化型樹脂（たとえはエポキシ系樹脂）が使用され、その後、加熱することにより樹脂が硬化し樹脂封止が行われる。 Next, the process until it is manufactured as a subsequent semiconductor device will be described.
In FIG. 9A, a plurality of semiconductor chip groups 70 stacked in the previous process are formed on the substrate 1 to which the support plate 50 is attached. In this state, a resin 80 is filled to seal the stacked semiconductor chip group 70 on the substrate 1. As a filling method of the resin 80, a vacuum filling method is recommended. When the resin 80 is filled, bubbles are likely to stay in the gaps between the stacked semiconductor chips, and the reliability of the semiconductor device may be reduced due to the bubbles. According to this vacuum filling method, the internal bubbles filled with the resin 80 can be degassed by performing a filling operation in a vacuum (in a state where the pressure is reduced from the atmosphere), and a uniform resin containing no bubbles. Can be filled. A thermosetting resin (for example, an epoxy resin) is used for the resin 80, and then the resin is cured by heating and resin sealing is performed.

次に、図９（ｂ）に示すように支持板５０を基板１から剥離する。基板１には樹脂８０にて半導体チップを積層した半導体チップ群７０が樹脂封止されており、支持板５０を剥離しても基板１の強度は後工程の加工に対して耐えうる強度を保っている。
図９（ｃ）は図８（ｂ）のＢ矢視図であり、この面の基板１には基板の製造において再配置配線により形成された接続パッド９０が設けられている。この接続パッド９０は基板１に設けられた貫通電極に配線され、積層された半導体チップと接続されている。 Next, the support plate 50 is peeled from the substrate 1 as shown in FIG. A semiconductor chip group 70 in which semiconductor chips are laminated with a resin 80 is resin-sealed on the substrate 1, so that the strength of the substrate 1 can withstand the subsequent processing even if the support plate 50 is peeled off. ing.
FIG. 9C is a view taken in the direction of arrow B in FIG. 8B, and the substrate 1 on this surface is provided with connection pads 90 formed by rearrangement wiring in the manufacture of the substrate. The connection pads 90 are wired to through electrodes provided on the substrate 1 and connected to the stacked semiconductor chips.

以下、図示はしないが、この接続パッド９０に鉛フリーの半田ペーストの印刷や、半田ボールマウントなどの方法により鉛フリーの半田が供給される。そして、基板１を加熱処理をすることにより接続パッド９０上に半田端子が設けられる。
またその後、この半田端子と接続パッドとの接合部を補強するために半田端子の根元補強をすることもできる。この場合、耐熱性を持った樹脂、たとえばポリイミド樹脂をスピンコーティングにて基板表面に塗布し、半田端子上に覆われた樹脂についてはドライエッチングにて除去することで半田端子の補強ができる。 Although not shown, lead-free solder is supplied to the connection pads 90 by printing a lead-free solder paste or solder ball mounting. Then, a solder terminal is provided on the connection pad 90 by heating the substrate 1.
Thereafter, in order to reinforce the joint between the solder terminal and the connection pad, the base of the solder terminal can be reinforced. In this case, the solder terminal can be reinforced by applying a heat-resistant resin, such as polyimide resin, to the substrate surface by spin coating and removing the resin covered on the solder terminal by dry etching.

次に、図９（ｄ）に示すように、基板１上に樹脂８０にて封止された積層半導体チップ群７０をダイシングソーにより分割をし、図８（ｅ）に示すような半導体装置１００として完成する。なお、アライメントマーク部２０はダイシングライン上に配置されており、ダイシングソーのブレード幅はアライメントマーク２０ａの直径より厚くしてもよい。アライメントマークは銅にて形成されており、ダイシングソーのブレード幅がアライメントマークの直径より薄い場合には、ダイシング後、銅のだれが切断面に生じる。このように、ダイシングソーのブレード厚さをアライメントマークの直径より厚くすることにより、ダイシングによって生ずる銅のだれを抑制でき、シリコンと銅の接触を防止できる。   Next, as shown in FIG. 9D, the laminated semiconductor chip group 70 sealed with the resin 80 on the substrate 1 is divided by a dicing saw, and the semiconductor device 100 as shown in FIG. To be completed. The alignment mark portion 20 may be disposed on the dicing line, and the blade width of the dicing saw may be thicker than the diameter of the alignment mark 20a. The alignment mark is made of copper, and when the blade width of the dicing saw is thinner than the diameter of the alignment mark, copper dripping occurs on the cut surface after dicing. Thus, by making the blade thickness of the dicing saw thicker than the diameter of the alignment mark, it is possible to suppress the dripping of copper caused by dicing and to prevent the contact between silicon and copper.

また、ダイシングソーによる基板の分割において、アライメントマーク部２０をダイシングラインからずらして、基板１のアライメントマーク部２０が半導体装置１００内に残るようにしてもよい。このようにすれば、半導体装置１００の端子面側にアライメントマーク部が残り、個片化された半導体装置１００を回路基板に実装する際のアライメントマークとして使用することができる。つまり、通常の位置決めには、半導体装置における半田端子の位置情報を使用して回路基板との位置決めがなされるが、この場合、アライメントマーク部の精度の高い位置情報を使用できるため、位置ずれの少ない半導体装置の実装が可能となる。   Further, in the division of the substrate by the dicing saw, the alignment mark portion 20 may be shifted from the dicing line so that the alignment mark portion 20 of the substrate 1 remains in the semiconductor device 100. By doing so, the alignment mark portion remains on the terminal surface side of the semiconductor device 100, and can be used as an alignment mark when the separated semiconductor device 100 is mounted on the circuit board. In other words, for the normal positioning, the position information of the solder terminal in the semiconductor device is used for positioning with the circuit board. A small number of semiconductor devices can be mounted.

図１０は本発明の一実施形態としての携帯電話を示す斜視図である。電子機器としての携帯電話２００は前記半導体装置１００をその函体内に内臓し、電子機器の小型化薄型化および信頼性の高い電子機器を製造可能にしている。
なお、電子機器としては前記携帯電話に限られることはなく、様々な電子機器に適用することができる。たとえば、ノート型コンピュータ、マルチメディア対応のパーソナルコンピュータ及びエンジニアリング・ワークステーション（ＥＷＳ)、ページャ、ワードプロセッサ、液晶プロジェクタ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。 FIG. 10 is a perspective view showing a mobile phone as an embodiment of the present invention. A mobile phone 200 as an electronic device incorporates the semiconductor device 100 in a box, thereby enabling the electronic device to be reduced in size and thickness and manufactured with high reliability.
Note that the electronic device is not limited to the mobile phone, and can be applied to various electronic devices. For example, notebook computers, multimedia compatible personal computers and engineering workstations (EWS), pagers, word processors, liquid crystal projectors, televisions, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, cars The present invention can be applied to electronic devices such as navigation devices, POS terminals, and devices equipped with touch panels.

本発明に関る基板の斜視図。The perspective view of the board | substrate concerning this invention. 本発明に関る基板の部分拡大平面図。The partial enlarged plan view of the board | substrate concerning this invention. 本発明に関る基板の他の実施形態を示す平面図。The top view which shows other embodiment of the board | substrate concerning this invention. 本発明に関る基板の製造工程を説明する概略図Schematic explaining the manufacturing process of the substrate according to the present invention 本発明に関る半導体チップの実装方法を説明する部分断面図。The fragmentary sectional view explaining the mounting method of the semiconductor chip concerning this invention. 本発明に関る半導体チップの実装方法を説明する部分断面図。The fragmentary sectional view explaining the mounting method of the semiconductor chip concerning this invention. 本発明に関る半導体チップの実装方法を説明する部分断面図。The fragmentary sectional view explaining the mounting method of the semiconductor chip concerning this invention. 本発明に関る半導体チップの実装方法を説明する部分断面図。The fragmentary sectional view explaining the mounting method of the semiconductor chip concerning this invention. 本発明に関る半導体装置の製造工程を説明する概略図。Schematic explaining the manufacturing process of the semiconductor device concerning this invention. 本発明の電子機器の一実施形態の概略構成図。1 is a schematic configuration diagram of an embodiment of an electronic apparatus according to the invention.

符号の説明Explanation of symbols

１・・・基板、１０・・・貫通電極部、１０ａ，１５，１６，１７・・・貫通電極、
１８・・・接続パッド、２０・・・アライメントマーク部、
２０ａ・・・アライメントマーク、３０，３１，３２，３３・・・半導体チップ、
４０・・・半導体チップ実装領域、５０・・・支持板



DESCRIPTION OF SYMBOLS 1 ... Board | substrate, 10 ... Through-electrode part, 10a, 15, 16, 17 ... Through-electrode,
18 ... connection pad, 20 ... alignment mark part,
20a ... alignment mark 30, 31, 32, 33 ... semiconductor chip,
40 ... Semiconductor chip mounting area, 50 ... Support plate



Claims (9)

基板に複数の半導体チップを積層する工程を有する半導体装置の製造方法であって、前記基板における前記半導体チップの実装領域に貫通電極を形成するとともに、前記基板における前記半導体チップの非実装領域に前記貫通電極と同一の構造であるアライメントマークを形成し、前記貫通電極と前記アライメントマークとは同一の工程で形成することを特徴とする半導体装置の製造方法。   A method of manufacturing a semiconductor device including a step of stacking a plurality of semiconductor chips on a substrate, wherein a through electrode is formed in a mounting region of the semiconductor chip in the substrate, and the non-mounting region of the semiconductor chip in the substrate An alignment mark having the same structure as a through electrode is formed, and the through electrode and the alignment mark are formed in the same process. 前記基板がシリコンからなることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the substrate is made of silicon. 前記基板に形成されたアライメントマークの位置情報を使い、前記基板と１層目の半導体チップとの位置合わせを行うことを特徴とする請求項１または２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein alignment between the substrate and the first semiconductor chip is performed using position information of an alignment mark formed on the substrate. 前記基板に形成されたアライメントマークの位置情報を使い、前記基板と２層目以降に積層する半導体チップとの位置合わせを行うことを特徴とする請求項１または２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the position information of the alignment mark formed on the substrate is used to align the substrate with a semiconductor chip stacked on the second and subsequent layers. 前記基板上に半導体チップを実装する実装領域を複数設け、前記アライメントマークを各実装領域ごとに形成することを特徴とする請求項１または２記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein a plurality of mounting regions for mounting a semiconductor chip are provided on the substrate, and the alignment mark is formed for each mounting region. 前記基板上に半導体チップを実装する実装領域を複数設け、前記アライメントマークを半導体チップ前記非実装領域の少なくとも２箇所に形成することを特徴とする請求項１または２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein a plurality of mounting regions for mounting a semiconductor chip are provided on the substrate, and the alignment marks are formed in at least two locations of the semiconductor chip non-mounting region. 請求項１ないし６のいずれか一項に記載の半導体装置の製造方法を用いて製造することを特徴とする半導体装置。   A semiconductor device manufactured using the method for manufacturing a semiconductor device according to claim 1. 請求項７記載の半導体装置を回路基板に実装する半導体装置の製造方法であって、前記半導体装置に形成したアライメントマーク部の位置情報を使い、前記半導体装置と回路基板との位置合わせを行う半導体装置の製造方法。   8. A method of manufacturing a semiconductor device in which the semiconductor device according to claim 7 is mounted on a circuit board, wherein the semiconductor device performs alignment between the semiconductor device and the circuit board using position information of an alignment mark portion formed on the semiconductor device. Device manufacturing method. 請求項７に記載の半導体装置を具備してなることを特徴とする電子機器。
An electronic apparatus comprising the semiconductor device according to claim 7.
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