JP2005159808A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器 Download PDFInfo
- Publication number
- JP2005159808A JP2005159808A JP2003396854A JP2003396854A JP2005159808A JP 2005159808 A JP2005159808 A JP 2005159808A JP 2003396854 A JP2003396854 A JP 2003396854A JP 2003396854 A JP2003396854 A JP 2003396854A JP 2005159808 A JP2005159808 A JP 2005159808A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- analog
- input
- dither
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
【解決手段】 ノイズ発生部でM系列信号、Gold系列信号などの疑似ランダム系列信号を発生し、この疑似ランダム系列信号に基づいてディザ信号を発生させて入力アナログ信号に加算するようにした。疑似ランダム系列信号には特定の周波数成分のピークがないので、入力アナログ信号の周波数帯域の全てで分解能が低下することがない。
【選択図】 図1
Description
入力アナログ信号とデジタルアナログ変換部の出力の差分を積分器で積分し、この積分した値を1ビットのデジタル信号に変換して前記デジタルアナログ変換部に入力すると共に、前記1ビットのデジタル信号の高周波成分をフィルタによって除去して出力する構成のアナログデジタル変換器において、
疑似ランダム系列信号を発生するノイズ発生部と、このノイズ発生部の出力が入力され、入力された前記疑似ランダム信号からディザ信号を生成して出力するディザ発生部と、このディザ発生部の出力およびデジタル信号に変換すべきアナログ信号入力され、これらの信号を加算して前記積分器に出力する加算器とを備えたものである。入力アナログ信号の周波数によって分解能が低下することがない。
請求項1,2,3,4,5および請求項6の発明によれば、ΣΔ型のアナログデジタル変換器において、疑似ランダム系列信号を用いてディザ信号を発生させ、このディザ信号をデジタル信号に変換すべき入力アナログ信号に加算するようにした。
31 コンデンサ
4 積分器
5 コンパレータ
6 制御部
61 出力制御部
62 ディザ発生部
63 ノイズ発生部
64 フィルタ部
65 送信部
Claims (6)
- 入力アナログ信号とデジタルアナログ変換部の出力の差分を積分器で積分し、この積分した値を1ビットのデジタル信号に変換して前記デジタルアナログ変換部に入力すると共に、前記1ビットのデジタル信号の高周波成分をフィルタによって除去して出力する構成のアナログデジタル変換器において、
疑似ランダム系列信号を発生するノイズ発生部と、
このノイズ発生部の出力が入力され、入力された前記疑似ランダム信号からディザ信号を生成して出力するディザ発生部と、
このディザ発生部の出力およびデジタル信号に変換すべきアナログ信号入力され、これらの信号を加算して前記積分器に出力する加算器と、
を備えたことを特徴とするアナログデジタル変換器。 - 前記疑似ランダム系列信号は、M系列信号であることを特徴とする請求項1記載のアナログデジタル変換器。
- 前記疑似ランダム系列信号は、Gold系列信号であることを特徴とする請求項1記載のアナログデジタル変換器。
- 前記ディザ発生部の出力を、コンデンサを介して前記加算器に入力するようにしたことを特徴とする請求項1若しくは請求項3いずれかに記載のアナログデジタル変換器。
- 前記ディザ発生部により所定の大きさのオフセットを生じるようなディザ信号を生成し、このオフセットを用いてスパン調整を行うようにしたことを特徴とする請求項1若しくは請求項3いずれかに記載のアナログデジタル変換器。
- 前記1ビットのデジタル信号の周波数が、このデジタル信号を生成するサンプリング周波数の整数分の1近辺にあるときのみ、前記入力アナログ信号に前記ディザ発生部の出力を加算するようにしたことを特徴とする請求項1若しくは請求項5いずれかに記載のアナログデジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003396854A JP2005159808A (ja) | 2003-11-27 | 2003-11-27 | アナログデジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003396854A JP2005159808A (ja) | 2003-11-27 | 2003-11-27 | アナログデジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005159808A true JP2005159808A (ja) | 2005-06-16 |
JP2005159808A5 JP2005159808A5 (ja) | 2006-09-28 |
Family
ID=34722167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003396854A Pending JP2005159808A (ja) | 2003-11-27 | 2003-11-27 | アナログデジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005159808A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020195079A (ja) * | 2019-05-29 | 2020-12-03 | 国立大学法人大阪大学 | フラッシュ型ad変換器、無線受信機及び無線通信システム |
-
2003
- 2003-11-27 JP JP2003396854A patent/JP2005159808A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020195079A (ja) * | 2019-05-29 | 2020-12-03 | 国立大学法人大阪大学 | フラッシュ型ad変換器、無線受信機及び無線通信システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6535155B2 (en) | Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms | |
US8085176B2 (en) | Method and apparatus for dithering in multi-bit sigma-delta digital-to-analog converters | |
US7443324B1 (en) | Apparatus and method for dithering a sigma-delta modulator | |
EP0756384A2 (en) | A method of improving the stability of a sigma-delta modulator employing dither | |
JP2009502057A (ja) | チョッピング残留雑音を減らすオーバサンプリング・アナログ・ディジタル変換器および方法 | |
WO2007120400A1 (en) | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters | |
US20070040718A1 (en) | Delta-sigma modulator circuits in which DITHER is added to the quantization levels of methods of operating the same | |
US5905453A (en) | Dithered sigma delta modulator having programmable full scale range adjustment | |
JP2006129483A (ja) | シングルビットディザを使用したadcの線形化 | |
FI88980C (fi) | Sigma-delta-modulator foer d/a-omvandlare | |
JP2009519614A (ja) | シグマデルタ変調器 | |
JP4639262B2 (ja) | 乱数発生器 | |
JP4514881B2 (ja) | データ変換器におけるノイズ減衰回路および方法 | |
Colodro et al. | New continuous-time multibit sigma–delta modulators with low sensitivity to clock jitter | |
US6710729B1 (en) | Idle channel tone and periodic noise suppression for sigma-delta modulator using feedback-quantizer | |
JP2009182899A (ja) | デルタシグマ変調器ならびにad変換器およびda変換器 | |
US7834788B2 (en) | Methods and apparatus for decorrelating quantization noise in a delta-sigma modulator | |
JP6619668B2 (ja) | 比較器およびデルタシグマ変調回路 | |
JP2005159808A (ja) | アナログデジタル変換器 | |
KR101042989B1 (ko) | 델타 시그마 아날로그 디지털 컨버터 | |
JP3483000B2 (ja) | Δς変調器 | |
Macgrath et al. | Digital-domain dithering of sigma-delta modulators using bit flipping | |
EP1946445A1 (en) | Blue-noise-modulated sigma-delta analog-to-digital converter | |
JP2002118465A (ja) | アナログ−デジタル変換器 | |
Hernandez et al. | VCO-ADC Resolution Enhancement Using Maximum Length Sequences |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060810 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081112 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090407 |