JP2005159808A

JP2005159808A - アナログデジタル変換器

Info

Publication number: JP2005159808A
Application number: JP2003396854A
Authority: JP
Inventors: Naoki Maeda; 直樹前田; Makoto Takeuchi; 誠竹内
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2003-11-27
Filing date: 2003-11-27
Publication date: 2005-06-16

Abstract

【課題】直流流力のΣΔ型アナログデジタル変換器で、コンパレータの出力周波数がサンプリング周波数の整数分の１になると分解能が低下するという課題を解決する。
【解決手段】ノイズ発生部でＭ系列信号、Ｇｏｌｄ系列信号などの疑似ランダム系列信号を発生し、この疑似ランダム系列信号に基づいてディザ信号を発生させて入力アナログ信号に加算するようにした。疑似ランダム系列信号には特定の周波数成分のピークがないので、入力アナログ信号の周波数帯域の全てで分解能が低下することがない。
【選択図】図１

Description

本発明は、ΣΔ（シグマデルタ）型のアナログデジタル変換器に関し、特に分解能の向上を図ることができるアナログデジタル変換器に関するものである。

図３に、従来のΣΔ型アナログデジタル変換器の構成を示す。入力アナログ信号とＤＡ変換器９７の出力は減算器９３で減算されて積分器９４に入力される。この積分器９４の出力はコンパレータ９５で１ビットのデジタル信号に変換され、所定のクロックに同期してフリップフロップ９６でラッチされる。コンパレータ９５とフリップフロップ９６で１ビットの量子化器を構成している。

フリップフロップ９６の出力はＤＡ変換器９７に入力されてアナログ信号に変換され、減算器９３に出力される。また、このフリップフロップ９６の出力は移動平均フィルタなどのデジタルフィルタ９８で高周波成分が除去され、出力される。

次に、図４に基づいてこのΣΔ型アナログデジタル変換器の動作を説明する。図４の横軸は時間であり、点線縦軸はクロックの立ち上がりのタイミングを表す。また、上のグラフは積分器９４の出力の変化であり、横実線はコンパレータ９５の基準電圧を、黒丸がクロックの立ち上がり点での積分器９４の出力を表す。

下のグラフは量子化器の出力、すなわちフリップフロップ９６の出力である。フリップフロップ９６はクロックの立ち上がり時点におけるコンパレータ９５の出力をラッチする。時刻ｔ０では積分器９４の出力が基準値より低いのでフリップフロップ９６の出力は高レベルになる。時刻ｔ１でも積分器９４の出力は基準値より低いので高レベルを維持し、時刻ｔ２で積分器９４の出力は基準値より高くなるので、フリップフロップ９６の出力は低レベルに反転する。

時刻ｔ０でフリップフロップ９６にラッチされた出力はＤＡ変換器９７でアナログ信号に変換され、減算器９３に入力される。減算器９３は入力アナログ信号からＤＡ変換器９７の出力を減算し、積分器９４に入力する。コンパレータ９５の出力はこの新しい出力に対応する値を出力し、フリップフロップ９６はクロックの次の立ち上がりｔ１でこの値をラッチする。

このようなΣΔ型アナログデジタル変換器では、入力アナログ信号が直流の場合、コンパレータ９５の出力周波数がフリップフロップ９６のサンプリング周波数の整数分の１近辺になると、分解能が大きく低下するという欠点がある。例えば、サンプリング周波数が１００ｋＨｚの場合、コンパレータ９５の出力周波数が５０ｋＨｚ（１／２）、３３．３ｋＨｚ（１／３）、２５ｋＨｚ（１／４）、２０ｋＨｚ（１／５）などの場合、出力デジタル信号のばらつきが極端に大きくなり、分解能が低下する。

そのため、ディザ発生部９２で擬似的なノイズを発生させ、加算器９１でこの擬似的なノイズと入力アナログ信号を加算し、この加算値を減算器９３に入力する。このようにすると、コンパレータ９５の出力周波数が変動し、分解能の低下を防止することができる。なお、ディザ発生部９２で発生する疑似ノイズの周波数は、デジタルフィルタ９８で除去できる周波数とする。

しかし、図３に示すΣΔ型アナログデジタル変換器では、ディザ発生部９２は一定周波数で疑似ノイズ信号を発生していた。そのため、コンパレータ９５の出力周波数がディザ発生部９２の一定周波数の整数倍になったときに、やはり分解能が低下してしまうという課題があった。

従って本発明が解決しようとする課題は、分解能の低下が発生することがない直流入力型のΣΔ型アナログデジタル変換器を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力アナログ信号とデジタルアナログ変換部の出力の差分を積分器で積分し、この積分した値を１ビットのデジタル信号に変換して前記デジタルアナログ変換部に入力すると共に、前記１ビットのデジタル信号の高周波成分をフィルタによって除去して出力する構成のアナログデジタル変換器において、
疑似ランダム系列信号を発生するノイズ発生部と、このノイズ発生部の出力が入力され、入力された前記疑似ランダム信号からディザ信号を生成して出力するディザ発生部と、このディザ発生部の出力およびデジタル信号に変換すべきアナログ信号入力され、これらの信号を加算して前記積分器に出力する加算器とを備えたものである。入力アナログ信号の周波数によって分解能が低下することがない。

請求項２記載の発明は、請求項１記載の発明において、前記疑似ランダム系列信号としてＭ系列信号を使用するようにしたものである。簡単に疑似ランダム系列信号を発生させることができる。

請求項３記載の発明は、請求項１記載の発明において、前記疑似ランダム系列信号としてＧｏｌｄ系列信号を使用するようにしたものである。簡単に疑似ランダム系列信号を発生させることができる。

請求項４記載の発明は、請求項１若しくは請求項３いずれかに記載の発明において、前記ディザ発生部の出力を、コンデンサを介して前記加算器に入力するようにしたものである。デジタル出力にオフセットが発生しない。

請求項５記載の発明は、請求項１若しくは請求項３いずれかに記載の発明において、前記ディザ発生部により所定の大きさのオフセットを生じるようなディザ信号を生成し、このオフセットを用いてスパン調整を行うようにしたものである。スパン調整に信号発生器が必要なくなる。

請求項６記載の発明は、請求項１若しくは請求項５いずれかに記載の発明において、前記１ビットのデジタル信号の周波数成分がこのデジタル信号を生成するサンプリング周波数の整数分の１近辺にあるときのみ、前記入力アナログ信号に前記ディザ発生部の出力を加算するようにしたものである。精度が向上する。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３，４，５および請求項６の発明によれば、ΣΔ型のアナログデジタル変換器において、疑似ランダム系列信号を用いてディザ信号を発生させ、このディザ信号をデジタル信号に変換すべき入力アナログ信号に加算するようにした。

疑似ランダム系列信号は特定の周波数成分のピークを有さないので、１ビットデジタル信号の周波数がサンプリング周波数の整数分の１のところで大きく低下することがない。そのため、入力アナログ信号の全周波数帯域において高い分解能を得ることができるという効果がある。

請求項２および請求項３の発明によれば、請求項１記載の発明において、疑似ランダム系列信号としてＭ系列信号またはＧｏｌｄ系列信号を使用するようにした。シフトレジスタと排他的論理和回路だけで簡単に生成することができ、また既存の技術を応用することができるという効果がある。

請求項４記載の発明によれば、請求項１，２および３記載の発明において、ディザ信号をコンデンサを介して加算器に入力するようにした。ディザ信号の直流成分がカットされるので、出力デジタル信号にオフセットが発生しないという効果がある。

請求項５記載の発明によれば、請求項１，２および３記載の発明において、ディザ信号によって積極的にオフセットを発生させ、このオフセットによってスパン調整をするようにした。スパン調整のときに信号発生器が不要になるという効果がある。

請求項６記載の発明によれば、請求項１，２，３，４および５記載の発明において、前記１ビットのデジタル信号が、このデジタル信号生成するサンプリング周波数の整数分の１近辺にあるときのみ、ディザ信号を入力アナログ信号に加算するようにした。ディザ信号を加算することによる精度の低下を防止することができるという効果がある。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るアナログデジタル変換器の一実施例を示す構成図である。

図１において、１は信号発生器であり、デジタル信号に変換すべきアナログ信号を出力する。２はフィルタであり、入力アナログ信号の高周波ノイズを除去する。３は加算器であり、フィルタ２の出力と後述するディザ発生部６２の出力を加算して出力する。４は積分器であり、加算器３の出力がその非反転入力端子に入力される。５はコンパレータであり、積分器４の出力と所定の基準電圧を比較して、２値信号を生成する。

６は制御部であり、出力制御部６１，ディザ発生部６２，ノイズ発生部６３，フィルタ部６４，送信部６５およびクロック入力部６６で構成される。コンパレータ５の出力は、図２のデジタルフィルタ９８と同じ機能を有するフィルタ部６４に入力され、このフィルタ部６４の出力は送信部６５を経てデジタル出力として外部に出力される。

コンパレータ５の出力は出力制御部６１に入力されてアナログ信号に変換され、抵抗４１を介して積分器４の反転入力端子に入力される。従って、積分器４は加算器３の出力から出力制御部６１の出力を減算した値を積分する。クロック入力部６６にはクロックが入力され、制御部６はこのクロックに同期して動作する。加算部３，積分器４，コンパレータ５、フィルタ部６４および出力制御部６１の動作は、一般的なΣΔ型アナログデジタル変換器と同じである。

６３はノイズ発生部であり、ＰＮ（疑似ランダム）系列信号を発生する。このＰＮ系列信号はディザ発生部６２に入力される。ディザ発生部６２は入力されたＰＮ系列信号に基づいてディザ信号を生成して出力する。

このディザ信号はコンデンサ３１を介して加算器３に入力される。コンデンサ３１は直流成分をカットするためのものであり、これによって出力にオフセットが加わるのを防ぐことができる。加算器３はフィルタ２の出力とディザ発生部６２の出力を加算して、積分器４の非反転入力端子に出力する。

次に、ＰＮ系列信号について説明する。ＰＮ系列信号はシフトレジスタとフィードバックを用いた回路によって人工的にある規則に基づいて生成される信号であり、真にランダムではないが、ランダムな信号に近い性質を有する。ＰＮ系列信号には、Ｍ系列信号、Ｇｏｌｄ系列信号などがある。

図２（Ａ）に、４次Ｍ系列信号発生器の構成の一例を示す。図２（Ａ）において、７１はシフトレジスタであり、７１１〜７１４の４つのレジスタで構成されている。このレジスタ７１１〜７１４に格納された値は、図示しないクロックに同期して左方向にシフトされる。また、レジスタ７１１の出力はＭ系列信号として取り出される。

７２は排他的論理和回路であり、レジスタ７１１と７１２の出力の排他的論理和を演算する。この排他的論理和はレジスタ７１４に入力される。

このような構成において、シフトレジスタ７１の初期値が“０００１”であるとすると、この値はクロックに同期して“００１０”→“０１００”→“１００１”・・・・と変化し、ビット列“０００１００１１０１０１１１１０００・・・・”を生成することができる。Ｍ系列信号は優れた相関性を有するが符号系列が少ないという欠点があり、シングルユーザのスペクトラム拡散などに応用されている。

図２（Ｂ）にＧｏｌｄ系列信号発生器の構成の一例を示す。８１，８２はそれぞれＭ系列信号発生器、８３はこれらＭ系列信号発生器８１、８２の出力が入力される排他的論理和回路である。この排他的論理和回路８３の出力がＧｏｌｄ系列信号になる。

このＧｏｌｄ系列信号発生器は、２つのＭ系列信号発生器８１，８２の初期値を変えることにより、多数のＧｏｌｄ系列信号を発生させることができる。Ｇｏｌｄ系列信号は系列の数が多いので、マルチユーザ対象のセルラーやＣＤＭＡ通信システムに利用される。

なお、図１の実施例ではディザ発生部６２の出力を常時加算器３に入力して入力信号に加算するようにしたが、コンパレータ９５の出力周波数がサンプリング周波数の整数分の１近辺になるときのみディザ発生部６２の出力を加算するようにしてもよい。

また、図１実施例ではコンデンサ３１でディザ発生部６２の出力の直流分をカットするようにしたが、ディザ発生部６２でデジタル出力に一定のオフセットが生じるようなディザ信号を生成し、コンデンサ３１を介さないでディザ発生部６２の出力を直接加算器３に入力するようにして、このオフセットを利用してスパン調整を行うようにしてもよい。

本発明の一実施例の構成図である。Ｍ系列信号発生器およびＧｏｌｄ系列信号発生器の構成図である。従来のΣΔ型アナログデジタル変換器の構成図である。 ΣΔ型アナログデジタル変換器の動作を説明するための特性図である。

符号の説明

３加算器
３１コンデンサ
４積分器
５コンパレータ
６制御部
６１出力制御部
６２ディザ発生部
６３ノイズ発生部
６４フィルタ部
６５送信部

Claims

入力アナログ信号とデジタルアナログ変換部の出力の差分を積分器で積分し、この積分した値を１ビットのデジタル信号に変換して前記デジタルアナログ変換部に入力すると共に、前記１ビットのデジタル信号の高周波成分をフィルタによって除去して出力する構成のアナログデジタル変換器において、
疑似ランダム系列信号を発生するノイズ発生部と、
このノイズ発生部の出力が入力され、入力された前記疑似ランダム信号からディザ信号を生成して出力するディザ発生部と、
このディザ発生部の出力およびデジタル信号に変換すべきアナログ信号入力され、これらの信号を加算して前記積分器に出力する加算器と、
を備えたことを特徴とするアナログデジタル変換器。
前記疑似ランダム系列信号は、Ｍ系列信号であることを特徴とする請求項１記載のアナログデジタル変換器。
前記疑似ランダム系列信号は、Ｇｏｌｄ系列信号であることを特徴とする請求項１記載のアナログデジタル変換器。
前記ディザ発生部の出力を、コンデンサを介して前記加算器に入力するようにしたことを特徴とする請求項１若しくは請求項３いずれかに記載のアナログデジタル変換器。
前記ディザ発生部により所定の大きさのオフセットを生じるようなディザ信号を生成し、このオフセットを用いてスパン調整を行うようにしたことを特徴とする請求項１若しくは請求項３いずれかに記載のアナログデジタル変換器。
前記１ビットのデジタル信号の周波数が、このデジタル信号を生成するサンプリング周波数の整数分の１近辺にあるときのみ、前記入力アナログ信号に前記ディザ発生部の出力を加算するようにしたことを特徴とする請求項１若しくは請求項５いずれかに記載のアナログデジタル変換器。