JP2009502057A - チョッピング残留雑音を減らすオーバサンプリング・アナログ・ディジタル変換器および方法 - Google Patents

チョッピング残留雑音を減らすオーバサンプリング・アナログ・ディジタル変換器および方法 Download PDF

Info

Publication number
JP2009502057A
JP2009502057A JP2008521719A JP2008521719A JP2009502057A JP 2009502057 A JP2009502057 A JP 2009502057A JP 2008521719 A JP2008521719 A JP 2008521719A JP 2008521719 A JP2008521719 A JP 2008521719A JP 2009502057 A JP2009502057 A JP 2009502057A
Authority
JP
Japan
Prior art keywords
input
signal
pseudo
chopper
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2008521719A
Other languages
English (en)
Inventor
− ユアン ツァン、シャン
Original Assignee
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテッド filed Critical テキサス インスツルメンツ インコーポレイテッド
Publication of JP2009502057A publication Critical patent/JP2009502057A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H03M3/338—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors by permutation in the time domain, e.g. dynamic element matching
    • H03M3/34—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors by permutation in the time domain, e.g. dynamic element matching by chopping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
    • H03M3/33—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal
    • H03M3/332—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal in particular a pseudo-random signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

デルタ・シグマ変調器（２９）は、チョッパ安定化積分器（３６）と、積分器の出力に結合する入力を有する量子化器と、切換え基準フィードバック回路（３９）により制御されまた積分器の入力に結合する出力を有する入力信号取得回路と、擬似ランダム・シーケンス発生器（１Ａ）を含みかつ周波数整形擬似ランダム・クロック信号を作る周波数整形擬似ランダム・チョッパ・クロック信号発生回路とを含む。リセット回路は擬似ランダム・シーケンス発生器（１Ａ）のリセット入力に結合し、チョッパ安定化デルタ・シグマ変調器のディジタル出力と同期をとってリセットして、擬似ランダム・シーケンス発生器のラップ・アラウンド動作の結果生じる雑音を防ぐ。論理回路は周波数整形擬似ランダム・クロック信号に応じてチョッパ・クロック信号を作り、これを積分器の種々の入力スイッチおよび出力スイッチに与える。

Description

本発明はチョッパ安定化デルタ・シグマ変調器、特に、Ｗａｎｇの米国特許第６，２０１，８３５号、「デルタ・シグマ変調器用の周波数整形擬似ランダム・チョッパ安定化回路および方法（Ｆｒｅｑｕｅｎｃｙ−ｓｈａｐｅｄ ｐｓｅｕｄｏ−ｒａｎｄｏｍ ｃｈｏｐｐｅｒ ｓｔａｂｉｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｄｅｌｔａ−ｓｉｇｍａ Ｍｏｄｕｌａｔｏｒ）」、に示されているタイプのチョッパ安定化デルタ・シグマ変調器の変換精度を改善する技術に関するものであって、より詳しく述べると、チョッピング残留雑音と、関連する利得ドリフトおよびオフセット・ドリフトの不正確さとを減らすことに関するものである。
図１Ａ（従来技術）は米国特許第６，２０１，８３５号（’８３５特許）の図１の写しである。これは、集積回路チョッパ安定化増幅器の相互変調に対する感度を下げるための装置である。図１Ａのブロック２９は、後で図２に示すものと同一のまたは実質的に同じチョッパ安定化デルタ・シグマ変調器を示す。チョッパ安定化デルタ・シグマ変調器２９の出力はデシメーション・フィルタ３８の入力に接続する。チョッパ安定化デルタ・シグマ変調器２９の１個以上の積分器（積分器３６，３７など）は、周波数整形擬似ランダム・チョッパ・クロック発生器回路１によりクロックされる。
しかし、従来技術のチョッパ安定化デルタ・シグマ変調器２９の欠点は、この開示された擬似ランダム・チョッパ・クロック発生器１が低周波の「チョッピング残留」信号を作ることである。チョッパ安定化デルタ・シグマ変調器２９に固定周波数チョッピング信号を与えると、内部オフセット電圧（回路構成要素の不整合により生じる）を固定低周波「チョッピング残留」信号に変換する。これは低周波ＡＣ信号である。チョッピング残留信号の大きさは上に述べたオフセット電圧の大きさの関数である。’８３５特許の教示によると、固定周波数チョッピング信号を用いると相互変調のためにデルタ・シグマ変調器の出力信号内に「アイドル・トーン」信号が生成される。’８３５特許の教示によると、ベースバンドにエリアス・バック（ａｌｉａｓｅｄ ｂａｃｋ）されるこのようなアイドル・トーンは、ランダムな周波数のチョッピング信号を与えることにより防ぐことができる。また、’８３５特許は擬似ランダム・チョッピング信号の「周波数整形」を開示している。低周波整形を行うと、関心のある帯域内の低周波エネルギーの拡散が減少して、全体の雑音性能が改善されるという利点がある。
’８３５特許に開示された周波数整形擬似ランダム・チョッピングを行うとデルタ・シグマ変調器２９内の雑音の量の「一次」の改善が見られる。しかし「一次」の周波数整形は雑音を非常に低くする必要がある応用でチョッピング残留信号を十分抑えることができない。
後で説明する図６を参照すると、「Ａ」で示す上側の曲線は、図１Ｂに示す周波数整形曲線（これは’８３５特許の図３Ｃの写しである）を用いたときの図１Ａに示す従来技術のデルタ・シグマ変調器２９のチョッピング残留信号を示す。図６のチョッピング残留信号曲線「Ａ」は「雑音の多い」形であり、オフセット電圧の関数である低周波雑音レベルはほぼ−１５０ｄＢである。これは応用によっては高すぎる。
増幅回路およびデルタ・シグマ変調器のチョッパ安定化のためのチョッピング・クロック信号を生成するのに’８３５特許の周波数整形擬似ランダム・シーケンス発生器を用いることの別の欠点は、擬似ランダム・シーケンスは長さが有限であるために「ラップ・アラウンド」して再開し、シーケンスを再開するたびにスパイク雑音を出すことである。例えば、長さが１０ビットの擬似ランダム・シーケンス発生器の場合は、同じシーケンスを作って２１０クロック・サイクル毎にラップ・アラウンドするので低周波の周期的スパイク雑音を作る。
米国特許第６，４１１，２４２号、「ＤＣオフセット性能を改善したオーバサンプリング・アナログ・ディジタル変換器（Ｏｖｅｒｓａｍｐｌｉｎｇ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｉｍｐｒｏｖｅｄ ＤＣ Ｏｆｆｓｅｔ Ｐｅｒｆｏｒｍａｎｃｅ）」は、データ出力周波数の半分の固定チョッピング周波数を用いて、アナログ入力信号と出力信号の極性をチョッピング・サイクル毎に切り換える。ディジタル領域の出力信号からオフセット誤差は除かれるが、この方法ではディジタル・データ出力レートは半分に減少する。なぜなら、アナログ・ディジタル変換器は、出力データを実質的に平均してオフセット誤差を打ち消す前に２つの変換を行わなければならないからである。
このように、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化オーバサンプリング・アナログ・ディジタル変換器の雑音を減らすための改善された方法に対するニーズはまだ満たされていない。
また、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化デルタ・シグマ・アナログ・ディジタル変換器内の変換誤差を減らすための改善された方法に対するニーズはまだ満たされていない。
また、米国特許第６，２０１，８３５号の回路が達成したアイドル・トーンの大きさが非常に低いという利点を有し、かつチョッピング残留雑音が非常に低いという利点を有するチョッパ安定化デルタ・シグマ変調器内のチョッパ安定化増幅回路に対するニーズはまだ満たされていない。
また、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化デルタ・シグマ・アナログ・ディジタル変調器内の変換誤差を減らすため、またチョッピング・クロック信号を作るのに用いられる擬似ランダム・シーケンス発生器のラップ・アラウンド動作から生じる低周波の周期的スパイク雑音を減らすための、改善された方法に対するニーズはまだ満たされていない。
また、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化デルタ・シグマ・アナログ・ディジタル変調器内の変換誤差を減らすため、また変換速度を従来技術の方法より高くするための、改善された方法に対するニーズはまだ満たされていない。
本発明の目的は、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化オーバサンプリング・アナログ・ディジタル変換器の雑音を減らすための改善された方法を提供することである。
本発明の別の目的は、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化デルタ・シグマ・アナログ・ディジタル変調器内の変換誤差を減らすための改善された方法を提供することである。
本発明の別の目的は、’８３５特許の発明が達成したアイドル・トーンの大きさが非常に低いという利点を有し、かつチョッピング残留雑音が非常に低いという利点を有するチョッパ安定化デルタ・シグマ変調器内のチョッパ安定化増幅回路を提供することである。
本発明の別の目的は、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化デルタ・シグマ・アナログ・ディジタル変調器内の変換誤差を減らすため、またチョッピング・クロック信号を作るのに用いられる擬似ランダム・シーケンス発生器のラップ・アラウンド動作から生じる低周波の周期的スパイク雑音を減らすための、改善された方法を提供することである。
本発明の別の目的は、周波数整形擬似ランダム・チョッピング・クロック信号を用いてチョッパ安定化デルタ・シグマ・アナログ・ディジタル変調器内の変換誤差を減らすため、また変換速度を従来技術の方法より高くするための、改善された方法を提供することである。
簡単に述べると、本発明の１つの実施の形態では、チョッパ安定化積分器（３６）と、積分器の出力に結合する入力を有する量子化器（３５）と、切換え基準フィードバック回路（３９）により制御されかつ積分器の入力に結合する出力を有する入力信号取得回路（３１）と、擬似ランダム・シーケンス発生器（１１）を含みかつ周波数整形擬似ランダム・クロック信号（φＣＨ）を作る周波数整形擬似ランダム・チョッパ・クロック信号発生回路（１Ａ）と、を含むデルタ・シグマ変調器（２９）を提供する。リセット回路（４８）は擬似ランダム・シーケンス発生器のセット入力に結合してチョッパ安定化デルタ・シグマ変調器のディジタル出力と同期をとってこれをリセットし、擬似ランダム・シーケンス発生器のラップ・アラウンド動作の結果生じる雑音を防ぐ。論理回路は周波数整形擬似ランダム・クロック信号に応じてチョッパ・クロック信号を作り、これを積分器の種々の入力スイッチおよび出力スイッチに与える。
或る実施の形態では、デルタ・シグマ変調器（２９）は、チョッパ安定化積分器（３６）（積分器の入力に結合する複数のチョッパ安定化入力スイッチと積分器の出力に結合する複数のチョッパ安定化出力スイッチとを含む）と、積分器の出力に結合する入力を有する量子器（３５）とを含む。入力信号取得回路（３１）は切換え基準フィードバック回路（３９）により制御され、積分器の入力に結合する出力を有する。周波数整形擬似ランダム・チョッパ・クロック信号発生回路（１Ａ）は擬似ランダム・シーケンス発生器（１１）を含み、周波数整形擬似ランダム・クロック信号（φＣＨ）を作る。チョッパ安定化デルタ・シグマ変調器（２９）のディジタル出力（ＤＯＵＴ）と同期をとって擬似ランダム・シーケンス発生器（１１）をリセットするリセット回路（４８）は擬似ランダム・シーケンス発生器（１１）のラップ・アラウンド動作を防ぐ。論理回路（４１）は周波数整形擬似ランダム・クロック信号に応じてチョッパ・クロック信号を作り、種々のチョッパ安定化入力スイッチおよびチョッパ安定化出力スイッチを制御する。
或る実施の形態では、周波数整形擬似ランダム・シーケンス発生器（１Ａ）はディジタル・デルタ・シグマ変調器（２）を含み、ディジタル・デルタ・シグマ変調器（２）は、フィードバック遅延回路（１４，１５）と、擬似ランダム・シーケンス発生器（１１）が作る擬似ランダム・シーケンス信号（１１Ａ）とフィードバック遅延回路（１４，１５）が作る誤差フィードバック信号（１８）とを入力として受けまた擬似ランダム・シーケンス信号（１１Ａ）および誤差フィードバック信号（１８）に応じて周波数整形擬似ランダム・クロック信号（φＣＨ）を作る１ビットの量子化器（１３）として機能する第１のディジタル加算器（１２）とを含む。第２のディジタル加算器（１６）は、周波数整形擬似ランダム・クロック信号（φＣＨ）および誤差フィードバック信号（１６Ａ）に応じてフィードバック遅延回路（１４，１５）への入力としてディジタル誤差信号（１６Ａ）を作る。
デシメーション・フィルタ（３８）は量子化器（３５）の出力（４０）に結合する入力を有し、リセット回路（４８）はデルタ・シグマ変調器（２９）のサンプリング周波数（ＦＳ）で動作するクロック信号（ＣＬＫ）をデシメーション比（Ｎ）で割ってデシメーション・クロック信号（ＤＣＬＫ）を作る分割回路（４８）を含む。擬似ランダム・シーケンス発生器（１１）はクロック信号（ＣＬＫ）でクロックされ、デシメーション・クロック信号（ＤＣＬＫ）に結合するセット入力を有する一連の記憶要素（５０−０，１，．．．７）を含む。デシメーション・フィルタ（３８）はクロック信号（ＣＬＫ）でクロックされ、デシメーション・クロック信号（ＤＣＬＫ）に応じて動作してデシメーション・クロック信号（ＤＣＬＫ）の周波数（ＦＳ）でディジタル出力語を作る。
或る実施の形態では、周波数整形擬似ランダム・クロック信号（φＣＨ）は第２のディジタル加算器（１６）の第２の入力の最上位ビット（ＭＳＢ）に与えられる１ビットの量子化信号を構成する。フィードバック遅延回路（１４，１５）は誤差信号（１６Ａ）を所定の量だけ２度遅延させて、ゼロ周波数付近および或る周波数（ＦＳ ／２）付近の減衰を大きくする。ディジタル・デルタ・シグマ変調器（２）は１ビットのディジタル・デルタ・シグマ変調器でよい。デシメーション・フィルタ（３８）はＳＹＮＣ４フィルタでよい。入力信号取得回路（３１）はスイッチド・キャパシタ入力サンプリング回路を含んでよい。
１つの実施の形態では、本発明は、チョッパ安定化積分器（３６）の入力に結合する出力を有する入力信号取得回路（３１）と、積分器の出力に結合する入力を有する量子化器（３５）とを含むチョッパ安定化変調器（２９）の感度を下げる方法を提供する。この方法は、擬似ランダム・シーケンス発生器（１１）を含む周波数整形擬似ランダム・チョッパ・クロック信号発生回路（１Ａ）により周波数整形擬似ランダム・クロック信号（φＣＨ）を作り、チョッパ安定化デルタ・シグマ変調器（２９）のディジタル出力（ＤＯＵＴ）と同期をとって擬似ランダム・シーケンス発生器（１１）を自動的にリセットして擬似ランダム・シーケンス発生器（１１）のラップ・アラウンド動作を防ぐことによりラップ・アラウンド動作の結果生じる雑音を防ぐことを含む。
１つの実施の形態では、本発明は、チョッパ安定化積分器（３６）の入力に結合する出力を有する入力信号取得回路（３１）と、積分器の出力に結合する入力を有する量子化器（３５）とを含むデルタ・シグマ変調器（２９）と、周波数整形擬似ランダム・クロック信号（φＣＨ）を作る手段（１Ａ）と、チョッパ安定化デルタ・シグマ変調器（２９）のディジタル出力（ＤＯＵＴ）と同期をとって擬似ランダム・シーケンス発生器（１１）をリセットして擬似ランダム・シーケンス発生器（１１）のラップ・アラウンド動作を防ぐことによりラップ・アラウンド動作の結果生じる雑音を防ぐ手段（４８）とを提供する。
図２において、アナログ・ディジタル変換器（ＡＤＣ）３０Ａはチョッパ安定化デルタ・シグマ変調器２９を含む。変調器２９は、差動アナログ入力ＶＩＮをサンプリングするスイッチド・キャパシタ入力サンプリング回路３１を含む。２つの固定周波数クロック信号φ１およびφ２は、Ｋａｌｔｈｏｆｆ他の米国特許第５，７０３，５８９号に開示されているように、既知の方法でアナログ入力をサンプリングする。サンプリングされた差動アナログ入力信号は一対の総和ノード導体３２の間に現われる。一対の導体３２はチョッパ安定化第１積分器段３６の差動入力にそれぞれ結合する。チョッパ安定化積分器段３６および関連するスイッチド・キャパシタ・フィードバック基準電圧供給回路は図１Ｃに示す実施の形態でよい。総和ノード導体３２はまた、スイッチド・キャパシタ・フィードバック基準電圧サンプリング回路３３（上に参照した’５８９特許の図３Ａに示されている回路２２Ａと同じ）の対応する端子にも結合する。図２には差動の実施の形態を示しているが、ここに述べる本発明は単一信号線の場合にも同様に適用することができる。
チョッパ安定化デルタ・シグマＡＤＣ３０Ａは、段３７などの多数の別の積分器段および関連するスイッチド・キャパシタ・フィードバック基準電圧供給回路（チョッパ安定化されていてもいなくてもよい）を含んでよい。最終の積分器段３７（または、積分器段が１つだけの場合は積分器段３６）の差動出力３４は従来技術の差動比較器３５の入力に結合する。比較器３５の差動出力４０は従来技術のデシメーション・フィルタ３８および従来技術のフィードバック基準制御回路３９の入力に結合する。デシメーション・フィルタ３８はＳＹＮＣ４フィルタで実現してよい。フィードバック基準制御回路３９は固定周波数クロック信号φ１およびφ２を作り、また入力サンプリング回路３１、積分器３６および３７、基準電圧サンプリング回路３３が必要とする、比較器すなわち量子化器３５の出力により周知の方法で決まる別のクロック信号φ１Ａ，φ１Ｂ，φ２Ｎ，φ２Ｐを作る（例えば、図１Ｃを参照）。デシメーション・フィルタ３８はディジタル出力信号ＤＯＵＴを作る。アナログ入力信号ＶＩＮはデシメーション・クロック信号ＤＣＬＫにより決まるデータ・レートでディジタル出力信号ＤＯＵＴに変換される。
導体５上のデシメーション・クロックＤＣＬＫは導体４上のサンプリング・クロック信号ＣＬＫの周波数ＦＳをデシメーション比Ｎで割った値と同じ周波数を有する。図４は、従来技術のＮで割る回路４８によりデシメーション・クロックＤＣＬＫを主クロック信号ＣＬＫから生成する方法を示す。ＣＬＫの周期はサンプリング周波数ＦＳの逆に等しく、デシメーション・クロックＤＣＬＫの周期はＮ／ＦＳに等しい。簡単のため図４ではデシメーション比Ｎを４としたが、認識されるように、Ｎ＝４というデシメーション比は低くて実際的でない。適当に長い擬似ランダム・シーケンスを形成するのに実際的なデシメーション比Ｎは９６０または恐らく７６８０であろう。次の図３Ａは、デシメーション・クロックＤＣＬＫと同期をとってリセットする機能を図２の周波数整形擬似ランダム・シーケンス発生回路１Ａに持たせて、自由に動作する擬似ランダム・シーケンス発生器の固有の「ラップ・アラウンド」動作の結果生じる雑音を防ぐ方法を示す。
図５は、伝達関数｛（１−Ｚ−Ｎ）Ｘ｝／｛（１−Ｚ−１）Ｘ｝を有するＳＹＮＣＸフィルタの１つの一般化されたＺ領域の実施の形態を示す。ただし、Ｎはデシメーション比である。スイッチ４４はデシメーション・クロックＤＣＬＫと同期をとる。これはダウンサンプリングを表す一般的な方法である。図２のＳＹＮＣ４フィルタ３８はｘ＝４の場合であり、４個の積分器と４個のデシメータを含む。しかし、ＳＹＮＣ４フィルタ３８は異なる次数のＳＹＮＣフィルタでよいことに注意していただきたい。また、他の種類のフィルタも、図２のグラフ「Ａ」で示すリセット周波数スパイクを十分除去することができる。
本発明では、チョッパ安定化デルタ・シグマＡＤＣ３０Ａは周波数整形擬似ランダム・チョッパ・クロック信号発生回路１Ａを含む。これはデータ出力（ＤＯＵＴ）時間フレームと同期をとって自動的にリセットされ、また少なくとも第１の積分器段３６に与えられる（後に続く積分器段３７などにも与えられる）チョッパ・クロック信号φＣＨＡおよびφＣＨＢを生成する。各チョッパ・クロック信号は、全ての周知の従来技術のチョッパ安定化デルタ・シグマ・アナログ・ディジタル変換器の場合のような単一の固定周波数ではなく、図１Ａに示すように「整形された」周波数スペクトラムを有する。
図２および図６において、種々のグラフの縦軸はＶＩＮがゼロのときのＤＯＵＴの値で表した出力電圧の大きさを示す。すなわち雑音を表す。図２のグラフＡは周波数整形擬似ランダム・チョッパ・クロック発生器の周波数応答を示すもので、ｆ１（０−ｆ１は関心のある帯域である）にスパイクがあり、ｆ２，ｆ３，．．．，などに高調波スパイクがある。本発明では、デシメーション・クロックＤＣＬＫと同期をとって周期的にこれをリセットして、得られたトーンをＤＯＵＴデータ・レートで濾波し、後でディジタル・フィルタ３８で除去する。図２のグラフＢはＳＹＮＣ４フィルタ３８の周波数応答を示す。図６のグラフＢは図２のグラフＡおよびＢで表される周波数応答の畳み込み（例えば、掛け算）を示す。図６のグラフＢは、畳み込みの結果図２のチョッパ安定化ＡＤＣ３０Ａの雑音レベルが非常に低い（−３００ｄＢ付近）ことを示す。図２のオーバサンプリング・チョッパ安定化アナログ・ディジタル変換器３０Ａの−３００ｄＢという雑音レベルは図１Ａに示す従来技術の−１５０ｄＢ（デシベル）というレベルよりはるかに低くて無視することができる。また、ベースバンドにエリアス・バックされるトーン周波数（相互変調による）はほとんど認められない。
図６の低雑音曲線「Ｂ」はＳＹＮＣ４フィルタ３８の周波数応答と周波数整形擬似ランダム・チョッパ・クロック発生回路１Ａの周波数応答との畳み込みであって、図２および図３Ａに示すような自動リセット構造および動作を有するが、曲線「Ｂ」は図２の周波数応答「Ａ」で本発明により生じるｆ１，ｆ２，ｆ３，．．．などでの全てのスパイクが実質的に濾波されて除かれることを示す。
図３Ａを参照すると、周波数整形擬似ランダム・チョッパ信号発生回路１Ａは擬似ランダム・シーケンス発生器１１を含む。擬似ランダム・シーケンス発生器１１は従来技術の設計でよい。これについては、Ｓ．Ｇｏｌｏｕｍｂの「シフト・レジスタ・シーケンス（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ Ｓｅｑｕｅｎｃｅｓ）」、Ａｅｇａｎ Ｐａｒｋ Ｐｒｅｓｓ，Ｌａｇｕｎａ Ｈｉｌｌｓ，Ｃａｌｉｆ．，１９８２、または上に参照した’２０２特許のブロック１２に示すテキストを参照のこと。
図３Ｂは図３Ａの擬似ランダム・シーケンス発生器１１の或る実施の形態の詳細なブロック図である。この実施の形態は、Ｄｏｕｇｌａｓ Ｊ．Ｓｍｉｔｈの「ＨＤＬチップ設計（ＨＤＬ Ｃｈｉｐ Ｄｅｓｉｇｎ）」、Ｄｏｏｎｅ Ｐｕｂｌｉｃａｔｉｏｎｓ，Ｍａｄｉｓｏｎ，Ａｌａｂａｍａ，１９９６、の１８０ページに述べられている。図３Ｂを参照すると、この実施の形態の擬似ランダム・シーケンス発生器１１は、ＣＬＫに結合するクロック入力とＤＣＬＫに結合するセット入力とをそれぞれ有するＤ型フリップ・フロップ５０−０，１，２，．．．，７を含む。フリップ・フロップ５０−７のＱ出力は図３Ｂの導体１１Ａにより排他的論理和ゲート５３の一方の入力に接続し、ゲート５３の出力は排他的論理和ゲート５１の一方の入力に接続する。排他的論理和ゲート５１の出力はフリップ・フロップ５０−０のＤ入力に接続する。フリップ・フロップ５０−０，１，．．．，６のそれぞれのＱ出力は次のフリップ・フロップのＤ入力に接続する。Ｑ出力は擬似ランダム・シーケンス発生器１１の「タップ点」であり、図３Ｂでは、フリップ・フロップ５０−３のＱ出力は排他的論理和ゲート５３の他方の入力に接続する。フリップ・フロップ５０−２のＱ出力は排他的論理和ゲート５２の一方の入力に接続し、ゲート５２の出力は排他的論理和ゲート５１の他方の入力に接続する。フリップ・フロップ５０−１のＱ出力は排他的論理和ゲート５２の他方の入力に接続する。
擬似ランダム・シーケンス発生器１１は本発明に係るＤＣＬＫに応じて自動的にリセットしてラップ・アラウンド動作を防ぐよう接続されており、導体１１Ａ上に直列の１ビット擬似ランダム信号を作る。導体１１Ａはディジタル加算器１２の第２の入力に接続する。（上に述べたＤｏｕｇｌａｓ Ｊ．Ｓｍｉｔｈの著書に説明されているように、図３Ｂに示す擬似ランダム・シーケンス発生器１１の種々の排他的論理和ゲートの入力にタップ点の種々の他の接続を行うと種々の擬似ランダム・シーケンスを生成することができることを認識すべきである。）
擬似ランダム・シーケンス発生器１Ａはディジタル（アナログではない）の「一次」のデルタ・シグマ変調器２も含む。これは入力を含まない（入力がゼロなので、遅延要素１４の出力に入力を加えるために通常はデルタ・シグマ変調器内にあるディジタル加算器は必要ない）。一次のディジタル・デルタ・シグマ変調器２は誤差フィードバック回路内に接続される２個の２ビットのディジタル遅延要素１４および１５を含む。遅延要素１４および１５はそれぞれ一対の従来技術のフリップ・フロップで実現してよく、それぞれはディジタル・デルタ・シグマ変調器２９のサンプリング・レートＦＳで動作する主クロック信号ＣＬＫに結合するクロック入力を有する。各遅延要素１４および１５はデシメーション・クロックＤＣＬＫに結合するリセット入力も有する。
誤差フィードバック回路は、２ビットのバス１８に接続する２ビットの（＋）入力を有する２ビットのディジタル加算器１６を含む。加算器１６は（−）入力も含む。そのＭＳＢは導体１７に接続し、２ビットの出力１６Ａは第１のディジタル遅延要素１５の入力に接続する。第１のディジタル遅延要素１５の出力は第２のディジタル遅延要素１４の入力に接続し、遅延要素１４の出力は２ビットのバス１８に接続する。遅延要素１４の出力は遅延された直列のディジタル信号を２ビットのバス１８に与え、この信号は２ビットのディジタル加算器１２の第１の入力の２ビットに与えられる。ディジタル加算器１２の第２の入力のＬＳＢビットは擬似ランダム・シーケンス発生器１１の１ビットの出力に接続する。
実際のところ、導体１１Ａ上の１ビットの擬似ランダム信号はデルタ・シグマ変調器２への擬似ランダム・ディザ入力として機能する。２ビットのディジタル加算器１２は１ビットの信号を導体１９上に作る。これは２ビットの加算器１２の出力のＭＳＢなので、導体１１Ａ上の１ビットのディジタル信号と２ビットのバス１８上の２ビットの誤差フィードバック・データとの和に等しい。したがって、導体１９上のＭＳＢ加算器出力信号は実際に１ビットのディジタル量子化器として機能する。この１ビットの量子化器機能を図３Ａのブロック１３で示すが、図３Ａの実際の実施の形態では、導体１９は導体１７に直接接続される。導体１７上の１ビットの量子化器信号は導体１７上で周波数整形擬似ランダム・クロック信号φＣＨを構成する。
導体１７はφＣＨを２ビットのディジタル加算器１６の（−）入力に与えて、上に述べた周波数整形を行うのに必要なフィードバックを形成する。導体１７はまた、２つのチョッパ・クロック信号φＣＨおよびφＣＨＢ生成する従来技術の論理回路４１の入力に接続する。ただし、φＣＨＡはφＣＨに等しく、φＣＨＢとφＣＨＡは位相がずれていて重ならない。図３Ａに示すデルタ・シグマ変調器２内で２ビットのフィードバック構造を用いた理由は、この構造が図１Ｂに示すφＣＨの周波数スペクトラム内の「Ａ」で示す低周波整形と「Ｂ」で示す高周波整形を非常に効率的に行うからである。しかし、１ビットのフィードバック構造またはＮビット（Ｎは２より大きい）のフィードバック構造を用いることもできる。
図１Ｂに示すチョッパ・クロック周波数スペクトラムを参照すると、周波数整形擬似ランダム・チョッパ・クロック発生器１ＡはＤＣオフセットおよび「Ａ」で示す低周波領域内の低周波雑音を減衰させるので、これらの低周波雑音成分は減少する。高周波領域「Ｂ」では、最大の高周波トーンが観察されるＦＳ／２で高周波トーン結合は最小になる（ＦＳはデルタ・シグマ変調器２９のサンプリング周波数である）。
図３Ａの上に述べた１ビットのデルタ・シグマ変調器２はフィードバック遅延を与える。すなわち、２個の２ビットの遅延要素１５および１４はディジタル量子化器１３の１ビット出力１７と２ビットのディジタル・バス１８上の２ビット語との差分を遅延させる。遅延した２ビット語を、擬似ランダム・シーケンス発生器１１が導体１１Ａ上に作る１ビットの擬似ランダム・シーケンスに加える。加算器１２が作る２ビット語のＭＳＢはその２ビット語の算術符号を表す。導体１１Ａ上の擬似ランダム・シーケンスの「１」のビットは導体１８上の遅延した２ビット語にＬＳＢ値を加えて、量子化レベルの１／２を表す。図３Ａに示す誤差フィードバックを持つ上述の一次のディジタル変調器構造はループ・フィードバック回路内で１つではなく２つの遅延を与える。フィードバック内で２つの遅延を与えると、デルタ・シグマ変調器の出力はＤＣでだけでなくＦＳ／２でも減衰する。これにより、図１Ｂに示す望ましい周波数形成スペクトラムを有するディジタル・デルタ・シグマ変調器２が得られる。
図３Ａに示す誤差フィードバック構造の代わりに、図３Ｃに示す積分器ベース構造を持つ修正ディジタル・デルタ・シグマ変調器を用いてよいことに注意していただきたい。図３Ｃで、一次のディジタル・デルタ・シグマ変調器２Ａは第１の遅延要素２３および第２の遅延要素２２を含む。遅延要素２３の入力は２ビットのディジタル加算器２４の出力に接続する。遅延要素２３の出力は遅延要素２２の入力に接続し、遅延要素２２の出力は２ビットのバス２５により２ビットのディジタル加算器２１の第１の入力に接続する。図３Ａと同様に、擬似ランダム・シーケンス発生器１１が作る出力シーケンス１１Ａは、図３Ｃではディジタル加算器２１の第２の入力のＬＳＢに与えられる。
ディジタル加算器２１のＭＳＢは図３Ａと同様に量子化器として機能して導体１７上にφＣＨを作り、これは２ビットのディジタル加算器２４の第１の入力のＭＳＢにフィードバックされる。２ビットのディジタル加算器２４の出力は遅延要素２３の入力に接続する。バス２５上の２ビットのディジタル信号は２ビットのディジタル加算器２４の第２の入力にフィードバックされる。ディジタル・デルタ・シグマ変調器２Ａは、図３Ｃの構造内に更に多くのまたは更に少ない積分器を設けることにより、それぞれ更に低次のまたは更に高次のデルタ・シグマ変調器にすることができる。図３Ａおよび図３Ｂのディジタル・デルタ・シグマ変調器構造は共に１ビットの出力を出し、共にディザをＬＳＢ入力として用いて出力スペクトラムを平滑し、入力を持たず（すなわち、暗にゼロ入力）、またチョッパ・クロック・エネルギーを拡散させる望ましいスペクトラムとＤＣおよびＤＣ付近での低レベルのチョッパ・クロック・エネルギーとを達成するのに適した任意の次数でよい。
このように、上記の回路は導体１７上に作られる擬似ランダム・チョッパ・クロックφＣＨのスペクトラムを周波数整形して図１Ｂのグラフに示すチョッパ・クロック・エネルギーのスペクトラムを形成することにより、チョッパ安定化のアナログ変調器の任意のＤＣ入力レベルでの相互変調に対する感度を減らすことができる。
キャリア信号の擬似ランダム拡散をスペクトラム全体で行うと多くのエネルギーが特定の帯域内に集中するのを防ぐことができる。これを、図３Ａの２ビットのディジタル・デルタ・シグマ変調器２で達成される「周波数整形」φＣＨと組み合わせると、上に述べた相互変調に対するデルタ・シグマ変調器３０Ａの感度が下がる。図３Ａに示す誤差フィードバックを持つ上に述べた一次のディジタル変調器構造はループ・フィードバック回路内で１つではなく２つの遅延を与える。フィードバック内で２つの遅延を与えると、デルタ・シグマ変調器の出力はＤＣでだけでなくＦＳ／２でも減衰する。これにより、図１Ｂに示す望ましい周波数整形スペクトラムを有するディジタル・デルタ・シグマ変調器２が形成され、チョッパ安定化のアナログ変調器の任意のＤＣ入力レベルでの相互変調に対する感度を下げることができる。
本発明の上述のチョッパ安定化アナログ・ディジタル変換器３０Ａは米国特許第６，２０１，８３５号の一次の雑音整形擬似チョッピング方式の問題を防ぐ。上記特許ではチョッピング・エネルギーをランダム化するので、ＦＳ／２付近の固定周波数成分はベースバンドに「ビート」バックしない。前に述べたように、従来技術の図１Ａに示す擬似乱数発生器１Ａの長さは有限なので「ラップ・アラウンド」動作が起こって、特にデシメーション比Ｎが高いときに周期的スパイク雑音を生成する。また、関心のある帯域内にオフセット電圧の関数であるチョッピング残留信号が残って高い雑音を生成する。これらの２種類の雑音は、従来技術の図１に示す従来技術のチョッパ安定化アナログ・ディジタル変換器３０の変換精度を低下させる。
しかし、図２のチョッパ安定化アナログ・ディジタル変換器３０Ａ内の擬似ランダム・チョッパ・クロック回路１Ａの自動リセットを用いてその擬似ランダム・シーケンス発生器をデータ出力レートで自動的に反復してリセットすることにより、２種類の雑音はなくなる。例えば１０Ｈｚ，３０Ｈｚ，４０Ｈｚ，．．．で「ゼロ」になる１０Ｈｚのデータ出力レートを持つＳＹＮＣ４デシメーション・フィルタ３８を用いると、ＳＹＮＣ４デシメーション・フィルタ３８が機能して、図２の曲線「Ｂ」で示す周波数応答特性を与えることにより、１０Ｈｚで擬似ランダム・シーケンス発生器１Ａをリセットするときに生じるエネルギー・スパイクを抑える。図２の周波数応答「Ａ」および「Ｂ」の畳み込みにより図６の下側の曲線「Ｂ」に示す約−３００ｄＢという非常に低いレベルと、チョッパ安定化デルタ・シグマ・アナログ・ディジタル変換器３０Ａが得られる。
いくつかの特定の実施の形態を参照して本発明を説明したが、本発明の範囲から逸れない限り、当業者は上に説明した実施の形態に種々の修正を加えてよい。
例えば、スイッチド・キャパシタ・デルタ・シグマ変調器に関して上に述べたチョッパ・安定化技術は「連続時間」デルタ・シグマ変調器にも適用できる。「連続時間」という用語は、スイッチド・キャパシタ・ネットワークの代わりに抵抗器または電流源を用いるデルタ・シグマ変調器などの回路を指す。したがって、「連続時間」デルタ・シグマ変調器内の積分器が積分する電荷は、スイッチド・キャパシタ・デルタ・シグマ変調器における離散的な量ではなく、連続的に積分される。したがって「連続時間」と呼ぶ。また、ここで述べた周波数整形擬似ランダム・チョッピングは、積分器の外部ではなく内部にあって内部から積分器の入力または出力に結合されるチョッパ・スイッチに適用される。
また、図３Ａで上に述べた擬似ランダム雑音整形チョッピングは、「一次」の雑音整形擬似ランダム・チョッピングを示すが、遅延要素１４および１５および加算器１６を含むループなどの１つ以上の別のループを追加することにより二次または高次のチョッピングを容易に形成することができる。二次の擬似ランダム雑音整形チョッピングは１つではなく２つの遅延を与えて、ＤＣで１つではなく２つの「ゼロ」を与え、またＦＳ／２で１つではなく２つの「ゼロ」を与える。
図１Ａ，１Ｂ，１Ｃは米国特許第６，２０１，８３５号の図１，３Ｃ，４の写しである。 本発明に係る、擬似ランダム・チョッピング信号回路を自動的にリセットするチョッパ安定化デルタ・シグマ変調器のブロック図である。 図２のブロック１Ａ内の自動リセット周波数整形擬似ランダム・チョッパ・クロック発生器の１つの実施の形態のブロック図である。 図３Ａのブロック１１内で自動的にリセットしてラップ・アラウンド動作を防ぐ回路のブロック図である。 図２のブロック１Ａ内で用いてよい、リセットする周波数整形擬似ランダム・チョッパ・クロック発生器の別の実施の形態を示すブロック図である。 サンプリング・クロック信号ＣＬＫからの図２のデシメーション・クロック信号ＤＣＬＫの生成を示す。 図２のブロック３８で用いてよい、ＳＹＮＣＸフィルタのＺ領域の或る実施の形態のブロック図である。 図１Ａの装置のチョッピング残留雑音と図２の装置の非常に低いチョッピング残留雑音との比較を示すグラフである。 図６のグラフと同じであるが、大きな尺度で示したグラフである。

Claims (12)

  1. デルタ・シグマ変調器であって、
    （ａ）チョッパ安定化積分器であって、前記積分器の入力に結合する複数のチョッパ安定化入力スイッチと前記積分器の出力に結合する複数のチョッパ安定化出力スイッチとを含むチョッパ安定化積分器と、
    （ｂ）前記積分器の出力に結合する入力を有する量子化器と、
    （ｃ）切換え基準フィードバック回路により制御されかつ前記積分器の入力に結合する出力を有する入力信号取得回路と、
    （ｄ）擬似ランダム・シーケンス発生器を含みかつ周波数整形擬似ランダム・クロック信号を作る周波数整形擬似ランダム・チョッパ・クロック信号発生回路と、
    （ｅ）チョッパ安定化デルタ・シグマ変調器のディジタル出力と同期をとって擬似ランダム・シーケンス発生器をリセットして、前記擬似ランダム・シーケンス発生器のラップ・アラウンド動作を防ぐリセット回路と、
    （ｆ）周波数整形擬似ランダム・クロック信号に応じてチョッパ・クロック信号を作り、種々の前記チョッパ安定化入力スイッチとチョッパ安定化出力スイッチを制御する論理回路と、
    を備えるデルタ・シグマ変調器。
  2. 前記周波数整形擬似ランダム・シーケンス発生器はディジタル・デルタ・シグマ変調器を含み、前記ディジタル・デルタ・シグマ変調器は、フィードバック遅延回路と、前記擬似ランダム・シーケンス発生器が作る擬似ランダム・シーケンス信号と前記フィードバック遅延回路が作る誤差フィードバック信号とを入力として受けまた前記擬似ランダム・シーケンス信号および誤差フィードバック信号に応じて前記周波数整形擬似ランダム・クロック信号を作る１ビット量子化器として機能する第１のディジタル加算器と、前記周波数整形擬似ランダム・クロック信号および誤差フィードバック信号に応じて前記フィードバック遅延回路への入力としてディジタル誤差信号を作る第２のディジタル加算器とを含む、請求項１記載のデルタ・シグマ変調器。
  3. 前記量子化器の出力に結合する入力を有するデシメーション・フィルタを含み、前記リセット回路は前記デルタ・シグマ変調器のサンプリング周波数で動作するクロック信号をデシメーション比で割ってデシメーション・クロック信号を作る割り算回路を含み、また前記擬似ランダム・シーケンス発生器は前記クロック信号でクロックされかつ前記デシメーション・クロック信号に結合するリセット入力を有する一連の記憶要素を含み、また前記デシメーション・フィルタは前記クロック信号でクロックされて前記デシメーション・クロック信号の周波数でディジタル出力語を作る、請求項２記載のデルタ・シグマ変調器。
  4. 前記記憶要素はＤ型フリップ・フロップを含み、種々のＤ型フリップ・フロップの出力は排他的論理和回路の入力に結合して第１のＤ型フリップ・フロップのＤ入力に結合する出力を作る、請求項３記載のデルタ・シグマ変調器。
  5. 前記周波数整形擬似ランダム・クロック信号は前記第２のディジタル加算器の第２の入力のＭＳＢに与えられる１ビットの量子化信号を構成する、請求項２−４のいずれか一項記載のデルタ・シグマ変調器。
  6. 前記フィードバック遅延回路は前記誤差信号を所定の量だけ２度遅延させて、ゼロ周波数付近および或る周波数付近の減衰を大きくする、請求項２−４のいずれか一項記載のデルタ・シグマ変調器。
  7. 前記デルタ・シグマ変調器は１ビットのデルタ・シグマ変調器であり、前記第１および第２のディジタル加算器は２ビットの加算器であり、前記第１のディジタル加算器は前記擬似ランダム・シーケンス発生器からの１ビットの出力信号を受ける第１のＬＳＢ入力を有し、また前記第２の加算器は前記誤差信号を２ビットの信号として作り、前記フィードバック遅延回路は前記誤差フィードバック信号を２ビットの信号として作る、請求項２−４のいずれか一項記載のデルタ・シグマ変調器。
  8. チョッパ安定化積分器の入力に結合する出力を有する入力信号取得回路と、前記積分器の出力に結合する入力を有する量子化器とを含むチョッパ安定化変調器の感度を下げる方法であって、
    （ａ）擬似ランダム・シーケンス発生器を含む周波数整形擬似ランダム・チョッパ・クロック信号発生回路により周波数整形擬似ランダム・クロック信号を作り、
    （ｂ）前記チョッパ安定化デルタ・シグマ変調器のディジタル出力と同期をとって前記擬似ランダム・シーケンス発生器を自動的にリセットして前記擬似ランダム・シーケンス発生器のラップ・アラウンド動作を防ぐことによりかかるラップ・アラウンド動作の結果生じる雑音を防ぐ、
    チョッパ安定化変調器の感度を下げる方法。
  9. 前記周波数整形擬似ランダム・クロック信号に応じてチョッパ・クロック信号を作り、前記チョッパ信号を与えて前記チョッパ安定化デルタ・シグマ変調器の種々のチョッパ安定化入力スイッチおよびチョッパ安定化出力スイッチを制御することを含む、請求項８記載のチョッパ安定化変調器の感度を下げる方法。
  10. ステップ（ａ）は、
    １．擬似ランダム・シーケンス信号を第１の加算器の第１の入力に与え、
    ２．誤差フィードバック信号を前記第１の加算器の第２の入力と第２の加算器の第１の入力とに与え、
    ３．前記第１の加算器に応じて量子化信号を作り、前記量子化信号を前記第２の加算器の第２の入力のＭＳＢに与え、
    ４．前記量子化信号と前記第２の加算器による前記誤差フィードバック信号との差を表す誤差信号を作り、
    ５．前記誤差信号を所定の量だけ遅延させて前記誤差フィードバック信号を作り、ＤＣとチョッピング周波数との間の広い周波数スペクトラム全体に前記量子化信号のエネルギーを拡散させ、
    ６．前記量子化信号から一対の位相のずれた、重ならないチョッピング信号を作り、前記チョッピング信号をチョッパ安定化増幅器の対応するチョッパ・スイッチに与える、
    請求項８または９記載のチョッパ安定化変調器の感度を下げる方法。
  11. 前記誤差信号を所定の量だけ２度遅延させて、ＤＣ付近および周波数ＦＳ／２付近の減衰を大きくする、ただし、ＦＳは入力サンプリング周波数である、請求項１０記載のチョッパ安定化変調器の感度を下げる方法。
  12. デルタ・シグマ変調器であって、
    （ａ）チョッパ安定化積分器の入力に結合する出力を有する入力信号取得回路と、前記積分器の出力に結合する入力を有する量子化器と、
    （ｂ）周波数整形擬似ランダム・クロック信号を作る手段と、
    （ｃ）前記チョッパ安定化デルタ・シグマ変調器のディジタル出力と同期をとって擬似ランダム・シーケンス発生器をリセットして前記擬似ランダム・シーケンス発生器のラップ・アラウンド動作を防ぐことによりかかるラップ・アラウンド動作の結果生じる雑音を防ぐ手段と、
    を備えるデルタ・シグマ変調器。
JP2008521719A 2005-07-13 2006-07-13 チョッピング残留雑音を減らすオーバサンプリング・アナログ・ディジタル変換器および方法 Abandoned JP2009502057A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US69871405P 2005-07-13 2005-07-13
US11/435,597 US7295140B2 (en) 2005-07-13 2006-05-17 Oversampling analog-to-digital converter and method with reduced chopping residue noise
PCT/US2006/027812 WO2007009126A2 (en) 2005-07-13 2006-07-13 Oversampling analog-to-digital converter and method with reduced chopping residue noise

Publications (1)

Publication Number Publication Date
JP2009502057A true JP2009502057A (ja) 2009-01-22

Family

ID=37638018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008521719A Abandoned JP2009502057A (ja) 2005-07-13 2006-07-13 チョッピング残留雑音を減らすオーバサンプリング・アナログ・ディジタル変換器および方法

Country Status (6)

Country Link
US (2) US7295140B2 (ja)
EP (1) EP1908170B1 (ja)
JP (1) JP2009502057A (ja)
KR (1) KR20080033982A (ja)
CN (1) CN101263657A (ja)
WO (1) WO2007009126A2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012527187A (ja) * 2009-05-12 2012-11-01 クゥアルコム・インコーポレイテッド シグマ−デルタ変換器及びアナログ−デジタル変換の方法
JP2013058925A (ja) * 2011-09-08 2013-03-28 Ricoh Co Ltd デルタシグマ型変調回路
JP2016096543A (ja) * 2014-11-13 2016-05-26 ツエントルム・ミクロエレクトロニク・ドレスデン・アクチエンゲゼルシャフト インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で出力信号の有効分解能を設定する方法及び装置
KR20190134932A (ko) * 2018-05-17 2019-12-05 한양대학교 산학협력단 타임 도메인 연속 시간 델타 시그마 모듈레이터 및 이의 구동 방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8831580B2 (en) 2008-08-15 2014-09-09 Hipcricket, Inc. Systems and methods of initiating a call
US8045670B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Interpolative all-digital phase locked loop
US7786910B2 (en) * 2008-08-12 2010-08-31 Analog Devices, Inc. Correlation-based background calibration of pipelined converters with reduced power penalty
US7961125B2 (en) * 2008-10-23 2011-06-14 Microchip Technology Incorporated Method and apparatus for dithering in multi-bit sigma-delta digital-to-analog converters
KR101531877B1 (ko) * 2009-01-13 2015-06-26 삼성전자주식회사 리셋 시 플로팅 노드를 제거할 수 있는 스위치드-커패시터 적분기, 상기 스위치드-커패시터 적분기를 포함하는 장치들
US8009077B1 (en) * 2009-06-08 2011-08-30 Cirrus Logic, Inc. Delta-sigma analog-to-digital converter (ADC) circuit with selectively switched reference
CN102072737B (zh) * 2009-11-25 2012-07-04 中国科学院电子学研究所 一种带温度补偿的高精度电容读出电路
US20120018615A1 (en) * 2010-07-22 2012-01-26 Azad Siahmakoun Photonic second-order delta-sigma modulator
US20120049903A1 (en) * 2010-08-30 2012-03-01 Rf Micro Devices, Inc. Low noise charge pump
CN102545900B (zh) * 2010-12-20 2015-05-20 意法半导体研发（上海）有限公司 用于模数(a/d)转换的***和方法
US8384443B2 (en) * 2011-01-27 2013-02-26 Maxim Integrated Products, Inc. Current mirror and current cancellation circuit
JP5793978B2 (ja) * 2011-06-13 2015-10-14 富士通セミコンダクター株式会社 半導体装置
US8633843B2 (en) * 2012-06-19 2014-01-21 Infineon Technologies Ag System and method for chopping oversampled data converters
CN102780459B (zh) * 2012-07-21 2015-02-11 江苏物联网研究发展中心 应用于mems读出电路的伪随机调制解调斩波电路
US8681029B1 (en) * 2012-09-21 2014-03-25 Invensense, Inc. Chopper-stabilization method and apparatus for sigma delta modulators
CN103023502B (zh) * 2012-11-19 2015-08-19 清华大学深圳研究生院 一种消除斩波纹波的方法及实现该方法的模数转换电路
US9632753B2 (en) * 2015-03-31 2017-04-25 Infineon Technologies Ag Spectral shaping of pseudorandom binary sequence
WO2016175781A1 (en) 2015-04-29 2016-11-03 Hewlett Packard Enterprise Development Lp Discrete-time analog filtering
US9413383B1 (en) * 2015-08-03 2016-08-09 Texas Instruments Incorporated Delta sigma modulator apparatus and method to mitigate DAC error induced offset and even order harmonic distortion
CN106452449B (zh) * 2016-01-13 2019-07-09 深圳大学 多相随机子采样模拟信息转换器及方法
DE112017000613B4 (de) * 2016-02-02 2020-03-19 Analog Devices Global Schaltkreise, Systeme und Verfahren zum Bereitstellen einer asynchronen Abtastratenumwandlung für einen überabtastenden Sigma-Delta-Analog-Digital-Wandler
US10020818B1 (en) 2016-03-25 2018-07-10 MY Tech, LLC Systems and methods for fast delta sigma modulation using parallel path feedback loops
US10530372B1 (en) 2016-03-25 2020-01-07 MY Tech, LLC Systems and methods for digital synthesis of output signals using resonators
US10057048B2 (en) * 2016-07-19 2018-08-21 Analog Devices, Inc. Data handoff between randomized clock domain to fixed clock domain
CN117097279A (zh) 2016-11-21 2023-11-21 混合信号设备股份有限公司 用于rf应用的高效率功率放大器架构
US10141941B2 (en) * 2016-12-30 2018-11-27 Huawei Technologies Co., Ltd. Differential PLL with charge pump chopping
CN108832931B (zh) * 2018-05-24 2022-02-11 东南大学 采用外加扰动信号的Delta-Sigma调制器
EP3644157B1 (en) * 2018-10-24 2022-12-14 Sciosense B.V. Electric circuit arrangement to control current generation
CN113615092A (zh) * 2019-03-28 2021-11-05 松下知识产权经营株式会社 模拟数字转换器、传感器处理电路以及传感器***
US10680715B1 (en) * 2019-07-22 2020-06-09 Semtech Corporation Digital implementation of closed loop optical modulation amplitude controller for laser diode
CN111525926A (zh) * 2020-04-23 2020-08-11 苏州市灵矽微***有限公司 一种斩波频率信号产生电路
CN114252160B (zh) * 2020-09-22 2024-03-22 无锡华润上华科技有限公司 模数转换器及热电堆阵列
US20230122233A1 (en) * 2021-10-20 2023-04-20 Cypress Semiconductor Corporation Nano-power architecture enhancements
CN113938132B (zh) * 2021-10-20 2022-05-31 北京士模微电子有限责任公司 模数转换装置及电子设备
KR20230057907A (ko) * 2021-10-22 2023-05-02 삼성전자주식회사 랜덤 리셋 신호를 이용한 커패시터 기반 디지털-아날로그 변환기 및 이를 포함하는 집적 회로
CN114112006A (zh) * 2021-11-26 2022-03-01 中科传启（苏州）科技有限公司 一种噪声监测方法、装置及电子设备
US11933919B2 (en) 2022-02-24 2024-03-19 Mixed-Signal Devices Inc. Systems and methods for synthesis of modulated RF signals
US20230344436A1 (en) * 2022-04-26 2023-10-26 Texas Instruments Incorporated Noise-Shaping of Additive Dither in Analog-to-Digital Converters
US11967972B2 (en) * 2022-05-03 2024-04-23 Analog Devices International Unlimited Company Spread spectrum chopping for sigma delta modulators
CN114983424B (zh) * 2022-08-03 2022-11-15 之江实验室 一种应用于脑机接口芯片的多通道混合斩波方法及***
CN117254816B (zh) * 2023-11-17 2024-01-26 杭州万高科技股份有限公司 一种低噪声模数转换接口电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939516B1 (en) * 1988-06-13 1993-10-26 Crystal Semiconductor Corporation Chopper stabilized delta-sigma analog-to-digital converter
US5068660A (en) * 1989-10-27 1991-11-26 Crystal Semiconductor Corporation Combining fully-differential and single-ended signal processing in a delta-sigma modulator
US5034906A (en) * 1990-03-30 1991-07-23 Microwave Logic Pseudorandom Binary Sequence delay systems
US5383143A (en) * 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
FR2783374B1 (fr) * 1998-09-11 2000-12-08 Thomson Csf Procede et dispositif de generation d'un signal aleatoire et systemes de conversion numerique-analogique utilisant un tel signal aleatoire
US6201835B1 (en) * 1999-03-05 2001-03-13 Burr-Brown Corporation Frequency-shaped pseudo-random chopper stabilization circuit and method for delta-sigma modulator
US6411242B1 (en) 2000-06-13 2002-06-25 Linear Technology Corporation Oversampling analog-to-digital converter with improved DC offset performance
US7305020B2 (en) * 2002-02-04 2007-12-04 Vizionware, Inc. Method and system of reducing electromagnetic interference emissions
US20050105591A1 (en) * 2003-02-28 2005-05-19 Xemi, Inc. Noise source synchronization for power spread signals

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012527187A (ja) * 2009-05-12 2012-11-01 クゥアルコム・インコーポレイテッド シグマ−デルタ変換器及びアナログ−デジタル変換の方法
JP2013058925A (ja) * 2011-09-08 2013-03-28 Ricoh Co Ltd デルタシグマ型変調回路
JP2016096543A (ja) * 2014-11-13 2016-05-26 ツエントルム・ミクロエレクトロニク・ドレスデン・アクチエンゲゼルシャフト インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で出力信号の有効分解能を設定する方法及び装置
KR20190134932A (ko) * 2018-05-17 2019-12-05 한양대학교 산학협력단 타임 도메인 연속 시간 델타 시그마 모듈레이터 및 이의 구동 방법
KR102093022B1 (ko) 2018-05-17 2020-03-24 한양대학교 산학협력단 타임 도메인 연속 시간 델타 시그마 모듈레이터 및 이의 구동 방법

Also Published As

Publication number Publication date
EP1908170A2 (en) 2008-04-09
WO2007009126A3 (en) 2007-10-11
WO2007009126A2 (en) 2007-01-18
KR20080033982A (ko) 2008-04-17
US20070013566A1 (en) 2007-01-18
US7295140B2 (en) 2007-11-13
EP1908170B1 (en) 2016-03-16
CN101263657A (zh) 2008-09-10
EP1908170A4 (en) 2009-03-04
USRE41830E1 (en) 2010-10-19

Similar Documents

Publication Publication Date Title
JP2009502057A (ja) チョッピング残留雑音を減らすオーバサンプリング・アナログ・ディジタル変換器および方法
JP3546017B2 (ja) デルタシグマ変調器のための周波数シェーピング形擬似ランダム・チョッパ安定化の回路および方法
US7576671B2 (en) Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters
US6271782B1 (en) Delta-sigma A/D converter
Friedman The structure of the limit cycles in sigma delta modulation
EP3252953B1 (en) Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation
Kozak et al. Oversampled delta-sigma modulators: Analysis, applications and novel topologies
JP2019165460A (ja) Ｍａｓｈ ａｄｃのための適応デジタル量子化雑音除去フィルタ
US6980144B1 (en) Method for reducing DAC resolution in multi-bit sigma delta analog-to digital converter (ADC)
US11329660B2 (en) VCO-based continuous-time pipelined ADC
US7443324B1 (en) Apparatus and method for dithering a sigma-delta modulator
EP0494738B1 (en) A sigma-delta modulator for a D/A converter with dither signal
JP2010171484A (ja) 半導体集積回路装置
JP2009267698A (ja) Δς型ａ／ｄ変換器
US6232903B1 (en) Sequencing scheme for reducing low frequency tone generation in an analogue output signal
JP6316751B2 (ja) 変換器
TWI625044B (zh) 多階三角積分類比數位轉換器中之訊號轉移函數等化
US7649481B2 (en) Blue-noise-modulated sigma-delta analog-to-digital converter
Wang et al. Design techniques for discrete-time delta-sigma ADCs with extra loop delay
JP2003209472A (ja) デルタシグマ変調回路およびデルタシグマ変調型ｄａコンバータ
Zhang et al. Self-coupled MASH Delta-Sigma Modulator with Zero Optimization
CN117595881A (zh) 德尔塔-西格玛调制器及其操作方法
Adams Design and Implementation of an Audio 18-Bit Analog-to-Digital Converter Using Oversampling Techniques
Ke et al. Optimal design methodology for high-order continuous-time wideband Delta-Sigma converters
Lee et al. Analysis of non-uniform sampling effects in sigma-delta modulated signals

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20090903