JP2005159542A

JP2005159542A - ブリッジ型駆動回路

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Publication number: JP2005159542A
Application number: JP2003392475A
Authority: JP
Inventors: Shinichiro Kataoka; 伸一郎片岡; Yasunaga Yamamoto; 泰永山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-11-21
Filing date: 2003-11-21
Publication date: 2005-06-16

Abstract

【課題】出力用電源電圧が異なる複数のブリッジ型駆動回路のチャージポンプ回路を少ない部品点数で構成し、またレベルシフト回路を低いゲート・ソース間耐圧のＭＯＳトランジスタにより実現する。
【解決手段】１つの発振器により各出力用電源電圧より一定電圧高い複数の電圧を発生させるチャージポンプ回路で構成し、レベルシフト回路においてチャージポンプ回路出力の電圧がそのままＭＯＳトランジスタのゲート・ソース間に印加されないように抵抗，ツェナーダイオードを用いて構成する。
【選択図】図２

Description

本発明は、複数のインダクタンス負荷を電源電圧の異なる複数のブリッジ回路の出力により駆動し、また、高い電源電圧を用いて構成することができるブリッジ型駆動回路に関するものである。

従来のこの種のブリッジ型駆動回路は、図６に概略を示したように構成されている。図６において、１０１，１０４は電流供給能力の小さいＮチャネルＭＯＳトランジスタ、１０２，１０３，１０５，１０６は電流供給能力の大きいＮチャネルＭＯＳトランジスタ、１０７は電源、１０８はインダクタンス、１０９は抵抗、１１０はインダクタンス１０８に流れる電流である。

電流１１０が大きい時で、図６の矢印方向に電流１１０を流す場合、ＮチャネルＭＯＳトランジスタ１０１，１０３，１０４，１０５をオフ、ＮチャネルＭＯＳトランジスタ１０６をオン、ＮチャネルＭＯＳトランジスタ１０２をＰＷＭ（パルス幅変換）信号に基づきオン・オフさせることで、電流１１０を制御する。電流１１０が小さい時で、図６の矢印方向に電流１１０を流す場合、ＮチャネルＭＯＳトランジスタ１０２，１０３，１０４，１０５をオフ、ＮチャネルＭＯＳトランジスタ１０６をオン、ＮチャネルＭＯＳトランジスタ１０１をＰＷＭ信号に基づきオン・オフさせることで、電流１１０を制御する。

電流１１０が小さい時は、電流供給能力が小さいＮチャネルＭＯＳトランジスタ１０１で駆動するため、ピーク電流が大きくなりにくく、ＰＷＭノイズを発生しにくい。また、以上の動作は、電流１１０を図６と逆方向に流す場合も同様である。

次に、図７は従来のブリッジ型駆動回路の詳細構成を示す回路であり、１０７は電源、１０１は電流供給能力が小さいＮチャネルＭＯＳトランジスタ、１０２，１０５は電流供給能力が大きいＮチャネルＭＯＳトランジスタ、１０８はインダクタンス、１１０はインダクタンス１０８に流れる電流、１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８はＮチャネルＭＯＳトランジスタ、１１９，１２０，１２１，１２２はＰチャネルＭＯＳトランジスタ、１２３，１２４，１２５，１２６，１２７，１２８，１２９，１３０，１３１，１３２，１３３はダイオード、１３４，１３５，１３６，１３７は抵抗、１３８，１３９はコンデンサである。

電流１１０が大きい時のＮチャネルＭＯＳトランジスタ１０２のゲートを駆動するための昇圧手段として、ブートストラップとチャージポンプの２通りが同時に記載されているが、まず、ブートストラップで昇圧される場合は、ＮチャネルＭＯＳトランジスタ１０２がオフ、ＮチャネルＭＯＳトランジスタ１０５がオン時にダイオード１３０端子間に発生する電圧をＶ１３０と近似するとコンデンサ１３９の端子間に発生する電圧Ｖ１３９は、電源１０７の電圧をＶ１０７とすると、（数１）となり、

コンデンサ１３９は（数１）の電圧を保持したまま、ＮチャネルＭＯＳトランジスタ１０５，１１６，１１７がオフ、ＮチャネルＭＯＳトランジスタ１１５がオンし、ＮチャネルＭＯＳトランジスタ１１８のゲート・ソース間電圧をＶＧＳ１１８、ダイオード１２９に発生する電圧をＶ１２９とすると、ＮチャネルＭＯＳトランジスタ１０２のゲートに印加される電圧ＶＧ１０２ａは、（数２）となる。

なお、ＮチャネルＭＯＳトランジスタ１１５のオン・オフするタイミングとＮチャネルＭＯＳトランジスタ１１６，１１７のオン・オフするタイミングは逆であり、また、ＮチャネルＭＯＳトランジスタ１１５のオン・オフするタイミングとＮチャネルＭＯＳトランジスタ１０５のオン・オフするタイミングも基本的に逆であるが、ＮチャネルＭＯＳトランジスタ１０２とＮチャネルＭＯＳトランジスタ１０５間で貫通電流が流れないようなタイミング関係になっている。

次に、チャージポンプで昇圧される場合は、ＮチャネルＭＯＳトランジスタ１１５がオン期間に相当するＮチャネルＭＯＳトランジスタ１０２をオンさせる期間のみＮチャネルＭＯＳトランジスタ１１３のゲートにはクロック信号が入力され、ＮチャネルＭＯＳトランジスタ１１３がオン時にダイオード１２５，１２６に発生する電圧をＶ１２５，Ｖ１２６とすると、この時、コンデンサ１３８の両端に発生する電圧Ｖ１３８は、（数３）となり、

この電圧を保持したまま、ＮチャネルＭＯＳトランジスタ１１３がオフした時のＮチャネルＭＯＳトランジスタ１１４のゲート・ソース間電圧をＶＧＳ１１４、ダイオード１２７に発生する電圧をＶ１２７とすると、ＮチャネルＭＯＳトランジスタ１０２のゲート電圧ＶＧ１０２ｂは、（数４）となる。

次に、電流１１０が小さい時は、ＮチャネルＭＯＳトランジスタの電流供給能力が小さい方が好ましいため、ＮチャネルＭＯＳトランジスタ１０１のゲート電圧は、昇圧されることなく、電源１０７のＶ１０７の電圧が印加される構成になっている。
特許第３１９９７２２号公報

しかしながら、このような構成のブリッジ型駆動回路では、ＮチャネルＭＯＳトランジスタ１０２のゲートを駆動する電圧が、ブートストラップでは（数２）、チャージポンプでは（数４）に示すようにＶＧＳ１１８、ＶＧＳ１１４などによる電圧降下により充分高くなく、ＮチャネルＭＯＳトランジスタ１０２のオン抵抗を充分小さくすることができない。

また、図７に示すようなブリッジ型駆動回路が、多チャンネルある場合、ブートストラップでは、全チャンネルごとに図７に示すコンデンサ１３９に相当する大きなコンデンサが２個ずつ必要となり、半導体基板上に図７の回路を構成する場合、外付け部品が増加することになり、チャージポンプでは全チャンネルごとにＮチャネルＭＯＳトランジスタ１１５に相当する部分がオンする期間（ＮチャネルＭＯＳトランジスタ１０２に相当する部分をオンさせる期間）、ＮチャネルＭＯＳトランジスタ１１３をオン・オフさせるクロック信号をチャンネルごとに入力する必要があるため、全チャンネルごとにチャージポンプ回路をそれぞれ構成する必要がある。

また、チャンネルにより電源１０７に相当する部分の電圧が異なる場合、各チャンネルのＮチャネルＭＯＳトランジスタ１０２に相当する部分のゲートに電源１０７に相当する部分の電圧よりも各チャンネルに一定電圧高い電圧を発生させられなくなる。

また、チャンネルによって電源１０７に相当する部分の電圧が高いと、ブートストラップの場合、ＮチャネルＭＯＳトランジスタ１２１，１２２のゲート・ソース間に係る電圧ＶＺ１は、ダイオード１２９のオン時の両端電圧をＶ１２９とすると、（数５）となり、

ＮチャネルＭＯＳトランジスタ１２１，１２２のゲート・ソース間耐圧が高いものが必要となるという問題があった。

本発明は、前記従来技術の問題を解決することに指向するものであり、ＮチャネルＭＯＳトランジスタ１０２のゲートに相当する電圧を充分高い電圧まで昇圧でき、また、図６に示すようなブリッジ型駆動回路が複数必要な場合、ブートストラップで必要となる外付けコンデンサやＮチャネルＭＯＳトランジスタ１０２に相当する部分をオンさせる期間クロック信号により動作するチャージポンプがチャンネルごとには、そのままの回路は不要となり、また、チャンネルにより電源１０７に相当する部分の電圧が異なる場合、各チャンネルのＮチャネルＭＯＳトランジスタ１０２に相当する部分のゲートに電源１０７に相当する部分の電圧よりも各チャンネルに一定電圧高い電圧を発生させられ、また、ＮチャネルＭＯＳトランジスタ１０２のゲートに相当する部分を駆動するのに必要となる昇圧された電圧が高くても、回路を構成するＭＯＳトランジスタのゲート・ソース間耐圧が低いもので構成できるブリッジ型駆動回路を提供することを目的とする。

この目的を達成するために、本発明に係るブリッジ型駆動回路は、制御回路用電源と、制御回路用電源を電圧供給源とする発振器と、少なくとも１つ以上のブリッジ型駆動出力回路と、各ブリッジ型駆動出力回路に電圧を供給する少なくとも１つ以上の出力用電源と、各出力用電源よりも制御回路用電源電圧からダイオード２個分の電圧を引いた電圧だけ高い電圧を各出力用電源ごとに発生させるチャージポンプ回路と、チャージポンプ回路の各出力電圧を電圧供給源とする各ブリッジ型駆動出力回路ごとに設けられたレベルシフト回路と、制御回路用電源を電圧供給源とする各ブリッジ型駆動出力回路ごとに設けられたデッドタイム作成回路とで構成され、デッドタイム作成回路からの第２のパルス出力はレベルシフト回路の第１のＮチャネルＭＯＳトランジスタのゲートに入力され、デッドタイム作成回路からの第３のパルス出力は第１のパルス出力と反転関係にあり、レベルシフト回路のソースを接地した第２のＮチャネルＭＯＳトランジスタのゲートに入力され、第１のＮチャネルＭＯＳトランジスタのドレインとチャージポンプ回路の出力間には電圧降下を生じる少なくとも１つ以上の直列接続された抵抗成分及びチャージポンプ回路の出力からの電圧降下をクランプする保護素子を有し、第１のＮチャネルＭＯＳトランジスタのドレインとチャージポンプ回路の出力間の抵抗成分及び保護素子に基づき発生するチャージポンプ回路の出力からの降下電圧によりソースをチャージポンプ回路の出力に接続した第１のＰチャネルＭＯＳトランジスタのゲート・ソース間電圧を制御し、第１のＰチャネルＭＯＳトランジスタのドレインと第２のＮチャネルＭＯＳトランジスタのドレインの接続点から出力される第４のパルス出力及びデッドタイム作成回路からの第２のパルス出力と同期した第１のパルス出力により、ブリッジ型駆動出力回路を駆動し、第４のパルス出力で駆動されるブリッジ型駆動出力回路を構成する第３のＮチャネルＭＯＳトランジスタのゲート・ソース間にはツェナーダイオードを有するように構成したものである。

前記の構成によれば、ブリッジ型駆動出力回路を各出力用電源よりも第１の制御用電源電圧からダイオード２個分の電圧を引いた電圧だけ高い電圧で駆動でき、また、ブートストラップ用のコンデンサや各ブリッジ型駆動出力回路ごとのチャージポンプ回路は不要となり、また、レベルシフト回路を構成する第１及び第２のＮチャネルＭＯＳトランジスタのゲート・ソース間への電圧は制御回路用電源の電圧、第１のＰチャネルＭＯＳトランジスタのゲート・ソース間には、チャージポンプ回路の出力電圧と第１のＮチャネルＭＯＳトランジスタのドレイン間における抵抗成分及び保護素子で制御された電圧が印加されるために過電圧が印加されることがなく、また、第３のＮチャネルＭＯＳトランジスタのゲート・ソース間は、ツェナーダイオード及び電流制限素子となる第１のＰチャネルＭＯＳトランジスタのソース・ドレイン間の抵抗成分により耐圧保護できる。

以上説明したように、本発明によれば、チャージポンプ回路の高い出力電圧を実現できるため、ブリッジ型駆動出力回路を構成するＮチャネルＭＯＳトランジスタのオン抵抗を小さくでき、また、チャージポンプ回路の構成として、１つの発振器のパルス出力により複数の出力用電源電圧ごとにそれぞれを同一電圧分昇圧した複数の電圧を発生させる構成にしているため、異なる出力用電源電圧を有する多チャンネル時においても複数の発振器で構成したチャージポンプ回路が不要となり、多チャンネル時にブートストラップ構成において必要になる多くのコンデンサ（半導体基板上に構成する場合は外付けとなるコンデンサ）も不要となり、さらに、レベルシフト回路として、レベルシフト回路を構成するＭＯＳトランジスタのゲート・ソース間耐圧が低いものでも構成することができるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施の形態１におけるブリッジ型駆動回路の基本構成の概略を示す回路図であり、１，２，３，４はＮチャネルＭＯＳトランジスタ、５は電源、６はインダクタンス、７は抵抗、８はインダクタンス６に流れる電流である。

図１の矢印方向に電流８を流す場合、ＮチャネルＭＯＳトランジスタ２，３をオフ、ＮチャネルＭＯＳトランジスタ４をオンにし、ＮチャネルＭＯＳトランジスタ１をＰＷＭ信号に応じオン・オフすることで電流８を制御できる。

なお、ＮチャネルＭＯＳトランジスタ３をオフしている場合に、ＮチャネルＭＯＳトランジスタ１がオンからオフに切り換わると、ＮチャネルＭＯＳトランジスタ３のボディ・ドレイン間のダイオードを経由して電流８が流れるが、ＮチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ３のオン・オフタイミングを逆にし、かつ、電源５から接地端子へＮチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ３を経由した貫通電流が流れないようにオン・オフの切り換わり時に両方のトランジスタがオフするデッドタイム期間を設けた同期整流タイプの構成においても消費電力が削減された形で実現できる。

また、図１の電流８を逆方向に流す場合は、ＮチャネルＭＯＳトランジスタ１，４をオフ、ＮチャネルＭＯＳトランジスタ３をオン、ＮチャネルＭＯＳトランジスタ２をＰＷＭ信号に応じオン・オフすると前述と同様な動作となる。

以上の説明は、ＮチャネルＭＯＳトランジスタ４あるいは３をオンさせ、ＮチャネルＭＯＳトランジスタ１あるいは２をＰＷＭ信号に応じてオン・オフさせた場合であるが、ＮチャネルＭＯＳトランジスタ１あるいは２をオンさせ、ＮチャネルＭＯＳトランジスタ４あるいは３をＰＷＭ信号に応じオン・オフさせた場合も同様に電流８を制御できる。

次に、図２は本実施の形態１における詳細構成の一例であり、電源１０、電源１１と異なる電圧を出力用電源とする２チャンネルのブリッジ型駆動回路を示し、図１の回路におけるＮチャネルＭＯＳトランジスタ２がオフ、ＮチャネルＭＯＳトランジスタ４がオンの時を想定して、図２の抵抗３８，３９の一方の端子を接地した回路を示しており、昇圧された信号５７，５８の異なる電圧は、１つの発振器４６に基づき発生するように構成されている。

図２において、９，１０，１１は電源、１２，１３，１４，１５，１６，１７，１８，１９，２０はＮチャネルＭＯＳトランジスタ、２１，２２，２３はＰチャネルＭＯＳトランジスタ、２４，２５，２６，２７はコンデンサ、２８，２９はインバータ、３０，３１，３２，３３はダイオード、３４，３５，３６，３７はツェナーダイオード、３８，３９，４０，４１，４２，４３は抵抗、４４，４５はインダクタンス、４６は発振器、４７，４８は第１，第２デッドタイム作成回路、４９，５０，５１，５２，５３，５４，５５，５６，５７，５８，６０は信号である。

以上のように構成された本実施の形態１のブリッジ型駆動回路の動作を、図３の第１デッドタイム作成回路の第１入力端子と第１〜第３出力端子の入出力端子の信号５１，５２，５３のタイミングチャートを用いて説明する。

なお、発振器４６の出力となる信号６０は、充分低インピーダンス出力であり、Ｈレベルは電源９の電圧を、Ｌレベルは０Ｖを出力するものとして、一般的には、発振器４６のデューティは約５０％、発振器４６の周波数は約５００ｋＨｚ、コンデンサ２４，２５，２６，２７の値は約０.１μＦ位で使用されている。

電源９，１０，１１の電圧をそれぞれＶ９，Ｖ１０，Ｖ１１として、信号６０が０Ｖ時にダイオード３０の端子間に発生する電圧をＶ３０と近似すると、信号６０が０Ｖ時のコンデンサ２４に発生する電圧Ｖ２４は（数６）のようになる。

そして、コンデンサ２４に電圧Ｖ２４を保持したまま、信号６０がＶ９のＨレベルの電圧になった時のダイオード３１の端子間に発生する電圧をＶ３１と近似すると、信号５７の電圧Ｖ５７は（数７）のようになる。

ダイオード３１は信号５７からダイオード３１方向への電流の逆流を防止している。

（数７）と同様に信号５８の電圧Ｖ５８は（数８）のようになる。

図３に示すように第１デッドタイム作成回路４７の第１入力端子の信号４９から作成した第１〜第３出力端子の信号５１，５２，５３のタイミング関係としては、信号５１と信号５２は反転関係、信号５１と信号５３の関係は、ｔ１，ｔ２のようなＮチャネルＭＯＳトランジスタ１３とＮチャネルＭＯＳトランジスタ１４が共にオフになるような期間を設け、ＮチャネルＭＯＳトランジスタ１３のソースに接続されるインダクタンス４４、抵抗３８などの負荷にかかわらず、電源１０と接地間にてＮチャネルＭＯＳトランジスタ１３とＮチャネルＭＯＳトランジスタ１４を経由して貫通電流が流れないようにしている。

信号５１，５２，５３のＨレベルは、ＮチャネルＭＯＳトランジスタ１４，１５，１６のゲート・ソース間耐圧以下となる電源９の電圧であり、信号５１がＨレベル時には、ＰチャネルＭＯＳトランジスタ２２のゲート・ソース間には、ゲート・ソース間耐圧以下の電圧が印加されるように、信号５７とＮチャネルＭＯＳトランジスタ１６のドレイン間に直列接続された抵抗４０，４１の接続点をＰチャネルＭＯＳトランジスタ２２のゲートに接続し、また、同時にＰチャネルＭＯＳトランジスタ２２のゲート・ソース間耐圧以下のツェナー電圧であるツェナーダイオード３４のカソードをＰチャネルＭＯＳトランジスタのソースに、アノードをＰチャネルＭＯＳトランジスタ２２のゲートに接続している。

また、信号５１がＨレベル、信号５２がＬレベル時はＮチャネルＭＯＳトランジスタ１３のゲートがＨレベル（信号５７の電圧Ｖ５７）になるが、ツェナー電圧がＮチャネルＭＯＳトランジスタ１３のゲート・ソース間耐圧より低いツェナーダイオード３６のカソードをＮチャネルＭＯＳトランジスタ１３のゲートに、アノードをＮチャネルＭＯＳトランジスタ１３のソースに接続することにより、ＰチャネルＭＯＳトランジスタ２２が電流制限素子（抵抗成分）となることから、ＮチャネルＭＯＳトランジスタ１３のゲート・ソース間耐圧保護が行われる。

以上の信号４９に基づくインダクタンス４４、抵抗３８の駆動と同様に信号５０に基づくインダクタンス４５、抵抗３９の駆動も行われる構成であるが、電源１０と電源１１の電圧が異なる場合、（数７），（数８）のようにＶ５７とＶ５８が異なるため、ＰチャネルＭＯＳトランジスタ２３のゲート・ソース間耐圧保護のための抵抗４２と抵抗４３の比率は調整することが好ましい。

以上のように本実施の形態１によれば、１つの発振器４６のみから信号５７には（数７）の電圧を、信号５８には（数８）の電圧を、すなわち、各チャンネルの出力用電源１０，１１よりも一定に高い電圧（電源９の電圧Ｖ９から２ダイオード電圧分引いた電圧だけ高い電圧）を信号５７，５８に発生させることができ、また、全チャンネル同様の構成であるが、第１デッドタイム作成回路４７からの信号５１，５２，５３はＮチャネルＭＯＳトランジスタ１４，１５，１６のゲート・ソース間耐圧よりも低い電源９の電圧をＨレベルとし、ＰチャネルＭＯＳトランジスタ２２のゲート・ソース間には抵抗４０，４１及びツェナーダイオード３４によりＰチャネルＭＯＳトランジスタ２２のゲート・ソース間耐圧よりも高い電圧が印加されないようにし、ＮチャネルＭＯＳトランジスタ１３のゲート・ソース間にもＰチャネルトランジスタ２２のオン抵抗により電流制限できる耐圧保護用のツェナーダイオードを挿入した構成とする。

これにより、各チャンネルごとには、信号５７，５８を発生するための個々に発振器を必要とすることなく、１つの発振器で兼用でき、また、Ｈレベルが電源９の電圧である信号５１からＨレベルが信号５７の電圧に変換された信号により、ＮチャネルＭＯＳトランジスタ１３のゲートを駆動する際に、信号５７の電圧が回路を構成するＭＯＳトランジスタのゲート・ソース間耐圧より高くても、各ＭＯＳトランジスタにはゲート・ソース間耐圧以上の電圧が印加されることがない（他のチャンネルも同様）。

また、ＮチャネルＭＯＳトランジスタ１３，１７のゲートには、（数７），（数８）のように、電源１０，１１よりも、それぞれ、電源９の電圧から２ダイオード分引いた電圧だけ高い電圧を印加できるため、ＮチャネルＭＯＳトランジスタ１３，１７のオン抵抗を小さくでき、また、ＮチャネルＭＯＳトランジスタ１３，１７のゲートがＨレベル時に、ＮチャネルＭＯＳトランジスタ１３のゲートと信号５７間の差電圧と、ＮチャネルＭＯＳトランジスタ１７と信号５８間の差電圧は同じになるため、チャンネルごとに均一な制御ができるようになる。

また、インダクタンス４４，４５に流す必要のある電流値が大きく異なっても、電源１０，１１の電圧を変え、最適な電流設定を行うことが、発振器を複数使ったり、ブートストラップ用コンデンサを使うことなく可能となる。さらに、ＰＷＭノイズの影響を下げるために、チャンネルごとに極力電源電圧を下げ、インダクタンスに流れる電流の変化率を下げることも容易になる。

また、当然、図２では電源１０，１１でそれぞれ１つのチャンネルしか駆動しない例を示しているが、電源１０と同一電圧の電源を必要とするチャンネルを追加する場合、電源１０，信号５７を共通として使用しても良い。

次に、図２に示す本実施の形態１に至る類似例として、図４に示すような実施の形態２のような構成もある。図４において、６１，６２，６３，６４，６５，６６，６７，６８，６９，７０，７１，７２はＮチャネルＭＯＳトランジスタ、７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３，８４はＰチャネルＭＯＳトランジスタ、８５，８６，８７，８８はインバータ、８９は第３デッドタイム作成回路、９０は第４デッドタイム作成回路、９１，９２，９３，９４，９５，９６，９７，９８，９９，１００は信号である。

図５は、第３デッドタイム作成回路の第１入力端子、第１〜第４出力端子からの出力信号である信号９３，９４，９５，９６のタイミングチャートであり、ＮチャネルＭＯＳトランジスタ１３，１４において貫通電流が生じないようなタイミング関係のパルスを出力している。また、第４デッドタイム作成回路９０からの出力信号も同様である。

本実施の形態２では、信号９１，９２の電圧がそのまま信号９１，９２を電源とするレベルシフト回路におけるＭＯＳトランジスタのゲート・ソース間に印加されるため、前述の実施の形態１と比較すると信号９１，９２の最大許容電圧に制限がある。

しかし、それ以外は実施の形態１と同様の効果があり、また、信号９３，９４からＮチャネルＭＯＳトランジスタ１３のゲートに至る回路構成と、信号９５，９６からＮチャネルＭＯＳトランジスタ１４のゲートに至る回路構成が電源を含め全く同一なため、ＮチャネルＭＯＳトランジスタ１３のゲートの信号とＮチャネルＭＯＳトランジスタ１４のゲートの信号のタイミング関係を設計し易くなり、ＮチャネルＭＯＳトランジスタ１３，１４における貫通電流が発生しない構成が実施し易くなる。

本発明に係るブリッジ型駆動回路は、チャージポンプ回路の高い出力電圧を実現し、ブリッジ型駆動出力回路を構成するＮチャネルＭＯＳトランジスタのオン抵抗を小さく、チャージポンプ回路の構成を１つの発振器のパルス出力で複数の出力用電源電圧ごとにそれぞれ複数の電圧を発生させるため、異なる出力用電源電圧を有する多チャンネルにおいて複数のチャージポンプ回路が不要となり、また、多チャンネル時にブートストラップ構成で必要な多くのコンデンサも不要となって、複数のインダクタンス負荷を電源電圧の異なる複数のブリッジ回路の出力により駆動、また、高い電源電圧を用いて構成することができ、ブリッジ型駆動回路等として有用である。

本発明の実施の形態１におけるブリッジ型駆動回路の基本構成の概略を示す回路図本実施の形態１におけるブリッジ型駆動回路の詳細構成を示す回路図本実施の形態１におけるブリッジ型駆動回路を構成する第１デッドタイム作成回路の第１入力端子、第１〜第３出力端子の入出力信号を示すタイミングチャート本発明の実施の形態２におけるブリッジ型駆動回路の詳細構成を示す回路図本実施の形態２におけるブリッジ型駆動回路を構成する第４デッドタイム作成回路の第１入力端子、第１〜第４出力端子の入出力信号を示すタイミングチャート従来のブリッジ型駆動回路の概略構成を示す回路図従来のブリッジ型駆動回路の詳細構成を示す回路図

符号の説明

１，２，３，４，１２，１３，１４，１５，１６，１７，１８，１９，２０,６１，６２，６３，６４，６５，６６，６７，６８，６９，７０，７１，７２，１０１，１０２，１０３，１０４，１０５，１０６，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８ＮチャネルＭＯＳトランジスタ
５，９，１０，１１，１０７電源
６，４４，４５，１０８インダクタンス
７，３８，３９，４０，４１，４２，４３，１０９，１３４，１３５，１３６,１３７抵抗
８，１１０電流
２１，２２，２３，７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３，８４，１１９，１２０，１２１，１２２ＰチャネルＭＯＳトランジスタ
２４，２５，２６，２７，１３８，１３９コンデンサ
２８，２９，８５，８６，８７，８８インバータ
３０，３１，３２，３３ダイオード
１２３，１２４，１２５，１２６，１２７，１２８，１２９，１３０，１３１，１３２，１３３ダイオード
３４，３５，３６，３７ツェナーダイオード
４６発振器
４７第１デッドタイム作成回路
４８第２デッドタイム作成回路
４９，５０，５１，５２，５３，５４，５５，５６，５７，５８，６０，９１，９２，９３，９４，９５，９６，９７，９８，９９，１００信号
８９第３デッドタイム作成回路
９０第４デッドタイム作成回路

Claims

制御回路用電源と、発振器と、複数個のブリッジ型駆動出力回路群と、前記ブリッジ型駆動出力回路群の電源となる２つ以上の出力用電源群と、前記発振器のパルス出力により前記出力用電源群の電圧のそれぞれを昇圧して複数の電圧を発生させるチャージポンプ回路と、前記制御回路用電源を電源とする複数個のデッドタイム作成回路群と、前記デッドタイム作成回路群からの信号を前記チャージポンプ回路の出力電圧に基づいた信号に変換し、前記ブリッジ型駆動出力回路群を駆動するレベルシフト回路群と、前記ブリッジ型駆動出力回路群により駆動される負荷群とを備え、
前記ブリッジ型駆動出力回路群と前記デッドタイム作成回路群と前記レベルシフト回路群の１つずつを組み合わせた一対として、
前記ブリッジ型駆動出力回路群が、第３のＮチャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジスタを直列接続し、前記第３のＮチャネルＭＯＳトランジスタのソースと前記第４のＮチャネルＭＯＳトランジスタのドレインの接続点により前記負荷群を駆動する構成とし、
前記チャージポンプ回路が、前記発振器のパルス出力により前記出力用電源群と一対になる複数個の昇圧用コンデンサを駆動することを特徴とするブリッジ型駆動回路。
制御回路用電源と、発振器と、複数個のブリッジ型駆動出力回路群と、前記ブリッジ型駆動出力回路群の電源となる１つ以上の出力用電源群と、前記発振器のパルス出力により前記出力用電源群の電圧のそれぞれを昇圧して複数の電圧を発生させるチャージポンプ回路と、前記制御回路用電源を電源とする複数個のデッドタイム作成回路群と、前記デッドタイム作成回路群からの信号を前記チャージポンプ回路の出力電圧に基づいた信号に変換し、前記ブリッジ型駆動出力回路群を駆動するレベルシフト回路群と、前記ブリッジ型駆動出力回路群により駆動される負荷群とを備え、
前記ブリッジ型駆動出力回路群と前記デッドタイム作成回路群と前記レベルシフト回路群の１つずつを組み合わせた一対として、
前記デッドタイム作成回路群が、第１のパルス出力と第２のパルス出力と第３のパルス出力として、前記第１のパルス出力が第１の極性から第２の極性に切り換わって一定時間後に前記第２のパルス出力が第３の極性から第４の極性に切り換わり、前記第２のパルス出力が前記第４の極性から前記第３の極性に切り換わって一定時間後に前記第１のパルス出力は前記第２の極性から前記第１の極性に切り換わり、前記第３のパルス出力は前記第２のパルス出力と反対の極性を出力する構成とし、
前記レベルシフト回路群が、一対として存在するそれぞれの前記ブリッジ型駆動出力回路群の電源である前記出力用電源群の電圧を昇圧した前記チャージポンプ回路の出力電圧のそれぞれを電源として、前記第２のパルス出力をソース接地した第１のＮチャネルＭＯＳトランジスタのゲートに入力し、前記チャージポンプ回路の出力電圧を発生する箇所と前記第１のＮチャネルＭＯＳトランジスタのドレイン間を、前記チャージポンプ回路の出力電圧を発生する箇所にソースを接続した第１のＰチャネルＭＯＳトランジスタのゲート・ソース間電圧を制御する１つ以上の抵抗または１つ以上の抵抗とツェナーダイオードで構成し、前記第３のパルス出力をソース接地した第２のＮチャネルＭＯＳトランジスタのゲートに入力して、前記第１のＰチャネルＭＯＳトランジスタのドレインと前記第２のＮチャネルＭＯＳトランジスタのドレインとの接続点からの第４のパルス出力により、前記ブリッジ型駆動回路群を駆動する構成とし、
前記ブリッジ型駆動出力回路群が、第３のＮチャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジスタを直列接続し、前記第３のＮチャネルＭＯＳトランジスタのソースと前記第４のＮチャネルＭＯＳトランジスタのドレインの接続点により前記負荷群を駆動し、前記第３のＮチャネルＭＯＳトランジスタのゲート・ソース間にはツェナーダイオードを接続した構成としたことを特徴とするブリッジ型駆動回路。