JP2005159542A - ブリッジ型駆動回路 - Google Patents
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Abstract
【課題】出力用電源電圧が異なる複数のブリッジ型駆動回路のチャージポンプ回路を少ない部品点数で構成し、またレベルシフト回路を低いゲート・ソース間耐圧のMOSトランジスタにより実現する。
【解決手段】1つの発振器により各出力用電源電圧より一定電圧高い複数の電圧を発生させるチャージポンプ回路で構成し、レベルシフト回路においてチャージポンプ回路出力の電圧がそのままMOSトランジスタのゲート・ソース間に印加されないように抵抗,ツェナーダイオードを用いて構成する。
【選択図】図2
【解決手段】1つの発振器により各出力用電源電圧より一定電圧高い複数の電圧を発生させるチャージポンプ回路で構成し、レベルシフト回路においてチャージポンプ回路出力の電圧がそのままMOSトランジスタのゲート・ソース間に印加されないように抵抗,ツェナーダイオードを用いて構成する。
【選択図】図2
Description
本発明は、複数のインダクタンス負荷を電源電圧の異なる複数のブリッジ回路の出力により駆動し、また、高い電源電圧を用いて構成することができるブリッジ型駆動回路に関するものである。
従来のこの種のブリッジ型駆動回路は、図6に概略を示したように構成されている。図6において、101,104は電流供給能力の小さいNチャネルMOSトランジスタ、102,103,105,106は電流供給能力の大きいNチャネルMOSトランジスタ、107は電源、108はインダクタンス、109は抵抗、110はインダクタンス108に流れる電流である。
電流110が大きい時で、図6の矢印方向に電流110を流す場合、NチャネルMOSトランジスタ101,103,104,105をオフ、NチャネルMOSトランジスタ106をオン、NチャネルMOSトランジスタ102をPWM(パルス幅変換)信号に基づきオン・オフさせることで、電流110を制御する。電流110が小さい時で、図6の矢印方向に電流110を流す場合、NチャネルMOSトランジスタ102,103,104,105をオフ、NチャネルMOSトランジスタ106をオン、NチャネルMOSトランジスタ101をPWM信号に基づきオン・オフさせることで、電流110を制御する。
電流110が小さい時は、電流供給能力が小さいNチャネルMOSトランジスタ101で駆動するため、ピーク電流が大きくなりにくく、PWMノイズを発生しにくい。また、以上の動作は、電流110を図6と逆方向に流す場合も同様である。
次に、図7は従来のブリッジ型駆動回路の詳細構成を示す回路であり、107は電源、101は電流供給能力が小さいNチャネルMOSトランジスタ、102,105は電流供給能力が大きいNチャネルMOSトランジスタ、108はインダクタンス、110はインダクタンス108に流れる電流、111,112,113,114,115,116,117,118はNチャネルMOSトランジスタ、119,120,121,122はPチャネルMOSトランジスタ、123,124,125,126,127,128,129,130,131,132,133はダイオード、134,135,136,137は抵抗、138,139はコンデンサである。
電流110が大きい時のNチャネルMOSトランジスタ102のゲートを駆動するための昇圧手段として、ブートストラップとチャージポンプの2通りが同時に記載されているが、まず、ブートストラップで昇圧される場合は、NチャネルMOSトランジスタ102がオフ、NチャネルMOSトランジスタ105がオン時にダイオード130端子間に発生する電圧をV130と近似するとコンデンサ139の端子間に発生する電圧V139は、電源107の電圧をV107とすると、(数1)となり、
次に、チャージポンプで昇圧される場合は、NチャネルMOSトランジスタ115がオン期間に相当するNチャネルMOSトランジスタ102をオンさせる期間のみNチャネルMOSトランジスタ113のゲートにはクロック信号が入力され、NチャネルMOSトランジスタ113がオン時にダイオード125,126に発生する電圧をV125,V126とすると、この時、コンデンサ138の両端に発生する電圧V138は、(数3)となり、
しかしながら、このような構成のブリッジ型駆動回路では、NチャネルMOSトランジスタ102のゲートを駆動する電圧が、ブートストラップでは(数2)、チャージポンプでは(数4)に示すようにVGS118、VGS114などによる電圧降下により充分高くなく、NチャネルMOSトランジスタ102のオン抵抗を充分小さくすることができない。
また、図7に示すようなブリッジ型駆動回路が、多チャンネルある場合、ブートストラップでは、全チャンネルごとに図7に示すコンデンサ139に相当する大きなコンデンサが2個ずつ必要となり、半導体基板上に図7の回路を構成する場合、外付け部品が増加することになり、チャージポンプでは全チャンネルごとにNチャネルMOSトランジスタ115に相当する部分がオンする期間(NチャネルMOSトランジスタ102に相当する部分をオンさせる期間)、NチャネルMOSトランジスタ113をオン・オフさせるクロック信号をチャンネルごとに入力する必要があるため、全チャンネルごとにチャージポンプ回路をそれぞれ構成する必要がある。
また、チャンネルにより電源107に相当する部分の電圧が異なる場合、各チャンネルのNチャネルMOSトランジスタ102に相当する部分のゲートに電源107に相当する部分の電圧よりも各チャンネルに一定電圧高い電圧を発生させられなくなる。
また、チャンネルによって電源107に相当する部分の電圧が高いと、ブートストラップの場合、NチャネルMOSトランジスタ121,122のゲート・ソース間に係る電圧VZ1は、ダイオード129のオン時の両端電圧をV129とすると、(数5)となり、
本発明は、前記従来技術の問題を解決することに指向するものであり、NチャネルMOSトランジスタ102のゲートに相当する電圧を充分高い電圧まで昇圧でき、また、図6に示すようなブリッジ型駆動回路が複数必要な場合、ブートストラップで必要となる外付けコンデンサやNチャネルMOSトランジスタ102に相当する部分をオンさせる期間クロック信号により動作するチャージポンプがチャンネルごとには、そのままの回路は不要となり、また、チャンネルにより電源107に相当する部分の電圧が異なる場合、各チャンネルのNチャネルMOSトランジスタ102に相当する部分のゲートに電源107に相当する部分の電圧よりも各チャンネルに一定電圧高い電圧を発生させられ、また、NチャネルMOSトランジスタ102のゲートに相当する部分を駆動するのに必要となる昇圧された電圧が高くても、回路を構成するMOSトランジスタのゲート・ソース間耐圧が低いもので構成できるブリッジ型駆動回路を提供することを目的とする。
この目的を達成するために、本発明に係るブリッジ型駆動回路は、制御回路用電源と、制御回路用電源を電圧供給源とする発振器と、少なくとも1つ以上のブリッジ型駆動出力回路と、各ブリッジ型駆動出力回路に電圧を供給する少なくとも1つ以上の出力用電源と、各出力用電源よりも制御回路用電源電圧からダイオード2個分の電圧を引いた電圧だけ高い電圧を各出力用電源ごとに発生させるチャージポンプ回路と、チャージポンプ回路の各出力電圧を電圧供給源とする各ブリッジ型駆動出力回路ごとに設けられたレベルシフト回路と、制御回路用電源を電圧供給源とする各ブリッジ型駆動出力回路ごとに設けられたデッドタイム作成回路とで構成され、デッドタイム作成回路からの第2のパルス出力はレベルシフト回路の第1のNチャネルMOSトランジスタのゲートに入力され、デッドタイム作成回路からの第3のパルス出力は第1のパルス出力と反転関係にあり、レベルシフト回路のソースを接地した第2のNチャネルMOSトランジスタのゲートに入力され、第1のNチャネルMOSトランジスタのドレインとチャージポンプ回路の出力間には電圧降下を生じる少なくとも1つ以上の直列接続された抵抗成分及びチャージポンプ回路の出力からの電圧降下をクランプする保護素子を有し、第1のNチャネルMOSトランジスタのドレインとチャージポンプ回路の出力間の抵抗成分及び保護素子に基づき発生するチャージポンプ回路の出力からの降下電圧によりソースをチャージポンプ回路の出力に接続した第1のPチャネルMOSトランジスタのゲート・ソース間電圧を制御し、第1のPチャネルMOSトランジスタのドレインと第2のNチャネルMOSトランジスタのドレインの接続点から出力される第4のパルス出力及びデッドタイム作成回路からの第2のパルス出力と同期した第1のパルス出力により、ブリッジ型駆動出力回路を駆動し、第4のパルス出力で駆動されるブリッジ型駆動出力回路を構成する第3のNチャネルMOSトランジスタのゲート・ソース間にはツェナーダイオードを有するように構成したものである。
前記の構成によれば、ブリッジ型駆動出力回路を各出力用電源よりも第1の制御用電源電圧からダイオード2個分の電圧を引いた電圧だけ高い電圧で駆動でき、また、ブートストラップ用のコンデンサや各ブリッジ型駆動出力回路ごとのチャージポンプ回路は不要となり、また、レベルシフト回路を構成する第1及び第2のNチャネルMOSトランジスタのゲート・ソース間への電圧は制御回路用電源の電圧、第1のPチャネルMOSトランジスタのゲート・ソース間には、チャージポンプ回路の出力電圧と第1のNチャネルMOSトランジスタのドレイン間における抵抗成分及び保護素子で制御された電圧が印加されるために過電圧が印加されることがなく、また、第3のNチャネルMOSトランジスタのゲート・ソース間は、ツェナーダイオード及び電流制限素子となる第1のPチャネルMOSトランジスタのソース・ドレイン間の抵抗成分により耐圧保護できる。
以上説明したように、本発明によれば、チャージポンプ回路の高い出力電圧を実現できるため、ブリッジ型駆動出力回路を構成するNチャネルMOSトランジスタのオン抵抗を小さくでき、また、チャージポンプ回路の構成として、1つの発振器のパルス出力により複数の出力用電源電圧ごとにそれぞれを同一電圧分昇圧した複数の電圧を発生させる構成にしているため、異なる出力用電源電圧を有する多チャンネル時においても複数の発振器で構成したチャージポンプ回路が不要となり、多チャンネル時にブートストラップ構成において必要になる多くのコンデンサ(半導体基板上に構成する場合は外付けとなるコンデンサ)も不要となり、さらに、レベルシフト回路として、レベルシフト回路を構成するMOSトランジスタのゲート・ソース間耐圧が低いものでも構成することができるという効果を奏する。
以下、図面を参照して本発明における実施の形態を詳細に説明する。
図1は本発明の実施の形態1におけるブリッジ型駆動回路の基本構成の概略を示す回路図であり、1,2,3,4はNチャネルMOSトランジスタ、5は電源、6はインダクタンス、7は抵抗、8はインダクタンス6に流れる電流である。
図1の矢印方向に電流8を流す場合、NチャネルMOSトランジスタ2,3をオフ、NチャネルMOSトランジスタ4をオンにし、NチャネルMOSトランジスタ1をPWM信号に応じオン・オフすることで電流8を制御できる。
なお、NチャネルMOSトランジスタ3をオフしている場合に、NチャネルMOSトランジスタ1がオンからオフに切り換わると、NチャネルMOSトランジスタ3のボディ・ドレイン間のダイオードを経由して電流8が流れるが、NチャネルMOSトランジスタ1とNチャネルMOSトランジスタ3のオン・オフタイミングを逆にし、かつ、電源5から接地端子へNチャネルMOSトランジスタ1とNチャネルMOSトランジスタ3を経由した貫通電流が流れないようにオン・オフの切り換わり時に両方のトランジスタがオフするデッドタイム期間を設けた同期整流タイプの構成においても消費電力が削減された形で実現できる。
また、図1の電流8を逆方向に流す場合は、NチャネルMOSトランジスタ1,4をオフ、NチャネルMOSトランジスタ3をオン、NチャネルMOSトランジスタ2をPWM信号に応じオン・オフすると前述と同様な動作となる。
以上の説明は、NチャネルMOSトランジスタ4あるいは3をオンさせ、NチャネルMOSトランジスタ1あるいは2をPWM信号に応じてオン・オフさせた場合であるが、NチャネルMOSトランジスタ1あるいは2をオンさせ、NチャネルMOSトランジスタ4あるいは3をPWM信号に応じオン・オフさせた場合も同様に電流8を制御できる。
次に、図2は本実施の形態1における詳細構成の一例であり、電源10、電源11と異なる電圧を出力用電源とする2チャンネルのブリッジ型駆動回路を示し、図1の回路におけるNチャネルMOSトランジスタ2がオフ、NチャネルMOSトランジスタ4がオンの時を想定して、図2の抵抗38,39の一方の端子を接地した回路を示しており、昇圧された信号57,58の異なる電圧は、1つの発振器46に基づき発生するように構成されている。
図2において、9,10,11は電源、12,13,14,15,16,17,18,19,20はNチャネルMOSトランジスタ、21,22,23はPチャネルMOSトランジスタ、24,25,26,27はコンデンサ、28,29はインバータ、30,31,32,33はダイオード、34,35,36,37はツェナーダイオード、38,39,40,41,42,43は抵抗、44,45はインダクタンス、46は発振器、47,48は第1,第2デッドタイム作成回路、49,50,51,52,53,54,55,56,57,58,60は信号である。
以上のように構成された本実施の形態1のブリッジ型駆動回路の動作を、図3の第1デッドタイム作成回路の第1入力端子と第1〜第3出力端子の入出力端子の信号51,52,53のタイミングチャートを用いて説明する。
なお、発振器46の出力となる信号60は、充分低インピーダンス出力であり、Hレベルは電源9の電圧を、Lレベルは0Vを出力するものとして、一般的には、発振器46のデューティは約50%、発振器46の周波数は約500kHz、コンデンサ24,25,26,27の値は約0.1μF位で使用されている。
電源9,10,11の電圧をそれぞれV9,V10,V11として、信号60が0V時にダイオード30の端子間に発生する電圧をV30と近似すると、信号60が0V時のコンデンサ24に発生する電圧V24は(数6)のようになる。
(数7)と同様に信号58の電圧V58は(数8)のようになる。
信号51,52,53のHレベルは、NチャネルMOSトランジスタ14,15,16のゲート・ソース間耐圧以下となる電源9の電圧であり、信号51がHレベル時には、PチャネルMOSトランジスタ22のゲート・ソース間には、ゲート・ソース間耐圧以下の電圧が印加されるように、信号57とNチャネルMOSトランジスタ16のドレイン間に直列接続された抵抗40,41の接続点をPチャネルMOSトランジスタ22のゲートに接続し、また、同時にPチャネルMOSトランジスタ22のゲート・ソース間耐圧以下のツェナー電圧であるツェナーダイオード34のカソードをPチャネルMOSトランジスタのソースに、アノードをPチャネルMOSトランジスタ22のゲートに接続している。
また、信号51がHレベル、信号52がLレベル時はNチャネルMOSトランジスタ13のゲートがHレベル(信号57の電圧V57)になるが、ツェナー電圧がNチャネルMOSトランジスタ13のゲート・ソース間耐圧より低いツェナーダイオード36のカソードをNチャネルMOSトランジスタ13のゲートに、アノードをNチャネルMOSトランジスタ13のソースに接続することにより、PチャネルMOSトランジスタ22が電流制限素子(抵抗成分)となることから、NチャネルMOSトランジスタ13のゲート・ソース間耐圧保護が行われる。
以上の信号49に基づくインダクタンス44、抵抗38の駆動と同様に信号50に基づくインダクタンス45、抵抗39の駆動も行われる構成であるが、電源10と電源11の電圧が異なる場合、(数7),(数8)のようにV57とV58が異なるため、PチャネルMOSトランジスタ23のゲート・ソース間耐圧保護のための抵抗42と抵抗43の比率は調整することが好ましい。
以上のように本実施の形態1によれば、1つの発振器46のみから信号57には(数7)の電圧を、信号58には(数8)の電圧を、すなわち、各チャンネルの出力用電源10,11よりも一定に高い電圧(電源9の電圧V9から2ダイオード電圧分引いた電圧だけ高い電圧)を信号57,58に発生させることができ、また、全チャンネル同様の構成であるが、第1デッドタイム作成回路47からの信号51,52,53はNチャネルMOSトランジスタ14,15,16のゲート・ソース間耐圧よりも低い電源9の電圧をHレベルとし、PチャネルMOSトランジスタ22のゲート・ソース間には抵抗40,41及びツェナーダイオード34によりPチャネルMOSトランジスタ22のゲート・ソース間耐圧よりも高い電圧が印加されないようにし、NチャネルMOSトランジスタ13のゲート・ソース間にもPチャネルトランジスタ22のオン抵抗により電流制限できる耐圧保護用のツェナーダイオードを挿入した構成とする。
これにより、各チャンネルごとには、信号57,58を発生するための個々に発振器を必要とすることなく、1つの発振器で兼用でき、また、Hレベルが電源9の電圧である信号51からHレベルが信号57の電圧に変換された信号により、NチャネルMOSトランジスタ13のゲートを駆動する際に、信号57の電圧が回路を構成するMOSトランジスタのゲート・ソース間耐圧より高くても、各MOSトランジスタにはゲート・ソース間耐圧以上の電圧が印加されることがない(他のチャンネルも同様)。
また、NチャネルMOSトランジスタ13,17のゲートには、(数7),(数8)のように、電源10,11よりも、それぞれ、電源9の電圧から2ダイオード分引いた電圧だけ高い電圧を印加できるため、NチャネルMOSトランジスタ13,17のオン抵抗を小さくでき、また、NチャネルMOSトランジスタ13,17のゲートがHレベル時に、NチャネルMOSトランジスタ13のゲートと信号57間の差電圧と、NチャネルMOSトランジスタ17と信号58間の差電圧は同じになるため、チャンネルごとに均一な制御ができるようになる。
また、インダクタンス44,45に流す必要のある電流値が大きく異なっても、電源10,11の電圧を変え、最適な電流設定を行うことが、発振器を複数使ったり、ブートストラップ用コンデンサを使うことなく可能となる。さらに、PWMノイズの影響を下げるために、チャンネルごとに極力電源電圧を下げ、インダクタンスに流れる電流の変化率を下げることも容易になる。
また、当然、図2では電源10,11でそれぞれ1つのチャンネルしか駆動しない例を示しているが、電源10と同一電圧の電源を必要とするチャンネルを追加する場合、電源10,信号57を共通として使用しても良い。
次に、図2に示す本実施の形態1に至る類似例として、図4に示すような実施の形態2のような構成もある。図4において、61,62,63,64,65,66,67,68,69,70,71,72はNチャネルMOSトランジスタ、73,74,75,76,77,78,79,80,81,82,83,84はPチャネルMOSトランジスタ、85,86,87,88はインバータ、89は第3デッドタイム作成回路、90は第4デッドタイム作成回路、91,92,93,94,95,96,97,98,99,100は信号である。
図5は、第3デッドタイム作成回路の第1入力端子、第1〜第4出力端子からの出力信号である信号93,94,95,96のタイミングチャートであり、NチャネルMOSトランジスタ13,14において貫通電流が生じないようなタイミング関係のパルスを出力している。また、第4デッドタイム作成回路90からの出力信号も同様である。
本実施の形態2では、信号91,92の電圧がそのまま信号91,92を電源とするレベルシフト回路におけるMOSトランジスタのゲート・ソース間に印加されるため、前述の実施の形態1と比較すると信号91,92の最大許容電圧に制限がある。
しかし、それ以外は実施の形態1と同様の効果があり、また、信号93,94からNチャネルMOSトランジスタ13のゲートに至る回路構成と、信号95,96からNチャネルMOSトランジスタ14のゲートに至る回路構成が電源を含め全く同一なため、NチャネルMOSトランジスタ13のゲートの信号とNチャネルMOSトランジスタ14のゲートの信号のタイミング関係を設計し易くなり、NチャネルMOSトランジスタ13,14における貫通電流が発生しない構成が実施し易くなる。
本発明に係るブリッジ型駆動回路は、チャージポンプ回路の高い出力電圧を実現し、ブリッジ型駆動出力回路を構成するNチャネルMOSトランジスタのオン抵抗を小さく、チャージポンプ回路の構成を1つの発振器のパルス出力で複数の出力用電源電圧ごとにそれぞれ複数の電圧を発生させるため、異なる出力用電源電圧を有する多チャンネルにおいて複数のチャージポンプ回路が不要となり、また、多チャンネル時にブートストラップ構成で必要な多くのコンデンサも不要となって、複数のインダクタンス負荷を電源電圧の異なる複数のブリッジ回路の出力により駆動、また、高い電源電圧を用いて構成することができ、ブリッジ型駆動回路等として有用である。
1,2,3,4,12,13,14,15,16,17,18,19,20,61,62,63,64,65,66,67,68,69,70,71,72,101,102,103,104,105,106,111,112,113,114,115,116,117,118 NチャネルMOSトランジスタ
5,9,10,11,107 電源
6,44,45,108 インダクタンス
7,38,39,40,41,42,43,109,134,135,136,137 抵抗
8,110 電流
21,22,23,73,74,75,76,77,78,79,80,81,82,83,84,119,120,121,122 PチャネルMOSトランジスタ
24,25,26,27,138,139 コンデンサ
28,29,85,86,87,88 インバータ
30,31,32,33 ダイオード
123,124,125,126,127,128,129,130,131,132,133 ダイオード
34,35,36,37 ツェナーダイオード
46 発振器
47 第1デッドタイム作成回路
48 第2デッドタイム作成回路
49,50,51,52,53,54,55,56,57,58,60,91,92,93,94,95,96,97,98,99,100 信号
89 第3デッドタイム作成回路
90 第4デッドタイム作成回路
5,9,10,11,107 電源
6,44,45,108 インダクタンス
7,38,39,40,41,42,43,109,134,135,136,137 抵抗
8,110 電流
21,22,23,73,74,75,76,77,78,79,80,81,82,83,84,119,120,121,122 PチャネルMOSトランジスタ
24,25,26,27,138,139 コンデンサ
28,29,85,86,87,88 インバータ
30,31,32,33 ダイオード
123,124,125,126,127,128,129,130,131,132,133 ダイオード
34,35,36,37 ツェナーダイオード
46 発振器
47 第1デッドタイム作成回路
48 第2デッドタイム作成回路
49,50,51,52,53,54,55,56,57,58,60,91,92,93,94,95,96,97,98,99,100 信号
89 第3デッドタイム作成回路
90 第4デッドタイム作成回路
Claims (2)
- 制御回路用電源と、発振器と、複数個のブリッジ型駆動出力回路群と、前記ブリッジ型駆動出力回路群の電源となる2つ以上の出力用電源群と、前記発振器のパルス出力により前記出力用電源群の電圧のそれぞれを昇圧して複数の電圧を発生させるチャージポンプ回路と、前記制御回路用電源を電源とする複数個のデッドタイム作成回路群と、前記デッドタイム作成回路群からの信号を前記チャージポンプ回路の出力電圧に基づいた信号に変換し、前記ブリッジ型駆動出力回路群を駆動するレベルシフト回路群と、前記ブリッジ型駆動出力回路群により駆動される負荷群とを備え、
前記ブリッジ型駆動出力回路群と前記デッドタイム作成回路群と前記レベルシフト回路群の1つずつを組み合わせた一対として、
前記ブリッジ型駆動出力回路群が、第3のNチャネルMOSトランジスタと第4のNチャネルMOSトランジスタを直列接続し、前記第3のNチャネルMOSトランジスタのソースと前記第4のNチャネルMOSトランジスタのドレインの接続点により前記負荷群を駆動する構成とし、
前記チャージポンプ回路が、前記発振器のパルス出力により前記出力用電源群と一対になる複数個の昇圧用コンデンサを駆動することを特徴とするブリッジ型駆動回路。 - 制御回路用電源と、発振器と、複数個のブリッジ型駆動出力回路群と、前記ブリッジ型駆動出力回路群の電源となる1つ以上の出力用電源群と、前記発振器のパルス出力により前記出力用電源群の電圧のそれぞれを昇圧して複数の電圧を発生させるチャージポンプ回路と、前記制御回路用電源を電源とする複数個のデッドタイム作成回路群と、前記デッドタイム作成回路群からの信号を前記チャージポンプ回路の出力電圧に基づいた信号に変換し、前記ブリッジ型駆動出力回路群を駆動するレベルシフト回路群と、前記ブリッジ型駆動出力回路群により駆動される負荷群とを備え、
前記ブリッジ型駆動出力回路群と前記デッドタイム作成回路群と前記レベルシフト回路群の1つずつを組み合わせた一対として、
前記デッドタイム作成回路群が、第1のパルス出力と第2のパルス出力と第3のパルス出力として、前記第1のパルス出力が第1の極性から第2の極性に切り換わって一定時間後に前記第2のパルス出力が第3の極性から第4の極性に切り換わり、前記第2のパルス出力が前記第4の極性から前記第3の極性に切り換わって一定時間後に前記第1のパルス出力は前記第2の極性から前記第1の極性に切り換わり、前記第3のパルス出力は前記第2のパルス出力と反対の極性を出力する構成とし、
前記レベルシフト回路群が、一対として存在するそれぞれの前記ブリッジ型駆動出力回路群の電源である前記出力用電源群の電圧を昇圧した前記チャージポンプ回路の出力電圧のそれぞれを電源として、前記第2のパルス出力をソース接地した第1のNチャネルMOSトランジスタのゲートに入力し、前記チャージポンプ回路の出力電圧を発生する箇所と前記第1のNチャネルMOSトランジスタのドレイン間を、前記チャージポンプ回路の出力電圧を発生する箇所にソースを接続した第1のPチャネルMOSトランジスタのゲート・ソース間電圧を制御する1つ以上の抵抗または1つ以上の抵抗とツェナーダイオードで構成し、前記第3のパルス出力をソース接地した第2のNチャネルMOSトランジスタのゲートに入力して、前記第1のPチャネルMOSトランジスタのドレインと前記第2のNチャネルMOSトランジスタのドレインとの接続点からの第4のパルス出力により、前記ブリッジ型駆動回路群を駆動する構成とし、
前記ブリッジ型駆動出力回路群が、第3のNチャネルMOSトランジスタと第4のNチャネルMOSトランジスタを直列接続し、前記第3のNチャネルMOSトランジスタのソースと前記第4のNチャネルMOSトランジスタのドレインの接続点により前記負荷群を駆動し、前記第3のNチャネルMOSトランジスタのゲート・ソース間にはツェナーダイオードを接続した構成としたことを特徴とするブリッジ型駆動回路。
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2003-11-21 JP JP2003392475A patent/JP2005159542A/ja active Pending
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