JP2005159244A - 半導体装置 - Google Patents
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Abstract
【課題】酸化シリコンよりも比誘電率が低く、かつ過渡特性の良い絶縁膜を用いた積層層間絶縁膜を使用することによりゲート容量(寄生容量)が低く、高性能なFETを提供する。
【解決手段】GaAsエピタキシャル基板101を構成するオーミックコンタクト層n−GaAs106に、フォトレジストマスクを用いて蒸着・リフトオフ法によりAuGe/Ni系からなるソース電極107およびドレイン電極108を形成し、次に、フォトレジストマスクを用いて所定領域のn−GaAs106を燐酸およびクエン酸によりエッチングして、同個所に蒸着リフトオフ法によりTi/Al系からなるゲート電極109を形成する。次に、基板の前面にスパッタ法を用いて窒化炭素110を形成し、窒化炭素110上にスピンコートによりベンゾシクロブテンを形成した後、熱処理により平坦化された層間絶縁膜111を形成する。
【選択図】図1
【解決手段】GaAsエピタキシャル基板101を構成するオーミックコンタクト層n−GaAs106に、フォトレジストマスクを用いて蒸着・リフトオフ法によりAuGe/Ni系からなるソース電極107およびドレイン電極108を形成し、次に、フォトレジストマスクを用いて所定領域のn−GaAs106を燐酸およびクエン酸によりエッチングして、同個所に蒸着リフトオフ法によりTi/Al系からなるゲート電極109を形成する。次に、基板の前面にスパッタ法を用いて窒化炭素110を形成し、窒化炭素110上にスピンコートによりベンゾシクロブテンを形成した後、熱処理により平坦化された層間絶縁膜111を形成する。
【選択図】図1
Description
本発明は、半導体装置に係り、特に層間絶縁膜層に低誘電率膜を用いた電界効果型トランジスタ(以下、FETと呼ぶ)に関するものである。
化合物半導体上に形成されるFETの層間絶縁膜として、主として酸化シリコン(SiO2)と窒化シリコン(SiNx)が用いられることが多い(例えば特許文献1参照)。比誘電率が約7〜8である窒化シリコンより誘電率が低い酸化シリコン(比誘電率は約4)、あるいはベンゾシクロブテン(BCB,比誘電率は2.7)を層間絶縁膜として使用することは、ゲート容量(寄生容量)を低減することができ、高性能なFETを実現できるものとして期待されている(例えば非特許文献1参照)。
特開平7−193089号公報
Hsien-chin chiu et.al.,IEEE ELECTRON DEVICE LETTERS , Vol.23, p.243, 2002.
しかし、酸化シリコンおよびベンゾシクロブテンを単層でFETの層間絶縁膜として用いた場合には界面準位が増加し、FETの過渡特性が悪くなるという課題がある。
本発明は、前記の課題を解決するためになされたものであり、酸化シリコンよりも比誘電率が低く、かつ過渡特性の良い絶縁膜を用いた積層層間絶縁膜を使用することによりゲート容量(寄生容量)が低く、高性能な半導体装置を提供することを目的とする。
前記目的を達成するため、本発明の半導体装置は、半導体基板の一主面上に形成されたゲート電極とソース電極及びドレイン電極間の半導体表面に、構成元素として酸素を含まない低誘電率膜からなる層間絶縁膜を設けたことを特徴とし、例えば層間絶縁膜として比誘電率が酸化シリコンよりも低く、かつ過渡特性が良い窒化炭素(比誘電率約2.7)を形成するものである。
さらに、前記窒化炭素上に酸化シリコンよりも比誘電率が低く、かつ平坦化が可能な比誘電率2.7のベンゾシクロブテンを形成することを特徴とするものである。
本発明によれば、低誘電率で酸素原子を含有しない窒化炭素を層間絶縁膜に用いることにより、ゲート容量を低減し、かつ過渡特性の優れた高性能FETを実現することができる。さらに、ベンゾシクロブテンとの併用により、その効果を高めることができる。
前述したように従来、FETでは、層間絶縁膜に酸化シリコンと窒化シリコンが用いられてきた。酸化シリコンは窒化シリコンよりも比誘電率が低い。窒化シリコンは酸化シリコンと比べFETの過渡特性が良く、かつ耐湿性も良い。このため酸化シリコンと窒化シリコンを併用して層間絶縁膜として用いられる場合が多い。
しかし、発明者らは、過渡特性が良く、かつ低誘電率な窒化炭素膜を層間膜として用い、さらにベンゾシクロブテンと併用する積層層間絶縁膜を用いることにより、FETの寄生容量が低減され、平坦化された高性能なFETの作成が実現することを見出したのである。
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
図1(a)〜(g)は本発明の実施形態の半導体装置の構成およびその製造方法の説明図である。
図1(a)に示すように、GaAsエピタキシャル基板101は、半絶縁性のGaAs基板102、チャネル層のi−InGaAs103、電子供給層のn−AlGaAs104、ショットキー層のi−AlGaAs層105、オーミックコンタクト層n−GaAs106から形成される。
次に、図1(b)に示すように、フォトレジストマスクを用いて蒸着・リフトオフ法によりAuGe/Ni系からなるソース電極107およびドレイン電極108を形成する。
次に、図1(c)に示すように、フォトレジストマスクを用いて所定領域のn−GaAs106を燐酸およびクエン酸によりエッチングし、同個所に蒸着リフトオフ法によりTi/Al系からなるゲート電極109を形成する。
次に、図1(d)に示すように、基板の前面にスパッタ法を用いて窒化炭素(厚さ100nm)110を形成する。
次に、図1(e)に示すように、窒化炭素110上にスピンコートによりベンゾシクロブテン(厚さ300nm)を形成した後、熱処理により平坦化された層間絶縁膜111を形成する。
次に、図1(f)に示すように、フォトレジストマスクを用いてCF4/O2混合ガスを用いて、所定領域(ソース電極上(イ),ドレイン電極上(ロ),ゲート電極上(ハ))のドライエッチングを行う。
次に、図1(g)に示すように、Auメッキ法を用いてソース電極、ドレイン電極、ゲート電極からの配線112,113,114を形成し、FETを形成する。
図2は図1で示した本実施形態のCNxとBCBを併用した積層層間絶縁膜を用いた場合のFETの過渡特性(a)と、BCBを単層で層間絶縁膜として用いた場合のFETの過渡特性(b)とを比較したものである。
図2(a),(b)により、本実施形態の層間絶縁膜を用いた方が良好な過渡特性を実現できていることがわかる。これは本実施形態において用いた窒化炭素には酸素原子が無いため、酸化の影響が無く良好な界面特性が得られるからである。
(表1)は、ゲート長(Lg)が0.5μm、ゲート幅(Wg)が300μmのサイズを持つFETにおいて、従来の窒化シリコンを層間絶縁膜として用いた場合と、窒化炭素と酸化シリコンを併用した積層層間絶縁膜を用いた場合と、図1で示す本実施形態の窒化炭素とベンゾシクロブテンを併用した積層層間絶縁膜を用いた場合の最高発信周波数(fmax)を比較したものである。(表1)より、本実施形態の層間絶縁膜を用いた方が良好な特性を実現できることがわかる。
本発明は、ゲート容量を低減し、かつ良好な過渡特性が要求される半導体装置に適用され、特に層間絶縁膜層に低誘電率膜を用いるFETに実施して有効である。
101 GaAsエピタキシャル基板
102 半絶縁性GaAs基板
103 チャネル層i−InGaAs
104 電子供給層n−AlGaAs
105 ショットキー層i−AlGaAs
106 オーミックコンタクト層n−GaAs
107 ソース電極
108 ドレイン電極
109 ゲート電極
110 窒化炭素
111 ベンゾシクロブテン
112 ソース電極配線
113 ドレイン電極配線
114 ゲート電極配線
102 半絶縁性GaAs基板
103 チャネル層i−InGaAs
104 電子供給層n−AlGaAs
105 ショットキー層i−AlGaAs
106 オーミックコンタクト層n−GaAs
107 ソース電極
108 ドレイン電極
109 ゲート電極
110 窒化炭素
111 ベンゾシクロブテン
112 ソース電極配線
113 ドレイン電極配線
114 ゲート電極配線
Claims (5)
- 半導体基板の1主面上に形成されたゲート電極とソース電極およびドレイン電極間の半導体表面に、構成元素として酸素を含まない低誘電率膜からなる層間絶縁膜を設けたことを特徴とする半導体装置。
- 前記層間絶縁膜が、主として窒化炭素(CNx)で構成されていることを特徴とする請求項1記載の半導体装置。
- 前記半導体基板がGaAsもしくはInPの化合物半導体であることを特徴とする請求項1記載の半導体装置。
- 前記層間絶縁膜上に、酸化シリコン(SiO2)よりも比誘電率が低い有機低誘電率膜からなる第2の層間絶縁膜を設けたことを特徴とする請求項1記載の半導体装置。
- 前記第2の層間絶縁膜が、主としてベンゾシクロブテン(BCB)で構成されていることを特徴とする請求項4記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003399325A JP2005159244A (ja) | 2003-11-28 | 2003-11-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003399325A JP2005159244A (ja) | 2003-11-28 | 2003-11-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2005159244A true JP2005159244A (ja) | 2005-06-16 |
Family
ID=34723908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003399325A Pending JP2005159244A (ja) | 2003-11-28 | 2003-11-28 | 半導体装置 |
Country Status (1)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007142243A (ja) * | 2005-11-21 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 窒化物半導体電界効果トランジスタ及びその製造方法 |
JP2007157829A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
WO2008035403A1 (en) * | 2006-09-20 | 2008-03-27 | Fujitsu Limited | Field-effect transistor |
JP2014082427A (ja) * | 2012-10-18 | 2014-05-08 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
-
2003
- 2003-11-28 JP JP2003399325A patent/JP2005159244A/ja active Pending
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