JP2005150251A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】 ゲート電極形成の際の重ね合わせ精度を低下させることなしに工程数を削減することのできる半導体装置の製造方法およびこれにより製造された半導体装置を提供する。
【解決手段】 半導体基板21上に形成されたアライメントマーク部には、シリコン酸化膜30で埋め込まれた2つの溝が形成されている。これらの溝によって挟まれた領域の半導体基板21の表面を他の領域の半導体基板21の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設ける。
【選択図】 図20
【解決手段】 半導体基板21上に形成されたアライメントマーク部には、シリコン酸化膜30で埋め込まれた2つの溝が形成されている。これらの溝によって挟まれた領域の半導体基板21の表面を他の領域の半導体基板21の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設ける。
【選択図】 図20
Description
本発明は半導体装置の製造方法および半導体装置に関し、より詳細には、半導体基板上に素子形成部およびアライメントマーク部を有する半導体装置の製造方法および半導体装置に関する。
近年、半導体装置の集積度の増加に伴い個々のデバイスの寸法は微小化が進み、各デバイスを構成する半導体領域の寸法も微細化されている。微細化された半導体装置では、活性領域とゲート電極の重ね合わせがトランジスタ特性に与える影響は大きい。以下、このことについて詳細に説明する。
ゲート電極は活性領域の所定の領域に形成される。したがって、ゲート電極材料をパターニングする際には、活性領域との重ね合わせ工程が必要となる。
重ね合わせの方法の1つに、ゲート電極材料を透過した光によって下地のアライメントマークを検出する方法がある。しかしながら、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)およびフラッシュなどの一般的メモリにおいて用いられるゲート電極材料はポリサイドまたはポリメタルなどであり、これらは光の反射率が大きくアライメントマークの検出が困難であるという問題があった。
そこで、アライメントマーク部に段差を形成して重ね合わせを行う方法が採られる(例えば、特許文献1参照。)。
図28〜図37を用いて、従来の半導体装置の製造方法について説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
まず、図28(a)〜(c)に示すように、半導体基板61の上に、シリコン酸化膜62およびシリコン窒化膜63を順に形成する。次に、フォトリソグラフィ法を用いて半導体基板61の上に活性領域のパターンを形成する。具体的には、まず、シリコン窒化膜63の上にレジストパターン64を形成する。ここで、図28(a)はアライメントマーク部のレジストパターンを、図28(b)はメモリセル部のレジストパターンを、図28(c)は周辺回路部のレジストパターンをそれぞれ示す。
次に、レジストパターン64をマスクとしてシリコン窒化膜63のエッチングを行い、ハードマスクとしてのシリコン窒化膜パターン65を形成する。不要となったレジストパターン64を除去した後、シリコン窒化膜パターン65を用いて半導体基板61をエッチングする。その後、熱酸化法により溝66の内壁にシリコン酸化膜67を形成して、図29(a)〜(c)に示す構造とする。
次に、溝66を埋め込むようにして、シリコン窒化膜パターン65の上にシリコン酸化膜68を形成した後、CMP(Chemical Mechanical Polishing)法によってシリコン酸化膜68を研磨し、図30(a)〜(c)に示す構造とする。これらの図において、シリコン酸化膜68の上面68aとシリコン窒化膜パターン65の上面65aとは同じ面を形成している。
次に、フッ酸を用いてシリコン酸化膜68をウェットエッチングした後、不要となったシリコン窒化膜パターン65を除去する。これにより、図31(a)〜(c)に示す構造が得られる。これらの図において、シリコン酸化膜68とシリコン酸化膜62との間には、高さh′の段差69が形成されている。
次に、各トランジスタのウェルやトランジスタの閾値を設定するために、半導体基板61内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、所望の領域に第1導電型または第2導電型の不純物をイオン注入する。
例えば、図32(a)〜(c)に示すように、周辺回路部のNMOS領域(図32(c))を除いてレジストパターン70を形成する。次に、レジストパターン70をマスクとして、NMOS領域に不純物をイオン注入する。その後、不要となったレジストパターン70を除去した後、図33(a)〜(c)に示すように、周辺回路部のPMOS領域(図33(c))を除いてレジストパターン71を形成する。そして、レジストパターン71をマスクとしてPMOS領域に不純物をイオン注入した後、不要となったレジストパターン71を除去する。さらに、図34(a)〜(c)に示すように、メモリセル部(図34(b))を除いてレジストパターン72を形成する。レジストパターン72をマスクとしてメモリセル部に不純物をイオン注入した後、不要となったレジストパターン72を除去する。
上記のイオン注入を終えた後は、図35(a)〜(c)に示すように、アライメントマーク部を除いてレジストパターン73を形成する。レジストパターン73をマスクとしてシリコン酸化膜62,67,68をウェットエッチングによって除去した後、不要となったレジストパターン73を除去して図36(a)〜(c)に示す構造とする。
さらにシリコン酸化膜62をウェットエッチングによって除去してから、ゲート絶縁膜材料74、ゲート電極材料75、ハードマスク材料76およびレジスト膜77をこの順に積層し、図37(a)〜(c)に示す構造とする。
図37(b)および図37(c)において、メモリセル部の溝および周辺回路部の溝に埋め込まれているシリコン酸化膜68の表面と、半導体基板61の上に形成されたゲート絶縁膜材料74の表面との間には若干の段差があるものの略平坦な面を形成している。したがって、これらの上に形成されたゲート電極材料75およびハードマスク材料76の表面も略平坦な面を有している。
一方、図37(a)に示すように、アライメントマーク部の溝にはシリコン酸化膜68がなく、ゲート絶縁膜材料74、ゲート電極材料75およびハードマスク材料76は溝に沿って凹部を形成している。すなわち、このように大きな段差をアライメントマーク部に設けることによって、容易にアライメントマークの検出ができるようになる。したがって、レジスト膜77を所望の位置でパターニングすることができるので、ゲート電極を所定の位置に形成することが可能となる。
しかしながら、上記の従来法によれば、アライメントマーク部に段差を形成するのに図35〜図36に示す工程が必要となる。すなわち、周辺回路部およびメモリセル部へのイオン注入を終えた後、さらに、アライメントマーク部に開口部を有するレジストパターンを形成し、このレジストパターンをマスクとしてアライメントマーク部のシリコン酸化膜を除去する工程を行わなければならなかった。このため、全体の工程数が非常に多くなり、スループット、コストおよび歩留まりなどの低下を招くという問題があった。
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ゲート電極形成の際の重ね合わせ精度を低下させることなしに工程数を削減することのできる半導体装置の製造方法およびこれにより製造された半導体装置を提供することにある。
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
本発明の半導体装置の製造方法は、第1導電型の半導体基板の上に第1の絶縁膜を形成する工程と、この第1の絶縁膜の上にハードマスクを形成する工程と、このハードマスクを用いて第1の絶縁膜および半導体基板をエッチングし、半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、この溝に第2の絶縁膜を埋め込む工程と、ハードマスクを除去する工程と、第1の絶縁膜および第2の絶縁膜の所定領域にレジストパターンを形成する工程と、このレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、レジストパターンから露出している第1の絶縁膜と、この第1の絶縁膜の膜厚相当分の第2の絶縁膜とを除去する工程と、レジストパターンを除去する工程と、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程とを備え、レジストパターンはアライメントマーク部にも開口部を有し、レジストパターンを形成する工程からレジストパターンを除去する工程までを繰り返して行うことによって、アライメントマーク部に所定の深さを有する凹部を形成することを特徴とするものである。
また、本発明の半導体装置の製造方法は、第1導電型の半導体基板の上に第1の絶縁膜を形成する工程と、この第1の絶縁膜の上にハードマスクを形成する工程と、このハードマスクを用いて第1の絶縁膜および半導体基板をエッチングし、半導体基板の素子形成部に所定の深さを有する溝を形成するとともに、半導体基板のアライメントマーク部にもこの溝と実質的に同じ深さを有する第1の溝および第2の溝を形成する工程と、素子形成部およびアライメントマーク部に形成された全ての溝に第2の絶縁膜を埋め込む工程と、ハードマスクを除去する工程と、素子形成部の1の所定領域とアライメントマーク部とに開口部を有する第1のレジストパターンを形成する工程と、この第1のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第1のレジストパターンから露出している第1の絶縁膜を除去し、半導体基板を露出させる工程と、第1のレジストパターンを除去する工程と、素子形成部の半導体基板が露出した領域を被覆し、素子形成部の他の所定領域と、アライメントマーク部の第1の溝および第2の溝によって挟まれた領域とに開口部を有する第2のレジストパターンを形成する工程と、この第2のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第2のレジストパターンから露出している半導体基板を選択的にエッチングすることによって、アライメントマーク部に所定の深さを有する凹部を形成する工程と、第2のレジストパターンを除去する工程と、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とするものである。
さらに、本発明の半導体装置の製造方法は、第1導電型の半導体基板の上に第1の絶縁膜を形成する工程と、この第1の絶縁膜の上にハードマスクを形成する工程と、このハードマスクを用いて第1の絶縁膜および半導体基板をエッチングし、半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、この溝に第2の絶縁膜を埋め込む工程と、ハードマスクを除去する工程と、素子形成部の1の所定領域とアライメントマーク部とに開口部を有する第1のレジストパターンを形成する工程と、この第1のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第1のレジストパターンから露出している第1の絶縁膜を除去し、半導体基板を露出させる工程と、第1のレジストパターンを除去する工程と、素子形成部の半導体基板が露出した領域を被覆し、素子形成部の他の所定領域とアライメントマーク部とに開口部を有する第2のレジストパターンを形成する工程と、この第2のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第2のレジストパターンから露出している半導体基板を選択的にエッチングすることによって、アライメントマーク部に所定の高さを有する凸部を形成する工程と、第2のレジストパターンを除去する工程と、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とするものである。
本発明の半導体装置は、半導体基板上に素子形成部とアライメントマーク部とを備えた半導体装置において、素子形成部およびアライメントマーク部には、絶縁膜で埋め込まれた実質的に同じ深さの複数の溝が形成されていて、アライメントマーク部における2つの溝によって挟まれた領域の半導体基板の表面を他の領域の半導体基板の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設けたことを特徴とするものである。
また、本発明の半導体装置は、半導体基板と、この半導体基板上に形成され半導体素子を分離する複数の溝を備えた素子形成部と、半導体基板上に形成されこの溝と実質的に同じ深さの1の溝を備えたアライメントマーク部と、素子形成部およびアライメントマーク部に形成された全ての溝の内部に埋め込まれた絶縁膜とを有し、アライメントマーク部の溝の周囲にある半導体基板の表面を、素子形成部にある半導体基板の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設けたことを特徴とするものである。
この発明は以上説明したように、イオン注入の際に使用するレジストパターンについて、目的とする注入箇所の他にアライメントマーク部にも開口部を設け、注入後レジストパターンを除去する前に、レジストパターンから露出している絶縁膜を除去する。これを繰り返して行い、アライメントマーク部にある絶縁膜を徐々に除去して行くことによって、所定の深さを有する段差をアライメントマーク部に形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、コストおよび工程の削減を図ることができる。
また、本発明によれば、アライメントマーク部に第1の溝および第2の溝を形成した後、イオン注入後に注入領域とアライメントマーク部の絶縁膜を除去して半導体基板を露出させる。その後、次のイオン注入の際に、第1の溝と第2の溝によって挟まれた領域からのみ半導体基板が露出するようにし、イオン注入後にこの半導体基板を選択的にエッチングする。これにより、アライメントマーク部に所定の深さの段差を形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、コストおよび工程の削減を図ることができる。
さらに、本発明によれば、イオン注入後に注入領域とアライメントマーク部の絶縁膜を除去する。その後、次のイオン注入の際に、アライメントマーク部からのみ半導体基板が露出するようにし、イオン注入後にこの半導体基板を選択的にエッチングすることによって、アライメントマーク部に所定の高さの段差を形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、コストおよび工程の削減を図ることができる。
実施の形態1.
図1〜図11を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
図1〜図11を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
まず、図1(a)〜(c)に示すように、第1導電型の半導体基板1の上に、第1の絶縁膜としてのシリコン酸化膜2を形成する。次に、シリコン酸化膜2の上に、ハードマスクとなるシリコン窒化膜3を形成する。
半導体基板1としては、例えばシリコン基板を用いることができる。また、シリコン酸化膜2は、例えば熱酸化法によって形成することができ、20nm程度の膜厚とすることができる。さらに、シリコン窒化膜3は、例えばCVD(Chemical Vapor deposition)法などによって形成することができ、100nm程度の膜厚とすることができる。
次に、フォトリソグラフィ法を用いて半導体基板1上に活性領域のパターンを形成する。具体的には、まず、シリコン窒化膜3の上にレジストパターン4を形成する。ここで、図1(a)はアライメントマーク部のレジストパターンを、図1(b)はメモリセル部のレジストパターンを、図1(c)は周辺回路部のレジストパターンをそれぞれ示す。尚、メモリセル部および周辺回路部を併せて素子形成部と称す(以下、本明細書において同じ。)。
図2は、アライメントマーク部の平面図である。図2において、矩形状のパターン5はアライメントマークを示している。すなわち、図1(a)は図2のA−A′線に沿う断面図であり、図2の矩形状のパターン5は図1(a)の溝6に対応している。
次に、レジストパターン4をマスクとしてシリコン窒化膜3のエッチングを行う。その後、レジストパターン4を除去して図3(a)〜(c)の構造とする。これらの図において、シリコン窒化膜パターン7は、次の工程でハードマスクとして用いられる。尚、図3(a)はアライメントマーク部のシリコン窒化膜パターンを、図3(b)はメモリセル部のシリコン窒化膜パターンを、図3(c)は周辺回路部のシリコン窒化膜パターンをそれぞれ示す。
次に、シリコン窒化膜パターン7をマスクとして、シリコン酸化膜2および半導体基板1のエッチングを行い溝8を形成する(図4(a)〜(c))。この場合、分離の耐圧などを考慮して、エッチングの深さを例えば300nm程度とすることができる。その後、熱酸化法などによって、溝8の内壁にシリコン酸化膜9を形成する。シリコン酸化膜9の膜厚は、例えば25nm程度とすることができる。尚、図4(a)はアライメントマーク部の溝を、図4(b)はメモリセル部の溝を、図4(c)は周辺回路部の溝をそれぞれ示す。
次に、溝8を埋め込むようにして、シリコン窒化膜パターン7の上に、第2の絶縁膜としてのシリコン酸化膜10を形成する。シリコン酸化膜10は、例えば、CVD法またはSOG(Spin on Glass)法などによって形成することができる。その後、CMP(Chemical Mechanical Polishing)法によってシリコン酸化膜10を研磨し、図5(a)〜(c)に示す構造とする。ここで、図5(a)はアライメントマーク部のシリコン酸化膜を、図5(b)はメモリセル部のシリコン酸化膜を、図5(c)は周辺回路部のシリコン酸化膜をそれぞれ示す。これらの図において、シリコン酸化膜10の上面10aとシリコン窒化膜パターン7の上面7aとは実質的に同じ高さの面を形成している。
次に、フッ酸などを用いてシリコン酸化膜10をウェットエッチングする。この際、シリコン酸化膜の上面10aがシリコン窒化膜パターン7の底面から所定の高さとなるまで、シリコン酸化膜10を選択的にエッチングすることが好ましい。例えば、シリコン窒化膜パターン7の底面からシリコン酸化膜の上面10aまでの高さが10nm〜20nm程度となったところで、シリコン酸化膜10のエッチングを停止する。その後、リン酸などを用いたウェットエッチングによって、不要となったシリコン窒化膜パターン7を除去する。これにより、図6(a)〜(c)に示す構造が得られる。ここで、図6(a)はアライメントマーク部を、図6(b)はメモリセル部を、図6(c)は周辺回路部をそれぞれ示している。これらの図において、シリコン酸化膜10とシリコン酸化膜2との間には、高さh1の段差11が形成されている。尚、シリコン窒化膜パターン7の膜厚を調整することによって段差11を形成する場合には、上記のシリコン酸化膜10のウェットエッチング工程を行う必要はない。
次に、各トランジスタのウェルやトランジスタの閾値を設定するために、半導体基板1内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を所望の領域にイオン注入する。
本実施の形態においては、この際にアライメントマーク部にもレジストパターンが形成されないようにする。
例えば、図7(a)〜(c)を用いて、周辺回路部のNMOS領域にイオン注入を行う場合について説明する。この場合、注入箇所となるNMOS領域にはレジストパターン12を形成しない(図7(c))。これに対して、メモリセル部にはイオン注入を行わないのでレジストパターン12を形成する(図7(b))。一方、アライメントマーク部は目的とする注入箇所ではないが、本実施の形態においてはアライメントマーク部にもレジストパターン12が形成されないようにする(図7(a))。
レジストパターンの形成は、具体的には次の様にして行うことができる。例えば、ポジ型のレジストを用いる場合には、従来のマスクパターンに加えてアライメントマーク部にも光を透過する開口部が設けられたマスクを作製する。そして、このマスクを介してレジスト膜に光を照射した後、レジスト膜を現像することによって、目的とする注入箇所とアライメントマーク部とにそれぞれ開口部を有するレジストパターンを形成することができる。
次に、レジストパターン12をマスクとして、NMOS領域(図7(c))に不純物をイオン注入する。この際、アライメントマーク部(図7(a))にも不純物が注入されるが、これによってトランジスタの特性に影響が及ぶことはないので特に問題はない。
イオン注入を終えた後は、レジストパターン12を剥離する前に、フッ酸などを用いてレジストパターン12の開口部から露出しているシリコン酸化膜2,9,10をウェットエッチングする。このとき、シリコン酸化膜2が除去された時点でエッチングを停止する(図8(a)〜(c))。その後、不要となったレジストパターン12を除去することによって図9(a)〜(c)の構造が得られる。ここで、図9(a)はアライメントマーク部を、図9(b)はメモリセル部を、図9(c)は周辺回路部をそれぞれ示している。これらの図において、レジストパターン12から露出していたシリコン酸化膜2と、シリコン酸化膜2の膜厚相当分のシリコン酸化膜9,10が除去されている。
同様にして、周辺回路部のPMOS領域やメモリセル領域などにイオン注入を行う際にも、目的とする注入箇所とともにアライメントマーク部にもレジストパターンが形成されないようにする。
そして、イオン注入を終えた後は、レジストパターンを除去する前にウェットエッチングを行い、レジストパターンの開口部から露出しているシリコン酸化膜2,9,10を除去する。この際、半導体基板1の上に形成されたシリコン酸化膜2が除去された時点でエッチングを停止し、シリコン酸化膜2の膜厚相当分のシリコン酸化膜9,10をシリコン酸化膜2とともに除去する。このようにすることによって、イオン注入の回数(すなわち、トランジスタの個数。)に相当する回数分のウェットエッチングが、アライメントマーク部に対して行われることになる。
本実施の形態においては、目的とする注入箇所においても、シリコン酸化膜2と、シリコン酸化膜2の膜厚相当分のシリコン酸化膜9,10とが同時に除去される(例えば、図9(c)参照。)。一方、シリコン酸化膜2の表面とシリコン酸化膜10の表面との間には、元々高さh1の段差11が形成されている(図6)。したがって、シリコン酸化膜2の膜厚相当分のシリコン酸化膜10が除去された後も、シリコン酸化膜10の表面は半導体基板1の表面よりh1だけ高くなる。これにより、後工程でシリコン酸化膜10をエッチング除去する際に溝8の断面形状が逆テーパ状に加工されるのが防止され、トランジスタの電気的特性が低下するのを抑制できる。
尚、シリコン酸化膜10の表面と半導体基板1の表面との段差は、シリコン酸化膜10の表面とシリコン酸化膜2の表面との段差と必ずしも同じ高さ(h1)である必要はない。すなわち、シリコン酸化膜10の表面が半導体基板1の表面と同じであるか、またはシリコン酸化膜10の表面の方が半導体基板1の表面よりも高ければ、上記と同様の効果を得ることが可能である。
以上のように、イオン注入とウェットエッチングとを繰り返すことによって、アライメントマーク部の溝8に埋め込まれたシリコン酸化膜9,10が次第にエッチングされて行く結果、アライメントマーク部に所定の深さを有する凹部17が形成される。図10(a)〜(c)はこの様子を表わしたものであり、(a)はアライメントマーク部を、(b)はメモリセル部を、(c)は周辺回路部をそれぞれ示している。
尚、図10(a)に示すように、必ずしもアライメントマーク部のシリコン酸化膜9,10の全てがエッチングされるとは限らない。しかしながら、凹部17の深さ(すなわち、シリコン酸化膜9,10の表面と半導体基板1の表面との間の段差)が50nm以上あればアライメントマークを認識するのに十分である。そして、通常形成されるトランジスタの個数から、凹部17を50nm以上の深さで形成することは可能である。
したがって、本実施の形態によれば、従来法におけるようなアライメントマーク部のみをエッチングするためのマスクをフォトリソグラフィ法により形成する工程を不要とすることができる。したがって、半導体装置の製造工程におけるコストおよび工程の削減を図ることが可能となる。
全ての所定の箇所へのイオン注入と、それに続くアライメントマーク部におけるシリコン酸化膜の除去とを終えた後は、ゲート絶縁膜材料13、ゲート電極材料14、ハードマスク材料15およびレジスト膜16をこの順に積層し、図11(a)〜(c)に示す構造とする。ここで、図11(a)はアライメントマーク部を、図11(b)はメモリセル部を、図11(c)は周辺回路部をそれぞれ示している。その後、フォトリソグラフィ法によってレジスト膜16をパターニングした後、これをマスクとしたハードマスク材料15のエッチングによってハードマスクを形成する。次に、ハードマスクをマスクとしてゲート電極材料14およびゲート絶縁膜材料13をエッチングすることによって、ゲート絶縁膜およびゲート電極を形成することができる。
尚、ハードマスク材料15を形成した後は、この上に反射防止膜を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
図11(a)から分かるように、アライメントマーク部に形成される凹部17の幅方向の長さLは、式(1)の関係を満たすことが必要である。
L>{(ゲート絶縁膜材料の膜厚)+(ゲート電極材料の膜厚)
+(ハードマスク材料の膜厚)}×2 ・・・(1)
+(ハードマスク材料の膜厚)}×2 ・・・(1)
以上述べたように、本実施の形態によれば、イオン注入の際に使用するレジストパターンについて、目的とする注入箇所の他にアライメントマーク部にも開口部を設け、注入後レジストパターンを除去する前に、レジストパターンから露出しているシリコン酸化膜を除去する。これを繰り返して行い、アライメントマーク部のシリコン酸化膜を徐々に除去して行くことによって、最終的に50nm以上の段差をアライメントマーク部に形成することが可能である。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、半導体装置の製造工程におけるコストおよび工程の削減を図ることができる。
実施の形態2.
図12〜図21を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
図12〜図21を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
まず、実施の形態1と同様にして、第1導電型の半導体基板21の上に、第1の絶縁膜としてのシリコン酸化膜22を形成する。次に、シリコン酸化膜22の上に、ハードマスクとなるシリコン窒化膜23を形成する。ここで、半導体基板21としては、例えばシリコン基板を用いることができる。
次に、フォトリソグラフィ法を用いて半導体基板21上に活性領域のパターンを形成する。具体的には、まず、シリコン窒化膜23の上にレジストパターン24を形成して、図12(a)〜(c)の構造とする。ここで、図12(a)はアライメントマーク部のレジストパターンを、図12(b)はメモリセル部のレジストパターンを、図12(c)は周辺回路部のレジストパターンをそれぞれ示す。
図13は、アライメントマーク部の平面図である。このように、本実施の形態におけるアライメントマークは2つの矩形状のパターンからなり、第1の矩形状のパターン25の内側に第2の矩形状のパターン26が形成された構造を有している。図12(a)は、図13のB−B′線に沿う断面図である。図13の第1の矩形状のパターン25および第2の矩形状のパターン26は、それぞれ図12(a)の溝28,27に対応している。
次に、レジストパターン24をマスクとしてシリコン窒化膜23のエッチングを行い、ハードマスク(図示せず)を形成する。その後、ハードマスクを用いてシリコン酸化膜22および半導体基板21のエッチングを行い、素子形成部およびアライメントマーク部に実質的に同じ深さを有する複数の溝を形成する。本実施の形態においては、図12(a)の溝27,28に対応する第1の溝および第2の溝がアライメントマーク部に形成される。
次に、熱酸化法などによって、形成された全ての溝の内壁にシリコン酸化膜29を形成する。その後、実施の形態1と同様にして、第2の絶縁膜としてのシリコン酸化膜30を上記の溝の内部に埋め込む。その後、ハードマスクを除去することによって、図14(a)〜(c)に示す構造を得ることができる。ここで、図14(a)はアライメントマーク部を、図14(b)はメモリセル部を、図14(c)は周辺回路部をそれぞれ示している。これらの図において、シリコン酸化膜30とシリコン酸化膜22との間には、高さh2の段差31が形成されている。この段差31は、実施の形態1と同様にして形成することができる。例えば、シリコン酸化膜30を埋め込む工程の後、シリコン酸化膜30の上面がハードマスクの底面から所定の高さ(10nm〜20nm)となるまで、シリコン酸化膜30を選択的にエッチングする。その後、不要となったハードマスクを除去すればよい。
次に、各トランジスタのウェルやトランジスタの閾値を設定するために、半導体基板21内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を所望の領域にイオン注入する。この際、実施の形態1と同様に、アライメントマーク部にもレジストパターンが形成されないようにする。
例えば、図15(a)〜(c)を用いて、周辺回路部のNMOS領域にイオン注入を行う場合について説明する。この場合、注入箇所となるNMOS領域には、第1のレジストパターンとしてのレジストパターン32は形成しない(図15(c))。これに対して、メモリセル部にはイオン注入を行わないのでレジストパターン32を形成する(図15(b))。一方、アライメントマーク部は目的とする注入箇所ではないが、本実施の形態においてはアライメントマーク部にもレジストパターン32が形成されないようにする(図15(a))。
次に、レジストパターン32をマスクとして不純物をイオン注入する。この際、NMOS領域だけでなくアライメントマーク部にも不純物が注入されるが、これによってトランジスタの特性に影響が及ぶことはないので特に問題はない。
イオン注入を終えた後は、レジストパターン32を剥離する前に、レジストパターン32から露出しているシリコン酸化膜22,30,29をウェットエッチングする。ウェットエッチングは、リン酸などを用いて行うことができる。その後、不要となったレジストパターン32を除去することによって、図16(a)〜(c)に示す構造が得られる。ここで、図16(a)はアライメントマーク部を、図16(b)はメモリセル部を、図16(c)は周辺回路部をそれぞれ示す。
上記のウェットエッチングは、半導体基板21上に形成されたシリコン酸化膜22が除去された時点で終了するようにする。これにより、アライメントマーク部および周辺回路部のNMOS領域において半導体基板21の表面が露出する。また、このとき、シリコン酸化膜22とともに、シリコン酸化膜22の膜厚相当分のシリコン酸化膜29,30も除去される。ここで、シリコン酸化膜22の表面とシリコン酸化膜30の表面との間には、元々高さh2の段差31(図14)が形成されている。したがって、シリコン酸化膜22の膜厚相当分のシリコン酸化膜30が除去された後も、シリコン酸化膜30の表面は半導体基板21の表面よりh2だけ高くなる。これにより、後工程でシリコン酸化膜30をエッチング除去する際に、酸化膜の除去によって形成される溝の断面形状が逆テーパ状に加工されるのを防止して、トランジスタの電気的特性が低下するのを抑制することができる。
尚、シリコン酸化膜30の表面と半導体基板21の表面との段差は、シリコン酸化膜30の表面とシリコン酸化膜22の表面との段差と必ずしも同じ高さ(h2)である必要はない。すなわち、シリコン酸化膜30の表面が半導体基板21の表面と同じであるか、またはシリコン酸化膜30の表面の方が半導体基板21の表面よりも高ければ、上記と同様の効果を得ることが可能である。
次に、図17(a)〜(c)に示すように、第2のレジストパターンとしてのレジストパターン33を用いて、周辺回路部のPMOS領域にイオン注入を行う。この場合、目的とする注入箇所(図17(c)のPMOS領域)とともに、アライメントマーク部(図17(a))の第1の溝39および第2の溝40によって挟まれた領域にもレジストパターン33が形成されないようにする。但し、半導体基板21が露出したNMOS領域にはレジストパターン33を形成する。すなわち、レジストパターン33は、NMOS領域の半導体基板21が露出した領域を被覆し、PMOS領域と、アライメントマーク部の第1の溝39および第2の溝40によって挟まれた領域とに開口部を有するパターンである。
図18はアライメントマーク部の平面図であり、図17(a)は図18のC−C′線に沿う断面図である。図18に示すように、第1の矩形状のパターン25と第2の矩形状のパターン26によって挟まれた領域にはレジストパターン33は形成されていない。ここで、第1の矩形状のパターン25は図17(a)の第2の溝40に対応し、第2の矩形状のパターン26は図17(a)の第1の溝39に対応する。
レジストパターン33をマスクとしてPMOS領域(図17(c))にイオン注入を行った後は、レジストパターン33を除去する前に、アライメントマーク部(図17(a))に露出している半導体基板21のウェットエッチングを行う。尚、NMOS領域はレジストパターン33で被覆されているので、NMOS領域の半導体基板21がエッチングされることはない。エッチングは、半導体基板21を選択的にエッチングすることのできる薬液を用いて行う。例えば、半導体基板21としてシリコン基板を用いた場合には、アンモニア水溶液を薬液とすることができる。これにより、PMOS領域から露出しているシリコン酸化膜22,29,30をエッチングすることなしに、アライメントマーク部から露出している半導体基板21のみをエッチングして、図19(a)〜(c)に示す構造を得ることができる。ここで、図19(a)はアライメントマーク部を、図19(b)はメモリセル部を、図19(c)は周辺回路部をそれぞれ示す。
このようにすることによって、アライメントマーク部に所定の深さを有する凹部(段差)を形成することができる(図19(a))。ここで、凹部の深さh3は、アライメントマークを認識するのに十分な50nm以上であることが好ましい。
半導体基板21としてシリコン基板を用い、アンモニア水溶液によってエッチングを行った場合には、アライメント部に形成された溝の底面34の断面形状は、図19(a)に示すように弧を描いた形状(中央付近で窪んだ凹状)を呈する。一方、シリコン基板のエッチングはドライエッチングによっても行うことができる。この場合、シリコン酸化膜とのエッチング選択比の大きいガスを用いることによって、底面34を実質的にフラットな形状とすることが可能となる。これにより、一層のアライメント精度の向上を図ることができる。
アライメントマーク部における半導体基板21のエッチングを終えた後は、不要となったレジストパターン33を除去する。次に、ゲート絶縁膜材料35、ゲート電極材料36、ハードマスク材料37およびレジスト膜38をこの順に積層し、図20(a)〜(c)に示す構造とする。ここで、図20(a)はアライメントマーク部を、図20(b)はメモリセル部を、図20(c)は周辺回路部をそれぞれ示す。その後、フォトリソグラフィ法によってレジスト膜38をパターニングした後、これをマスクとしたハードマスク材料37のエッチングによってハードマスクを形成する。次に、ハードマスクをマスクとしてゲート電極材料36およびゲート絶縁膜材料35をエッチングすることによって、ゲート絶縁膜およびゲート電極を形成することができる。
尚、ハードマスク材料37を形成した後は、この上に反射防止膜を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
図21は、シリコン基板をドライエッチングすることによって、図19(a)のアライメントマーク部の底面34をフラットに形成した後、ゲート絶縁膜材料35、ゲート電極材料36、ハードマスク材料37およびレジスト膜38をこの順に積層した様子を示した断面図である。図に示すように、第1の溝39と第2の溝40によって挟まれた領域の半導体基板の表面21aは他の領域の半導体基板の表面21bよりも低く、これによってアライメントマーク部に所定の深さの段差t1が形成されている。
本実施の形態によれば、アライメントマーク部に第1の矩形状のパターンおよび第2の矩形状のパターンを形成した後、イオン注入後に注入領域とアライメントマーク部のシリコン酸化膜を除去して半導体基板を露出させる。その後、次のイオン注入の際に、上記の矩形状のパターンによって挟まれた領域のみから半導体基板が露出するようにし、イオン注入後にこの半導体基板のエッチングを行うことによって、アライメントマーク部に所定の深さを有する凹部を形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、半導体装置の製造工程におけるコストおよび工程の削減を図ることができる。尚、アライメントマーク部に凹部を形成した後は、素子形成部の他の所定領域へのイオン注入は従来と同様にして行うことができる。すなわち、注入の際のマスクとなるレジストパターンは、注入対象となる領域にのみ開口部を有するものであればよく、アライメントマーク部にも開口部を有している必要はない。
実施の形態3.
本実施の形態におけるアライメントマーク部のパターンは、実施の形態1で説明した図2と同様である。
本実施の形態におけるアライメントマーク部のパターンは、実施の形態1で説明した図2と同様である。
図22〜図27を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
まず、第1導電型の半導体基板の上に第1の絶縁膜およびハードマスクを順に形成した後、このハードマスクを用いて第1の絶縁膜および半導体基板をエッチングする。これによって、半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する。次に、この溝に第2の絶縁膜を埋め込んだ後、ハードマスクを除去する。例えば、実施の形態1で説明した図1〜図6に示す方法に従って、第1導電型の半導体基板41上に活性領域のパターンを形成する(図22(a)〜(c))。ここで、図22(a)はアライメントマーク部を、図22(b)はメモリセル部を、図22(c)は周辺回路部をそれぞれ示す。また、これらの図において、42は第1の絶縁膜としてのシリコン酸化膜を示し、44は第2の絶縁膜としてのシリコン酸化膜を示している。さらに、43は、アライメントマーク部および素子形成部の溝の内壁に形成されたシリコン酸化膜である。尚、半導体基板41としては、例えばシリコン基板を用いることができる。
次に、半導体基板41内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を所望の領域にイオン注入する。この際、実施の形態1と同様に、アライメントマーク部にもレジストパターンが形成されないようにする。
例えば、周辺回路部のNMOS領域にイオン注入を行う場合には、図23(c)に示すようにNMOS領域に、第1のレジストパターンとしてのレジストパターン45が形成されないようにする。これに対して、メモリセル部にはイオン注入を行わないので、図23(b)に示すようにレジストパターン45を形成する。一方、アライメントマーク部には、図23(a)に示すようにレジストパターン45が形成されないようにする。次に、レジストパターン45をマスクとして、NMOS領域に不純物をイオン注入する。この際、アライメントマーク部にも不純物が注入されるが、これによってトランジスタの特性に影響が及ぶことはないので特に問題はない。
イオン注入を終えた後は、レジストパターン45から露出しているシリコン酸化膜42,43,44をウェットエッチングする。ウェットエッチングは、例えばフッ酸などを用いて行うことができる。その後、不要となったレジストパターン45を除去することによって、図24(a)〜(c)に示す構造が得られる。ここで、図24(a)はアライメントマーク部を、図24(b)はメモリセル部を、図24(c)は周辺回路部をそれぞれ示している。
上記のウェットエッチングは、半導体基板41上に形成されたシリコン酸化膜42が除去された時点で終了するようにする。これにより、アライメントマーク部および周辺回路部のNMOS領域において半導体基板41の表面が露出する。また、このとき、シリコン酸化膜42とともに、シリコン酸化膜42の膜厚相当分のシリコン酸化膜43,44が除去される。そして、この場合、シリコン酸化膜44の表面とシリコン酸化膜42の表面との間に段差を形成しておくことによって、シリコン酸化膜42を除去した後もシリコン酸化膜44の表面が半導体基板41の表面より高くなるようにすることができる。これにより、後工程でシリコン酸化膜44をエッチング除去する際に、酸化膜の除去によって形成される溝の断面形状が逆テーパ状に加工されるのを防いで、トランジスタの電気的特性が低下するのを抑制することができる。尚、上記の段差は、実施の形態1と同様にして形成することができる。例えば、シリコン酸化膜44を埋め込む工程の後、シリコン酸化膜44の上面がハードマスクの底面から所定の高さ(10nm〜20nm)となるまで、シリコン酸化膜44を選択的にエッチングする。その後、不要となったハードマスクを除去すればよい。
シリコン酸化膜44の表面と半導体基板41の表面との段差は、シリコン酸化膜44の表面とシリコン酸化膜42の表面との段差と必ずしも同じ高さである必要はない。シリコン酸化膜44の表面が半導体基板41の表面と同じであるか、またはシリコン酸化膜44の表面の方が半導体基板41よりも高ければ、上記と同様の効果を得ることが可能である。
次に、図25(a)〜(c)に示すように、第2のレジストパターンとしてのレジストパターン46を用いて周辺回路部のPMOS領域にイオン注入を行う。この場合、目的とする注入箇所とともに、アライメントマーク部にもレジストパターン46が形成されないようにする。但し、半導体基板41が露出したNMOS領域にはレジストパターン46を形成する。すなわち、レジストパターン46は、NMOS領域の半導体基板41が露出した領域を被覆し、PMOS領域とアライメントマーク部とに開口部を有するパターンである。例えば、ポジ型のレジストを用いる場合には、従来のマスクパターンに加えてアライメントマーク部にも光を透過する開口部が設けられたマスクを作製する。そして、このマスクを介してレジスト膜に光を照射した後、レジスト膜を現像することによって、目的とする注入箇所とアライメントマーク部とにそれぞれ開口部を有するレジストパターンを形成することができる。
レジストパターン46をマスクとしてPMOS領域(図25(c))にイオン注入を行った後は、レジストパターン46を除去する前に、アライメントマーク部(図25(a))に露出している半導体基板41のウェットエッチングを行う。尚、NMOS領域はレジストパターン46で被覆されているので、NMOS領域の半導体基板41がエッチングされることはない。エッチングは、半導体基板41を選択的にエッチングすることのできる薬液を用いて行う。例えば、半導体基板41としてシリコン基板を用いる場合には、アンモニア水溶液を薬液としてエッチングを行うことができる。これにより、PMOS領域から露出しているシリコン酸化膜42,43,44をエッチングすることなしに、アライメントマーク部から露出している半導体基板41のみをエッチングすることができる。尚、半導体基板41としてシリコン基板を用いる場合には、シリコン酸化膜とのエッチング選択比の大きいガスを用いたドライエッチングによって行ってもよい。
このようにして半導体基板41のエッチングを行うことによって、アライメントマーク部に所定の高さを有する凸部(段差)を形成することができる(図26)。ここで、凸部の高さ(段差の深さ)h4は、アライメントマークを認識するのに十分な50nm以上であることが好ましい。尚、図26において、凸部はアライメント部に形成された溝に対応する。そして、凸部の周囲の半導体基板41の表面は、素子形成部における半導体基板41の表面よりも低くなっている(図27(a)〜(c))。
アライメントマーク部における半導体基板41のエッチングを終えた後は、不要となったレジストパターン46を除去する。次に、ゲート絶縁膜材料47、ゲート電極材料48、ハードマスク材料49およびレジスト膜50をこの順に積層し、図27(a)〜(c)に示す構造とする。ここで、図27(a)はアライメントマーク部を、図27(b)はメモリセル部を、図27(c)は周辺回路部をそれぞれ示している。その後、フォトリソグラフィ法によってレジスト膜50をパターニングした後、これをマスクとしたハードマスク材料49のエッチングによってハードマスクを形成する。次に、ハードマスクをマスクとしてゲート電極材料48およびゲート絶縁膜材料47をエッチングすることによって、ゲート絶縁膜およびゲート電極を形成することができる。
尚、ハードマスク材料49を形成した後は、この上に反射防止膜を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
本実施の形態によれば、イオン注入後に注入領域とアライメントマーク部のシリコン酸化膜を除去して半導体基板を露出させる。その後、次のイオン注入の際に、アライメントマーク部からのみ半導体基板が露出するようにし、イオン注入後にこの半導体基板のエッチングを行うことによって、アライメントマーク部に所定の高さの凸部を形成することができる。したがって、アライメントマーク部のみをエッチングするためのマスクやフォトリソグラフィの工程が不要となるので、コストおよび工程の削減を図ることができる。尚、アライメントマーク部に凸部を形成した後は、素子形成部の他の所定領域へのイオン注入は従来と同様にして行うことができる。すなわち、注入の際のマスクとなるレジストパターンは、注入対象となる領域にのみ開口部を有するものであればよく、アライメントマーク部にも開口部を有している必要はない。
1,21,41,61 半導体基板
2,9,10,22,29,30,42,43,44,62,67,68 シリコン酸化膜
3,23,63 シリコン窒化膜
4,12,24,32,33,45,46,64,70,71,72,73 レジストパターン
5,25,45,65,85 エクステンション領域
7,65 シリコン窒化膜パターン
13,35,47,74 ゲート絶縁膜材料
14,36,48,75 ゲート電極材料
15,37,49,76 ハードマスク材料
16,38,50,77 レジスト膜
17 凹部
39 第1の溝
40 第2の溝
2,9,10,22,29,30,42,43,44,62,67,68 シリコン酸化膜
3,23,63 シリコン窒化膜
4,12,24,32,33,45,46,64,70,71,72,73 レジストパターン
5,25,45,65,85 エクステンション領域
7,65 シリコン窒化膜パターン
13,35,47,74 ゲート絶縁膜材料
14,36,48,75 ゲート電極材料
15,37,49,76 ハードマスク材料
16,38,50,77 レジスト膜
17 凹部
39 第1の溝
40 第2の溝
Claims (15)
- 第1導電型の半導体基板の上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第1の絶縁膜および前記半導体基板をエッチングし、前記半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、
前記溝に第2の絶縁膜を埋め込む工程と、
前記ハードマスクを除去する工程と、
前記第1の絶縁膜および前記第2の絶縁膜の所定領域にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記レジストパターンから露出している前記第1の絶縁膜と、該第1の絶縁膜の膜厚相当分の前記第2の絶縁膜とを除去する工程と、
前記レジストパターンを除去する工程と、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを備え、
前記レジストパターンは前記アライメントマーク部にも開口部を有し、前記レジストパターンを形成する工程から前記レジストパターンを除去する工程までを繰り返して行うことによって、前記アライメントマーク部に所定の深さを有する凹部を形成することを特徴とする半導体装置の製造方法。 - 前記凹部の深さは50nm以上である請求項1に記載の半導体装置の製造方法。
- 第1導電型の半導体基板の上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第1の絶縁膜および前記半導体基板をエッチングし、前記半導体基板の素子形成部に所定の深さを有する溝を形成するとともに、前記半導体基板のアライメントマーク部にも前記溝と実質的に同じ深さを有する第1の溝および第2の溝を形成する工程と、
前記素子形成部および前記アライメントマーク部に形成された全ての溝に第2の絶縁膜を埋め込む工程と、
前記ハードマスクを除去する工程と、
前記素子形成部の1の所定領域と前記アライメントマーク部とに開口部を有する第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第1のレジストパターンから露出している前記第1の絶縁膜を除去し、前記半導体基板を露出させる工程と、
前記第1のレジストパターンを除去する工程と、
前記素子形成部の前記半導体基板が露出した領域を被覆し、前記素子形成部の他の所定領域と、前記アライメントマーク部の前記第1の溝および前記第2の溝によって挟まれた領域とに開口部を有する第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第2のレジストパターンから露出している前記半導体基板を選択的にエッチングすることによって、前記アライメントマーク部に所定の深さを有する凹部を形成する工程と、
前記第2のレジストパターンを除去する工程と、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記凹部の深さは50nm以上である請求項3に記載の半導体装置の製造方法。
- 第1導電型の半導体基板の上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第1の絶縁膜および前記半導体基板をエッチングし、前記半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、
前記溝に第2の絶縁膜を埋め込む工程と、
前記ハードマスクを除去する工程と、
前記素子形成部の1の所定領域と前記アライメントマーク部とに開口部を有する第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第1のレジストパターンから露出している前記第1の絶縁膜を除去し、前記半導体基板を露出させる工程と、
前記第1のレジストパターンを除去する工程と、
前記素子形成部の前記半導体基板が露出した領域を被覆し、前記素子形成部の他の所定領域と前記アライメントマーク部とに開口部を有する第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクとして、第1導電型および第2導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第2のレジストパターンから露出している前記半導体基板を選択的にエッチングすることによって、前記アライメントマーク部に所定の高さを有する凸部を形成する工程と、
前記第2のレジストパターンを除去する工程と、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記凸部の高さは50nm以上である請求項5に記載の半導体装置の製造方法。
- 前記半導体基板はシリコン基板であり、
前記第1の絶縁膜および前記第2の絶縁膜はシリコン酸化膜であり、
前記半導体基板のエッチングをアンモニア水溶液を用いたウェットエッチングによって行う請求項3〜6のいずれか1に記載の半導体装置の製造方法。 - 前記半導体基板はシリコン基板であり、
前記第1の絶縁膜および前記第2の絶縁膜はシリコン酸化膜であり、
前記半導体基板のエッチングをドライエッチングによって行う請求項3〜6のいずれか1に記載の半導体装置の製造方法。 - 前記第2の絶縁膜を埋め込む工程の後、該第2の絶縁膜を前記ハードマスクの底面から所定の高さまで選択的にエッチングする工程をさらに有する請求項1〜8のいずれか1に記載の半導体装置の製造方法。
- 半導体基板上に素子形成部とアライメントマーク部とを備えた半導体装置において、
前記素子形成部および前記アライメントマーク部には、絶縁膜で埋め込まれた実質的に同じ深さの複数の溝が形成されていて、
前記アライメントマーク部における2つの溝によって挟まれた領域の半導体基板の表面を他の領域の半導体基板の表面よりも低くすることによって、前記アライメントマーク部に所定の深さを有する段差を設けたことを特徴とする半導体装置。 - 前記アライメントマーク部における2つの溝によって挟まれた領域の半導体基板の断面形状は、中央付近で窪んだ凹状である請求項10に記載の半導体装置。
- 前記アライメントマーク部における2つの溝によって挟まれた領域の半導体基板の表面は実質的にフラットである請求項10に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に形成され、半導体素子を分離する複数の溝を備えた素子形成部と、
前記半導体基板上に形成され、前記溝と実質的に同じ深さの1の溝を備えたアライメントマーク部と、
前記素子形成部および前記アライメントマーク部に形成された全ての溝の内部に埋め込まれた絶縁膜とを有し、
前記アライメントマーク部の溝の周囲にある半導体基板の表面を、前記素子形成部にある半導体基板の表面よりも低くすることによって、前記アライメントマーク部に所定の深さを有する段差を設けたことを特徴とする半導体装置。 - 前記段差は50nm以上の深さを有する請求項10〜13のいずれか1に記載の半導体装置。
- 前記半導体基板はシリコン基板であり、
前記絶縁膜はシリコン酸化膜である請求項10〜14のいずれか1に記載の半導体装置。
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