JP2005141811A

JP2005141811A - 不揮発性メモリ

Info

Publication number: JP2005141811A
Application number: JP2003375375A
Authority: JP
Inventors: Kazuaki Kubo; 和昭久保
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-11-05
Filing date: 2003-11-05
Publication date: 2005-06-02
Also published as: TW200523931A; US20060120198A1; KR20050043656A; US7016231B2; US7366019B2; US20050105339A1

Abstract

【課題】２種類の外部供給電圧に対応し、この外部供給電圧を切り替えるしきい値電圧付近での動作を安定させることができ、また書き込み／消去時の動作を安定させることができる不揮発性メモリを提供する。
【解決手段】２つの電圧レベルをしきい値として持つヒステリシスコンパレータを持っている電源回路を有する不揮発性メモリであって、外部供給電圧の上昇時に、２．３Ｖの検出で検出信号が“Ｈ”になり、定電圧回路などからなる内部降圧回路が動作して、２．２Ｖの内部動作電圧を生成して供給し、その後、２．１Ｖを検出することで検出信号が“Ｌ”になり、外部供給電圧をそのまま内部動作電圧として供給することにより、外部供給電圧が２．３Ｖ付近で不安定になっても、検出信号は“Ｈ”のままなので、内部動作電圧が変動しなくなる。
【選択図】図７

Description

本発明は、不揮発性メモリに関し、特に２種類の外部供給電圧に対応するフラッシュメモリ（フラッシュＥＥＰＲＯＭ）などのような不揮発性メモリに適用して有効な技術に関する。

本発明者が検討したところによれば、不揮発性メモリに関しては、以下のような技術が考えられる。

たとえば、２種類の外部供給電圧に対応する不揮発性メモリとしては、特許文献１に記載のような技術が挙げられる。この特許文献１の技術は、５Ｖと３Ｖの２種類の供給電圧（Ｖｃｃ）が外部から供給され、３Ｖの内部動作電圧で内部回路が動作するように構成されている。この内部動作電圧は、外部供給電圧を降圧するか、あるいはそのまま使うかをしきい値で切り替えるようになっており、５Ｖが供給された場合には３Ｖに降圧し、３Ｖが供給された場合にはそのまま使われる。また、書き込み・消去に必要な高電圧（Ｖｐｐ）も、外部から供給される。
特開平５−１２８９０号公報

ところで、前記のような不揮発性メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

たとえば、前記特許文献１の技術では、２種類の電圧の切り替えを単一のしきい値で判定するために、しきい値付近の電圧で動作すると、切り替え動作が頻発して動作が不安定になることがある。すなわち、図１０（ａ），（ｂ）に示すように、外部供給電圧（Ｖｃｃ）がしきい値の４．０Ｖ付近で不安定になると、これに伴って検出信号も外部供給電圧が４．０Ｖを越えると“Ｈ”になり、４．０Ｖ以下では“Ｌ”になり、この“Ｈ”と“Ｌ”が繰り返され、外部供給電圧を降圧して内部動作電圧を生成するか、あるいは外部供給電圧をそのまま内部動作電圧として使うかの切り替えが不安定となる。

また、高電圧（Ｖｐｐ）が外部から供給されるので、書き込み／消去については考慮されていない。

そこで、本発明の目的は、２種類の外部供給電圧に対応し、この外部供給電圧を切り替えるしきい値電圧付近での動作を安定させることができる不揮発性メモリを提供することにある。

また、本発明の他の目的は、書き込み／消去時の動作を安定させることができる不揮発性メモリを提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、２種類の外部供給電圧に対応する不揮発性メモリに適用され、内部にヒステリシスコンパレータを持ち、外部供給電圧の上昇時に、第１電圧レベルの検出で内部降圧回路が動作し、第１電圧レベルより絶対値として小さい内部動作電圧を生成して供給し、その後、第１電圧レベルより絶対値として小さい第２電圧レベルを検出することで外部供給電圧を内部動作電圧として供給する電源回路を有するものである。

この不揮発性メモリにおいて、電源回路から供給された内部動作電圧を基準に書き込み／消去／ベリファイ／読み出し電圧を生成する電圧生成回路を有するものである。さらに、電圧生成回路は、複数段のチャージポンプ回路を含み、第１外部供給電圧レベルと、第１外部供給電圧レベルより小さい第２外部供給電圧レベルとに対応して、チャージポンプ回路の段数を切り替えるものである。特に、第１外部供給電圧レベルは３Ｖ系であり、第２外部供給電圧レベルは１．８Ｖ系とするものである。

また、この不揮発性メモリにおいては、１メモリセルに多ビットのデータを格納する多値メモリセルからなるメモリアレイを有し、多値不揮発性メモリに適用するようにしたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）第１および第２電圧レベルの２つのしきい値を持つヒステリシスコンパレータを採用することで、外部供給電圧を降圧するか、またはそのまま内部動作電圧として供給するかを切り替える際のしきい値電圧付近での不安定動作を解消して、外部供給電圧を切り替えるしきい値電圧付近での動作を安定させることができる。

（２）内部動作電圧を基準に書き込み／消去電圧を生成することで、高電圧を外部供給しない単一電源動作の不揮発性メモリでは、特に書き込み／消去時の内部電圧が安定するので、書き込み／消去時の動作を安定させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
まず、図１により、本発明の実施の形態１の不揮発性メモリの概略構成の一例を説明する。図１は、不揮発性メモリの概略構成図を示す。

本実施の形態１の不揮発性メモリは、たとえばフラッシュメモリからなり、マルチプレクサ１、データ入力バッファ２、制御信号バッファ３、電源回路４からなる入出力回路５と、ページアドレスバッファ６、入力データコントローラ７、カラムアドレスカウンタ８、読み出し／書き込み／消去コントローラ９からなるロジック回路１０と、メモリアレイ１１、Ｘデコーダ１２、データレジスタ１３、Ｙゲート１４、Ｙデコーダ１５、データ出力バッファ１６からなるメモリ回路１７と、読み出し／書き込み／消去電圧生成回路１８などから構成される。

入出力回路５において、マルチプレクサ１には各データ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を通じてデータが入出力され、このマルチプレクサ１で入力または出力が切り替えられる。このマルチプレクサ１を介した入力データはデータ入力バッファ２を通じて、ロジック回路１０の入力データコントローラ７に出力される。制御信号バッファ３には各制御信号入力端子ＣＥ（チップイネーブル），ＲＥ（リードイネーブル），ＷＥ（ライトイネーブル）、ＷＰ（ライトプロテクト），ＣＬＥ（コマンドラッチイネーブル），ＡＬＥ（アドレスラッチイネーブル），ＰＲＥ（パワーオンオートリードイネーブル），ＤＳＥ（ディープスタンバイイネーブル）を通じて各制御信号が入力され、この制御信号バッファ３から制御信号がロジック回路１０の読み出し／書き込み／消去コントローラ９に出力される。また、読み出し／書き込み／消去コントローラ９から直接、制御信号出力端子Ｒ／Ｂ（レディ／ビジー）を通じて制御信号が出力される。なお、これらの各制御信号において、ＣＥ，ＲＥ，ＷＥ、ＷＰ，ＤＳＥ，Ｂは、図において各記号にバーを付している通り反転信号である。

この入出力回路５において、電源回路４には、電源端子Ｖｃｃを通じて外部供給電圧が供給され、この電源回路４で内部動作電圧を生成してロジック回路１０、読み出し／書き込み／消去電圧生成回路１８に供給される。また、入出力回路５には、接地端子Ｖｓｓを通じて接地電圧も供給される。たとえば一例として、電源端子Ｖｃｃを通じて供給される外部供給電圧は、３Ｖ系と１．８Ｖ系との２種類の外部供給電圧レベルであり、いずれの電圧レベルの供給に対しても２．２Ｖの内部動作電圧が生成されて出力される。

ロジック回路１０において、ページアドレスバッファ６には、マルチプレクサ１、読み出し／書き込み／消去コントローラ９から制御信号が入力され、ページアドレスの制御信号がメモリ回路１７のＸデコーダ１２に出力される。入力データコントローラ７には、データ入力バッファ２からのデータと、読み出し／書き込み／消去コントローラ９からの制御信号が入力され、入力データの制御信号がメモリ回路１７のＹゲート１４に出力される。カラムアドレスカウンタ８には、読み出し／書き込み／消去コントローラ９から制御信号が入力され、カラムアドレスがメモリ回路１７のＹデコーダ１５に出力される。読み出し／書き込み／消去コントローラ９には、マルチプレクサ１、制御信号バッファ３から制御信号が入力され、各制御信号がロジック回路１０内の各回路や、制御信号バッファ３、メモリ回路１７内のデータ出力バッファ１６、読み出し／書き込み／消去電圧生成回路１８に出力される。

メモリ回路１７において、メモリアレイ１１には、１メモリセルに多ビットのデータを格納する多値メモリセルが、ワード線とビット線との交点にアレイ状に配置されている。このメモリアレイ１１内の各メモリセルは、Ｘデコーダ１２、Ｙゲート１４、Ｙデコーダ１５により任意に選択され、この選択されたメモリセルに対するデータの読み出し、データの書き込み、データの消去が行われる。これらの読み出し、書き込み、消去のデータはデータレジスタ１３に一時的に格納され、また読み出しデータはデータ出力バッファ１６に一時的に格納されて出力される。

次に、図２により、本実施の形態１の不揮発性メモリにおいて、電源系統の概略構成の一例を説明する。図２は、電源系統の概略構成図を示す。

電源系統は、外部供給電圧が電源端子Ｖｃｃを通じて供給され、この外部供給電圧から電源回路４を通じて内部動作電圧を生成し、この内部動作電圧はロジック回路１０や、読み出し／書き込み／消去電圧生成回路１８に供給される。この読み出し／書き込み／消去電圧生成回路１８において、昇圧回路で内部動作電圧を昇圧し、また降圧回路で内部動作電圧を降圧して、読み出し電圧、書き込み電圧、消去電圧、ベリファイ電圧などの各種動作電圧を生成してメモリ回路１７に供給する。このメモリ回路１７では、生成された各電圧が、読み出し動作、書き込み動作、消去動作などに用いられる。たとえば一例として、内部動作電圧は２．２Ｖ、読み出し電圧は〜５Ｖｍａｘ、書き込み電圧は〜１５Ｖｍａｘ、消去電圧は〜−１８Ｖｍａｘである。なお、昇圧回路には、たとえば後述する実施の形態２において説明するようなチャージポンプ回路（図９、外部供給電圧Ｖｃｃは内部動作電圧となる）が内蔵されている。

次に、図３により、本実施の形態１の不揮発性メモリにおいて、多値メモリセルのしきい値電圧分布の一例を説明する。図３は、多値メモリセルのしきい値電圧分布の説明図であり、（ａ）は比較例の２値メモリセル、（ｂ）は４値メモリセルを示す。

多値（４値）メモリセルは、１メモリセルに多ビット（２ビット）のデータを格納することが可能であり、図３（ａ）に示す２値（しきい値電圧（Ｖｔｈ）分布が“１”と“０”）のメモリセルに対して、図３（ｂ）に示すように、しきい値電圧（Ｖｔｈ）分布の小さい方から、“００”、“０１”、“１０”、“１１”の分布の４値のデータを格納することができる。

書き込み動作においては、たとえば“００”分布は、上裾判定電圧がＶＷＥ１、下裾判定電圧がＶＷＶ１にそれぞれ設定され、同様に、“０１”，“１０”分布は、それぞれ、上裾判定電圧がＶＷＥ２，ＶＷＥ３、下裾判定電圧がＶＷＶ２，ＶＷＶ３にそれぞれ設定され、また“１１”分布は、下裾判定電圧がＶＷＶ４に設定される。また、読み出し動作においては、たとえば“００”分布と“０１”分布の間に読み出し電圧Ｖｒ１、“０１”分布と“１０”分布の間に読み出し電圧Ｖｒ２、“１０”分布と“１１”分布の間に読み出し電圧Ｖｒ３がそれぞれ設定される。

次に、図４により、本実施の形態１の不揮発性メモリにおいて、電源回路の構成の一例を説明する。図４は、電源回路の回路図を示す。

電源回路４は、イニシャル回路２１、電圧検出回路２２、定電圧回路２３、切替回路２４などから構成され、特に、内部にヒステリシスコンパレータを持ち、外部供給電圧の上昇時に、第１電圧レベルの検出で定電圧回路２３などからなる内部降圧回路が動作し、第１電圧レベルより絶対値として小さい内部動作電圧を生成して供給し、その後、第１電圧レベルより絶対値として小さい第２電圧レベルを検出することで外部供給電圧を内部動作電圧として供給するように構成されている。たとえば一例として、第１電圧レベルは２．２Ｖ、第２電圧レベルは２．１Ｖ、内部動作電圧は２．２Ｖに設定される。

イニシャル回路２１は、電源投入時に内部回路を初期化する回路であり、外部供給電圧の電源ラインに接続され、また出力ラインが電圧検出回路２２、定電圧回路２３のＭＯＳトランジスタＴ３，Ｔ１６のゲートに接続され、ゲート制御信号として用いられる。

電圧検出回路２２は、外部供給電圧の電圧レベルを検出する回路であり、ヒステリシス特性により、外部供給電圧のレベルが立ち上がるときに高いレベル、立ち下がるときに低いレベルで検出するようになっている。この電圧検出回路２２は、外部供給電圧の電源ラインと接地ラインとの間に接続された７つのＭＯＳトランジスタＴ１〜Ｔ７からなるヒステリシスコンパレータを構成し、この出力ラインは切替回路２４のインバータＩＶ１に接続される。このヒステリシスコンパレータを構成するＭＯＳトランジスタＴ１〜Ｔ７において、ＭＯＳトランジスタＴ３はイニシャル回路２１からの出力信号によりゲート制御され、またＭＯＳトランジスタＴ５は切替回路２４からの信号によりゲート制御される。

定電圧回路２３は、降圧レベルを決定するための定電圧を発生する回路であり、外部供給電圧の電源ラインと接地ラインとの間に接続された６つのＭＯＳトランジスタＴ１１〜Ｔ１６からなり、これらのＭＯＳトランジスタＴ１１〜Ｔ１６において、ＭＯＳトランジスタＴ１６はイニシャル回路２１からの出力信号によりゲート制御される。

切替回路２４は、外部供給電圧を降圧するか、あるいはそのまま内部動作電圧として出力するかを切り替える回路であり、２段のインバータＩＶ１，ＩＶ２と２つのＭＯＳトランジスタＴ２１，Ｔ２２からなり、前段のインバータＩＶ１には電圧検出回路２２からの出力信号が入力され、後段のインバータＩＶ２から電圧検出回路２２のＭＯＳトランジスタＴ５のゲートに接続される。また、後段のインバータＩＶ２の出力ラインはＭＯＳトランジスタＴ２１のゲートに接続され、ゲート制御信号として用いられる。また、ＭＯＳトランジスタＴ２２のゲートは、定電圧回路２３のＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１２との接続ノードに接続され、ゲート制御される。

次に、図５および図６により、電源回路の動作の一例を説明する。図５は、電源回路内の電圧検出回路の動作の波形図を示す。図６は、電源回路の動作の波形図であり、（ａ）は外部供給電圧を降圧する場合、（ｂ）は外部供給電圧を降圧しない場合を示す。

図５に示すように、外部供給電圧として、電源投入時から時間の経過とともに電圧レベルが上昇し、所定の時間で一定となるような電圧が供給された場合に、電圧検出回路２２の内部ノードＢは外部供給電圧に対して定電圧特性を示すため、検出電圧を超えると電圧検出回路２２の出力Ｃは“Ｌ”→“Ｈ”へと変化する。すなわち、電圧検出回路２２の内部ノードＢの動作波形は、外部供給電圧に比べて上昇角度が小さく、早い時間で一定となる。なお、検出電圧は、内部ノードＢの動作波形と反転電圧（ノードＢ入力インバータ）とが交差する電圧となる。

図６において、外部供給電圧として３．３Ｖが供給され、この電圧を降圧する場合は、図６（ａ）に示すように、外部供給電圧は、電源投入時から時間の経過とともに上昇し、３．３Ｖで一定となるような動作波形となる。この外部供給電圧の供給状態において、イニシャル回路２１の出力Ａは、電源投入時から所定の時間経過した後に“Ｌ”→“Ｈ”へと変化し、以降は外部供給電圧と同じ動作波形となる。そして、これらの外部供給電圧、イニシャル回路２１の出力Ａに基づいて、電圧検出回路２２の出力Ｃは、検出電圧に到達した時点で“Ｌ”→“Ｈ”へと変化し、以降はイニシャル回路２１の出力Ａと同じ動作波形となる。従って、電源回路４から出力される内部動作電圧は、外部供給電圧が検出電圧を超えると、外部供給電圧を降圧して内部動作電圧として出力される。

また、外部供給電圧として１．８Ｖが供給され、この電圧を降圧しない場合は、図６（ｂ）に示すように、外部供給電圧は、電源投入時から時間の経過とともに上昇し、１．８Ｖで一定となるような動作波形となる。この外部供給電圧の供給状態において、イニシャル回路２１の出力Ａは、電源投入時から所定の時間経過した後に“Ｌ”→“Ｈ”へと変化し、以降は外部供給電圧と同じ動作波形となる。そして、これらの外部供給電圧、イニシャル回路２１の出力Ａに基づいて、電圧検出回路２２の出力Ｃは、検出電圧に到達しないので“Ｌ”の状態を維持する。従って、電源回路４から出力される内部動作電圧は、外部供給電圧が検出電圧を越えないので、外部供給電圧がそのまま内部動作電圧として出力される。

次に、図７により、電源回路において、外部供給電圧を切り替える動作の安定性について説明する。図７は、外部供給電圧を切り替える動作の安定性の説明図であり、（ａ）は電圧波形と検出信号との関係、（ｂ）は検出信号のレベルに対応する内部動作電圧の生成を示す。

本実施の形態１においては、電源回路４に、前述したように、たとえば一例としての２．３Ｖと２．１Ｖとの２つの電圧レベルをしきい値として持つヒステリシスコンパレータを持っているので、図７（ａ）に示すように、外部供給電圧の上昇時に、２．３Ｖの第１電圧レベルの検出で検出信号が“Ｈ”になり、定電圧回路２３などからなる内部降圧回路が動作して、２．２Ｖの内部動作電圧を生成して供給する。その後、２．１Ｖの第２電圧レベルを検出することで検出信号が“Ｌ”になり、外部供給電圧をそのまま内部動作電圧として供給する。従って、外部供給電圧（Ｖｃｃ）が２．３Ｖ付近で不安定になっても、検出信号は“Ｈ”のままなので、外部供給電圧を降圧して内部供給しているときに、外部供給電圧が下がっても切替回路２４が動かないので、内部動作電圧が変動しなくなる。

従って、本実施の形態１の不揮発性メモリによれば、２つのしきい値を持つヒステリシスコンパレータを採用することで、外部供給電圧を降圧するか、またはそのまま内部動作電圧として供給するかを切り替える際のしきい値電圧付近での不安定動作が解消されるので、外部供給電圧を切り替えるしきい値電圧付近での動作を安定させることができる。

また、内部動作電圧が変動しなくなるので、この内部動作電圧を昇圧した書き込み／消去時の内部電圧が安定することで、書き込み／消去動作を安定させることができる。

さらに、本実施の形態１のような不揮発性メモリをメモリカードなどに搭載し、パーソナルコンピュータや携帯機器などの外部記憶媒体として用いて、バッテリ動作を考えた場合、ＡＣ電源を基にする場合と比較して外部供給電圧は不安定になりやすいため、本実施の形態による不揮発性メモリはバッテリ動作のデュアルボルテージ製品に適用して特に効果が大きい。

（実施の形態２）
まず、図８により、本発明の実施の形態２の不揮発性メモリにおいて、電源系統の概略構成の一例を説明する。図８は、電源系統の概略構成図を示す。

本実施の形態２の不揮発性メモリにおいて、前記実施の形態１と異なる点は、外部供給電圧から生成された内部動作電圧がロジック回路１０のみに供給され、読み出し／書き込み／消去電圧生成回路１８には外部供給電圧が直接供給される点である。他の構成および各回路の機能などは前記実施の形態１と同様である。

すなわち、本実施の形態２の不揮発性メモリにおける電源系統は、外部供給電圧が電源端子Ｖｃｃを通じて供給され、この外部供給電圧から電源回路４を通じて内部動作電圧を生成し、この内部動作電圧はロジック回路１０に供給される。また、読み出し／書き込み／消去電圧生成回路１８ａには、外部供給電圧が直接供給され、昇圧回路で外部供給電圧を昇圧し、また降圧回路で外部供給電圧を降圧して、読み出し電圧、書き込み電圧、消去電圧、ベリファイ電圧などの各種動作電圧を生成してメモリ回路１７に供給する。このメモリ回路１７では、生成された各電圧が、読み出し動作、書き込み動作、消去動作などに用いられる。

次に、図９により、読み出し／書き込み／消去電圧生成回路内のチャージポンプ回路の構成の一例を説明する。図９は、読み出し／書き込み／消去電圧生成回路内のチャージポンプ回路の回路図を示す。

読み出し／書き込み／消去電圧生成回路１８ａには、外部供給電圧を昇圧するチャージポンプ回路が内蔵されている。このチャージポンプ回路は、複数の容量素子Ｃ１〜Ｃ８と複数のスイッチ回路Ｓ０〜Ｓ８，Ｓ４’からなり、外部供給電圧に対応して動作し、３Ｖが供給された場合には昇圧段数が４段（各容量素子Ｃ１〜Ｃ４と各スイッチ回路Ｓ１〜Ｓ３，Ｓ４’とを対とする４段構成）のポンプとして動作し、１．８Ｖが供給された場合には昇圧段数が８段（各容量素子Ｃ１〜Ｃ８と各スイッチ回路Ｓ１〜Ｓ８とを対とする８段構成）のポンプとして動作するように構成されている。

たとえば、３Ｖ動作時には、制御信号Φａ，／Φａ，／Φａ’を活性化し、制御信号Φｂ，／Φｂを活性化しないように制御することで、４段のスイッチ回路Ｓ１〜Ｓ３，Ｓ４’を動作させて容量素子Ｃ１〜Ｃ４に充電された電圧を出力することにより、昇圧段数が４段のポンプとして動作させる。また、１．８Ｖ動作時には、制御信号Φａ，／Φａ，Φｂ，／Φｂを活性化し、制御信号Φａ’を活性化しないように制御することで、８段のスイッチ回路Ｓ１〜Ｓ８を動作させて容量素子Ｃ１〜Ｃ８に充電された電圧を出力することにより、昇圧段数が８段のポンプとして動作させる。

従って、本実施の形態２の不揮発性メモリによれば、前記実施の形態１と同様の効果を得ることができ、特にロジック回路１０は動作電圧を固定することで安定動作するとともに、読み出し／書き込み／消去電圧生成回路１８ａには外部供給電圧を直接入力することでチャージポンプ回路の効率を上げることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態においては、不揮発性メモリとしてフラッシュメモリを例に説明したが、ＥＥＰＲＯＭなどの不揮発性メモリなどにも適用することが可能である。

本発明の実施の形態１の不揮発性メモリを示す概略構成図である。本発明の実施の形態１の不揮発性メモリにおいて、電源系統を示す概略構成図である。（ａ），（ｂ）は本発明の実施の形態１の不揮発性メモリにおいて、多値メモリセルのしきい値電圧分布を示す説明図である。本発明の実施の形態１の不揮発性メモリにおいて、電源回路を示す回路図である。本発明の実施の形態１の不揮発性メモリにおいて、電源回路内の電圧検出回路の動作を示す波形図である。（ａ），（ｂ）は本発明の実施の形態１の不揮発性メモリにおいて、電源回路の動作を示す波形図である。（ａ），（ｂ）は本発明の実施の形態１の不揮発性メモリにおいて、外部供給電圧を切り替える動作の安定性を示す説明図である。本発明の実施の形態２の不揮発性メモリにおいて、電源系統を示す概略構成図である。本発明の実施の形態２の不揮発性メモリにおいて、読み出し／書き込み／消去電圧生成回路内のチャージポンプ回路を示す回路図である。（ａ），（ｂ）は本発明の前提として検討した比較例の不揮発性メモリにおいて、外部供給電圧を切り替える動作の不安定性を示す説明図である。

符号の説明

１マルチプレクサ
２データ入力バッファ
３制御信号バッファ
４電源回路
５入出力回路
６ページアドレスバッファ
７入力データコントローラ
８カラムアドレスカウンタ
９読み出し／書き込み／消去コントローラ
１０ロジック回路
１１メモリアレイ
１２Ｘデコーダ
１３データレジスタ
１４Ｙゲート
１５Ｙデコーダ
１６データ出力バッファ
１７メモリ回路
１８，１８ａ読み出し／書き込み／消去電圧生成回路
２１イニシャル回路
２２電圧検出回路
２３定電圧回路
２４切替回路

Claims

内部にヒステリシスコンパレータを持ち、外部供給電圧の上昇時に、第１電圧レベルの検出で内部降圧回路が動作し、前記第１電圧レベルより絶対値として小さい内部動作電圧を生成して供給し、その後、前記第１電圧レベルより絶対値として小さい第２電圧レベルを検出することで外部供給電圧を内部動作電圧として供給する電源回路を有することを特徴とする不揮発性メモリ。
請求項１記載の不揮発性メモリにおいて、
前記電源回路から供給された前記内部動作電圧を基準に書き込み／消去／ベリファイ／読み出し電圧を生成する電圧生成回路を有することを特徴とする不揮発性メモリ。
請求項２記載の不揮発性メモリにおいて、
前記電圧生成回路は、複数段のチャージポンプ回路を含み、
第１外部供給電圧レベルと、前記第１外部供給電圧レベルより小さい第２外部供給電圧レベルとに対応して、前記チャージポンプ回路の段数を切り替えることを特徴とする不揮発性メモリ。
請求項３記載の不揮発性メモリにおいて、
前記第１外部供給電圧レベルは３Ｖ系であり、前記第２外部供給電圧レベルは１．８Ｖ系であることを特徴とする不揮発性メモリ。
請求項１記載の不揮発性メモリにおいて、
１メモリセルに多ビットのデータを格納する多値メモリセルからなるメモリアレイを有することを特徴とする不揮発性メモリ。