JP2005127903A - Probing test method of semiconductor chips - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a probing test method of semiconductor chips of which two or more terminals are respectively formed at equal intervals along with two opposing sides, by using one probe card, without requiring two adjoined semiconductor chips to be measured as a set. <P>SOLUTION: An arrangement space P<SB>1</SB>of a first terminal 21 (terminal on the side of one side 11) is made one half of the width W<SB>2</SB>of a second terminal 22 (terminal on the side of the other side 12). An arrangement space K<SB>1</SB>of a probe 31 for the first terminal 21 is made twice the arrangement space P<SB>1</SB>of the first terminal 21. An arrangement space K<SB>2</SB>of a probe 32 for the second terminal 22 is made the same as with the arrangement space P<SB>2</SB>of the second terminal 22. In the probing test at the first time, the probes 31, 32 are made to come into contact with a first terminal 21a of odd number terminals and all the second terminals 22. In the probing test at the second time, a semiconductor chip 1 is moved in the width direction of the first terminal 21 only by the arrangement space P<SB>1</SB>of the first terminal 21, so that the probe 31 is made to touch a first terminal 21b of even numbered terminals. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、半導体チップのプロービングテスト方法（検査対象の端子にプローブを接触させて電気的特性を測定する方法）に関する。   The present invention relates to a semiconductor chip probing test method (a method of measuring electrical characteristics by bringing a probe into contact with a terminal to be inspected).

プロービングテストは、従来より、半導体チップに分割される前の（多数の半導体集積回路が形成された状態の）ウエハや、製品である実装基板の回路について、電気的特性を検査する目的で行われている。このプロービングテストは、検査対象となる回路の端子（ボンディングパットやバンプ）に合わせて多数本のプローブが配置されたプローブカードを用意し、対応する端子にプローブを接触させて電気的特性を測定している。   The probing test is conventionally performed for the purpose of inspecting electrical characteristics of a wafer (in a state where a large number of semiconductor integrated circuits are formed) before being divided into semiconductor chips and a circuit of a mounting board as a product. ing. In this probing test, a probe card is prepared in which a large number of probes are arranged according to the terminals (bonding pads and bumps) of the circuit to be inspected, and the electrical characteristics are measured by bringing the probes into contact with the corresponding terminals. ing.

一方、近年の半導体素子の小型・高集積化に伴って、半導体チップ上に多数の端子（ボンディングパット）を高密度で形成することが要求されている。この要求に応えるために、例えば、端子を細長い長方形とし、その長辺を揃えて並列に、隣り合う端子の間隔を狭くして配置することが行われている。しかしながら、プローブカードに狭いピッチ（配置間隔）で多数のプローブを配置することには限界があり、また、多数のプローブを配置できた場合でも検出制御装置側の信号処理速度が遅くなるため、正確な測定を瞬時に行うことは困難になる。   On the other hand, with the recent miniaturization and high integration of semiconductor elements, it is required to form a large number of terminals (bonding pads) on a semiconductor chip at high density. In order to meet this requirement, for example, terminals are formed into long and narrow rectangles, the long sides thereof are aligned, and the terminals are arranged in parallel with a narrow interval between adjacent terminals. However, there is a limit to disposing a large number of probes on a probe card at a narrow pitch (arrangement interval), and even when a large number of probes can be disposed, the signal processing speed on the detection control device side is slowed down. It is difficult to make a quick measurement.

そのため、従来は、プローブピッチを端子の配置間隔の二倍にしたプローブカードを、奇数番目の端子用と偶数番目の端子用とで別々に用意し、一枚目のプローブカードによる試験終了後に二枚目のプローブカードによる試験を行うこと等で対応している。
また、下記の特許文献１には、半導体チップの対向する二辺に同じ幅の端子をそれぞれ等間隔で形成し、一辺側の端子の配置間隔を他辺側の端子の配置間隔の半分とするとともに、隣り合う二つの半導体チップ用のプローブを備えたプローブカードを用いて、プロービングテストを二回行うことが記載されている。このプローブカードにおいて、前記他辺側の端子用のプローブは両半導体チップ用で同じ配置にしてあるが、前記一辺側の端子用のプローブについては、一方の半導体チップ用の位置に奇数番目の端子用のプローブが、他方の半導体チップ用の位置に偶数番目の端子用のプローブが配置されている。 For this reason, conventionally, probe cards having a probe pitch that is twice the terminal arrangement interval are prepared separately for odd-numbered terminals and even-numbered terminals, and two after the test with the first probe card is completed. This can be done by testing with the first probe card.
Further, in Patent Document 1 below, terminals having the same width are formed at equal intervals on two opposite sides of a semiconductor chip, and the arrangement interval of terminals on one side is half of the arrangement interval of terminals on the other side. In addition, it is described that the probing test is performed twice by using a probe card provided with probes for two adjacent semiconductor chips. In this probe card, the probes for the terminals on the other side are arranged in the same manner for both semiconductor chips, but the odd-numbered terminals are located at one semiconductor chip position for the probes for the terminals on the one side. Probes for even-numbered terminals are arranged at positions for the other semiconductor chip.

そして、このプローブカードを用いて、ウエハ上の隣り合う二つの半導体チップに対して同時にプロービングテストを行った後に、このウエハを１チップ分移動して二回目のプロービングテストを行う。これにより、一回目で前記一辺側の奇数番目の端子のテストが終了した半導体チップが、二回目で前記一辺側の偶数番目の端子のテストが行われる。なお、前記一辺側は出力側であり、通常、出力側の端子数は入力側の端子数より多い。
特開平９−１７２１４３号公報 Then, using this probe card, a probing test is simultaneously performed on two adjacent semiconductor chips on the wafer, and then the wafer is moved by one chip to perform a second probing test. Thus, the test of the odd-numbered terminals on the one side is completed for the second time, and the test of the even-numbered terminals on the one side is performed for the second time. The one side is an output side, and usually the number of terminals on the output side is larger than the number of terminals on the input side.
JP-A-9-172143

しかしながら、前述の二枚のプローブカードを用いる方法では、プローブカードの切り換えに時間および手間がかかるとともに、プローブカードのコストが高い。また、前記特許文献１に記載の方法は、隣り合う二つの半導体チップを一組にしてプロービングテストを行う必要があるため、ウエハから分割された状態の半導体チップに適用することが困難である。   However, in the method using the two probe cards described above, switching of the probe card takes time and labor, and the cost of the probe card is high. In addition, since the method described in Patent Document 1 needs to perform a probing test with a pair of adjacent semiconductor chips, it is difficult to apply the method to a semiconductor chip that is divided from a wafer.

本発明は、このような従来技術の問題点に着目してなされたものであり、対向する二辺に沿ってそれぞれ複数の端子が等間隔で形成されている半導体チップのプロービングテスト方法において、一枚のプローブカードを用い、隣り合う二つの半導体チップを一組として測定することを前提としないで行うことができる方法を提供することを課題とする。   The present invention has been made paying attention to such problems of the prior art, and in a probing test method for a semiconductor chip in which a plurality of terminals are formed at equal intervals along two opposite sides, respectively. It is an object of the present invention to provide a method that can be performed without using two probe chips as a set and measuring two adjacent semiconductor chips.

上記課題を解決するために、本発明は、下記の構成 (1)〜 (6)を備えることを特徴とするプロービングテスト方法を提供する。
(1)半導体チップの対向する二辺に沿ってそれぞれ複数の端子を等間隔で形成し、いずれか一辺側の端子の配置間隔を他辺側の端子の幅より小さくする。例えば、一辺側の端子の配置間隔を他辺側の端子の幅の半分にする。ここで、「端子の幅」とは、「端子の配列方向の寸法」を意味する。 In order to solve the above problems, the present invention provides a probing test method comprising the following configurations (1) to (6).
(1) A plurality of terminals are formed at equal intervals along two opposing sides of the semiconductor chip, and the arrangement interval of the terminals on one side is made smaller than the width of the terminals on the other side. For example, the arrangement interval of the terminals on one side is made half the width of the terminals on the other side. Here, “terminal width” means “dimension in the terminal arrangement direction”.

(2)前記二辺に形成されている端子に対応するプローブを備え、前記一辺側の端子用のプローブの配置間隔は当該端子の配置間隔の二倍であり、前記他辺側の端子用のプローブの配置間隔は当該端子の配置間隔と同じである１枚のプローブカードを用いる。
(3)前記半導体チップの前記各端子に、対応するプローブを接触させて電気的特性を測定するプロービングテストを、二回行う。 (2) It has a probe corresponding to the terminal formed on the two sides, the arrangement interval of the probe for the terminal on the one side is twice the arrangement interval of the terminal, for the terminal on the other side One probe card having the same probe arrangement interval as that of the terminals is used.
(3) A probing test is performed twice in which each terminal of the semiconductor chip is contacted with a corresponding probe to measure electrical characteristics.

(4)一回目のテスト終了後に、前記一辺側の端子の配置間隔分だけ、前記プローブカードを前記半導体チップに対して相対的に、当該端子の幅方向に移動する。ここで、「端子の幅方向」とは、「端子の配列方向」を意味する。
(5)前記一辺側では、一回目で、Ａ（＝ｎ＋２ｍ、ただし、ｎ＝１または２、ｍ＝０〜ｘ、ｘは一辺側の端子数の１／２から１を引いた値）番目に配置されている端子にプローブを接触させ、二回目で、（Ａ＋１）番目に配置されている端子にプローブを接触させる。すなわち、一回目で奇数番目に配置されている端子にプローブを接触させた場合には、二回目で偶数番目に配置されている端子にプローブを接触させる。一回目で偶数番目に配置されている端子にプローブを接触させた場合には、二回目で奇数番目に配置されている端子にプローブを接触させる。 (4) After the first test is completed, the probe card is moved in the width direction of the terminal relative to the semiconductor chip by the arrangement interval of the terminals on the one side. Here, “terminal width direction” means “terminal arrangement direction”.
(5) On the one side, for the first time, A (= n + 2m, where n = 1 or 2, m = 0 to x, x is a value obtained by subtracting 1 from 1/2 of the number of terminals on one side) The probe is brought into contact with the terminal arranged at (2), and the probe is brought into contact with the terminal arranged at the (A + 1) th time in the second time. That is, when the probe is brought into contact with the odd-numbered terminals at the first time, the probe is brought into contact with the even-numbered terminals at the second time. When the probe is brought into contact with the even-numbered terminals at the first time, the probe is brought into contact with the odd-numbered terminals at the second time.

(6)前記他辺側では、二回のプロービングテストで、同じプローブを同じ端子の幅方向で異なる位置に接触させる。
本発明の方法によれば、対向する二辺に沿ってそれぞれ複数の端子が等間隔で形成されている半導体チップのプロービングテストを、一枚のプローブカードを用い、隣り合う二つの半導体チップを一組として測定することを前提としないで行うことができる。 (6) On the other side, the same probe is brought into contact with a different position in the width direction of the same terminal in two probing tests.
According to the method of the present invention, a probing test of a semiconductor chip in which a plurality of terminals are formed at equal intervals along two opposite sides is performed by using one probe card to connect two adjacent semiconductor chips. This can be done without the premise of measuring as a set.

なお、通常、出力側の端子数は入力側の端子数より多いため、本発明の方法において、前記一辺側の端子を出力側端子とし、前記他辺側の端子を入力側端子とすることが好適である。   In general, since the number of terminals on the output side is larger than the number of terminals on the input side, in the method of the present invention, the terminal on one side may be an output side terminal, and the terminal on the other side may be an input side terminal. Is preferred.

以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に相当するプロービングテスト方法を説明するための平面図である。
先ず、図１（ａ）を用いて、この実施形態で用意した半導体チップの端子およびプローブカードのプローブ配置について説明する。 Hereinafter, embodiments of the present invention will be described.
FIG. 1 is a plan view for explaining a probing test method corresponding to an embodiment of the present invention.
First, the arrangement of the semiconductor chip terminals and the probe card of the probe card prepared in this embodiment will be described with reference to FIG.

半導体チップ１には、対向する二辺１１，１２に沿ってそれぞれ、複数の端子２１，２２が等間隔Ｐ1 ，Ｐ2 で形成されている。第１端子（一辺１１側の端子）２１の配置間隔Ｐ1 は、第２端子（他辺１２側の端子）２２の幅Ｗ2 の１／２である。第１端子２１の配置間隔Ｐ1 は、第２端子間隔Ｐ2 の１／４である。第１端子２１の幅Ｗ1 は、第２端子２２の幅Ｗ2 の５／１４（半分以下）である。そして、一個の第２端子２２と対向する位置に、二個の第１端子２１が配置され、隣り合う第２端子２２間と対向する位置にも、二個の第１端子２１が配置されている。また、第１端子２１は出力側端子であり、第２端子２２は入力側端子である。 In the semiconductor chip 1, a plurality of terminals 21 and 22 are formed at equal intervals P 1 and P 2 along two opposite sides 11 and 12, respectively. The arrangement interval P 1 of the first terminals (terminals on one side 11) 21 is ½ of the width W 2 of the second terminals (terminals on the other side 12) 22. The arrangement interval P 1 of the first terminals 21 is ¼ of the second terminal interval P 2 . The width W 1 of the first terminal 21 is 5/14 (half or less) of the width W 2 of the second terminal 22. Then, two first terminals 21 are arranged at a position facing one second terminal 22, and two first terminals 21 are arranged at a position facing between adjacent second terminals 22. Yes. The first terminal 21 is an output side terminal, and the second terminal 22 is an input side terminal.

プローブカード３は、第１端子２１用のプローブ３１と、第２端子２２用のプローブ３２を備えている。第１端子２１用のプローブ３１の配置間隔Ｋ1 は、第１端子２１の配置間隔Ｐ1 の二倍である。第２端子２２用のプローブ３２の配置間隔Ｋ2 は、第２端子２２の配置間隔Ｐ2 と同じである。そして、第２端子２２用のプローブ３２は、第１端子２１用のプローブ３１と対向する位置に、一つ置きに配置されている。 The probe card 3 includes a probe 31 for the first terminal 21 and a probe 32 for the second terminal 22. The arrangement interval K 1 of the probe 31 for the first terminal 21 is twice the arrangement interval P 1 of the first terminal 21. The arrangement interval K 2 of the probe 32 for the second terminal 22 is the same as the arrangement interval P 2 of the second terminal 22. Then, every second probe 32 for the second terminal 22 is arranged at a position facing the probe 31 for the first terminal 21.

次に、図１（ｂ）を用いて、このプローブカードを用いたプロービングテスト方法について説明する。
このプローブカード３のプローブ３１，３２を、半導体チップ１の第１端子２１および第２端子２２に接触させて、プロービングテストを二回行う。
一回目は、図１（ｂ）に実線で示すように、半導体チップ１の奇数番目の第１端子２１ａと、全ての第２端子２２にプローブ３１，３２を接触させる。このとき、プローブ３１は奇数番目の第１端子２１ａの幅方向の中心位置に接触させる。プローブ３２は、第２端子２２に対して、奇数番目の第１端子２１ａと対向する位置（幅方向中心Ｃより図の左側にずれた位置）に接触させる。 Next, a probing test method using this probe card will be described with reference to FIG.
The probes 31 and 32 of the probe card 3 are brought into contact with the first terminal 21 and the second terminal 22 of the semiconductor chip 1 and the probing test is performed twice.
First, as shown by a solid line in FIG. 1B, the probes 31 and 32 are brought into contact with the odd-numbered first terminals 21a and all the second terminals 22 of the semiconductor chip 1. At this time, the probe 31 is brought into contact with the center position in the width direction of the odd-numbered first terminals 21a. The probe 32 is brought into contact with the second terminal 22 at a position facing the odd-numbered first terminal 21a (position shifted to the left in the drawing from the center C in the width direction).

一回目のテスト終了後に、第１端子２１の配置間隔Ｐ1 分だけ、プローブカード３を半導体チップ１に対して相対的に、第１および第２端子２１，２２の幅方向に移動する。これに伴って、図１（ｂ）に二点鎖線で示すように、プローブ３１の接触位置は、偶数番目の第１端子２１ｂの幅方向の中心位置となる。プローブ３２の第２端子２２との接触位置は、偶数番目の第１端子２１ｂと対向する位置（幅方向中心Ｃより図の右側にずれた位置）となる。 After the first test, the probe card 3 is moved relative to the semiconductor chip 1 in the width direction of the first and second terminals 21 and 22 by the arrangement interval P 1 of the first terminals 21. Accordingly, as indicated by a two-dot chain line in FIG. 1B, the contact position of the probe 31 becomes the center position in the width direction of the even-numbered first terminals 21b. The contact position of the probe 32 with the second terminal 22 is a position facing the even-numbered first terminal 21b (position shifted to the right side in the drawing from the center C in the width direction).

したがって、この方法によれば、半導体チップ１のプロービングテストを、一枚のプローブカード３を用い、隣り合う二つの半導体チップを一組として測定することを前提としないで行うことができる。
図２に示す半導体チップ１０は、前記二辺１１，１２と直交する二辺１３，１４にも、前記第１端子２１および第２端子２２と同じ関係で、それぞれ第３端子（一辺側の端子）４１および第４端子（他辺側の端子）４２が形成されている例である。第１端子２１の長さ（幅方向と直交する方向の寸法）Ｌ1 、第２端子の長さＬ2 、第３端子の長さＬ3 、第４端子の長さＬ4 を、第１端子２１の配置間隔Ｐ1 の二倍にしてある。 Therefore, according to this method, the probing test of the semiconductor chip 1 can be performed without using one probe card 3 and measuring two adjacent semiconductor chips as a set.
The semiconductor chip 10 shown in FIG. 2 has a third terminal (one side terminal) on the two sides 13 and 14 orthogonal to the two sides 11 and 12 in the same relationship as the first terminal 21 and the second terminal 22. ) 41 and a fourth terminal (terminal on the other side) 42 are formed. The length (dimension in the direction orthogonal to the width direction) L 1 of the first terminal 21, the length L 2 of the second terminal, the length L 3 of the third terminal, and the length L 4 of the fourth terminal The arrangement interval P 1 of the terminals 21 is doubled.

使用するプローブカードは、前述の第１および第２端子用のプローブ３１，３２に加えて、第３端子４１用のプローブ３３と第４端子４２用のプローブ３４を備えている。このプローブカードにおいて、第３端子４１用のプローブ３３の配置間隔Ｋ3 （＝Ｋ1 ）は、第３端子４１の配置間隔Ｐ3 （＝Ｐ1 ）の二倍である。第４端子４２用のプローブ３４の配置間隔Ｋ4 （＝Ｋ2 ）は、第４端子４２の配置間隔Ｐ4 （＝Ｐ2 ）と同じである。第４端子４２用のプローブ４２は、第３端子４１用のプローブ３４と対向する位置に、一つ置きに配置されている。さらに、一回目のプロービングテストの際に、後述の「各プローブと端子との接触位置」が実現されるように各プローブが配置されている。 The probe card used includes a probe 33 for the third terminal 41 and a probe 34 for the fourth terminal 42 in addition to the probes 31 and 32 for the first and second terminals. In this probe card, the arrangement interval K 3 (= K 1 ) of the probe 33 for the third terminal 41 is twice the arrangement interval P 3 (= P 1 ) of the third terminal 41. The arrangement interval K 4 (= K 2 ) of the probes 34 for the fourth terminal 42 is the same as the arrangement interval P 4 (= P 2 ) of the fourth terminal 42. Every other probe 42 for the fourth terminal 42 is arranged at a position facing the probe 34 for the third terminal 41. Further, in the first probing test, each probe is arranged so that the “contact position between each probe and a terminal” described later is realized.

このプローブカードのプローブ３１〜３４を半導体チップ１０の第１〜第４端子２１，２２，４１，４２に接触させて、プロービングテストを三回行う。
一回目は、図２（ａ）に実線で示すように、半導体チップ１０の奇数番目の第１端子２１ａにプローブ３１を、奇数番目の第３端子４１ａにプローブを、第２端子２２の全てにプローブ３２を、第４端子４２の全てにプローブを接触させる。 The probe 31-34 of this probe card is brought into contact with the first to fourth terminals 21, 22, 41, 42 of the semiconductor chip 10, and the probing test is performed three times.
First, as shown by a solid line in FIG. 2A, the probe 31 is connected to the odd-numbered first terminal 21a of the semiconductor chip 10, the probe is connected to the odd-numbered third terminal 41a, and all the second terminals 22 are connected. The probe 32 is brought into contact with all the fourth terminals 42.

このとき、プローブ３１の奇数番目の第１端子２１ａとの接触位置は、辺１１に沿った方向で第１端子２１ａの幅方向の中心位置とし、辺１１と直交する方向で第１端子２１の長さ方向中央より内側（辺１１から離れる側）とする。プローブ３２の第２端子２２との接触位置は、辺１２に沿った方向で奇数番目の第１端子２１ａと対向する位置（幅方向中心より図の左側にずれた位置）とし、辺１２と直交する方向で第２端子２２の長さ方向中央より外側（辺１２に近づく側）とする。   At this time, the contact position of the probe 31 with the odd-numbered first terminal 21 a is the center position in the width direction of the first terminal 21 a in the direction along the side 11, and the first terminal 21 in the direction orthogonal to the side 11. The inner side from the center in the length direction (the side away from the side 11). The contact position of the probe 32 with the second terminal 22 is a position facing the odd-numbered first terminals 21a in the direction along the side 12 (a position shifted to the left in the drawing from the center in the width direction), and orthogonal to the side 12 In the direction in which the second terminal 22 is located outside the center in the length direction (side closer to the side 12).

プローブ３３の奇数番目の第３端子４１との接触位置は、辺１３に沿った方向で第３端子４１ａの幅方向の中心位置とし、辺１３と直交する方向で第３端子４１の長さ方向中央より内側（辺１３から離れる側）とする。プローブ３４の第４端子４２との接触位置は、辺１４に沿った方向で奇数番目の第３端子４１ａと対向する位置（長さ方向中心より図の左側にずれた位置）とし、辺１４と直交する方向で第４端子４２の長さ方向中央より外側（辺１４に近づく側）とする。   The contact position of the probe 33 with the odd-numbered third terminal 41 is the center position in the width direction of the third terminal 41 a in the direction along the side 13, and the length direction of the third terminal 41 in the direction orthogonal to the side 13. The inner side from the center (the side away from the side 13). The contact position of the probe 34 with the fourth terminal 42 is a position facing the odd-numbered third terminal 41a in the direction along the side 14 (a position shifted to the left in the figure from the center in the length direction). The direction is perpendicular to the center in the length direction of the fourth terminal 42 (the side closer to the side 14).

一回目のテスト終了後に、プローブカードを、この半導体チップ１０に対して相対的に、第１および第２端子２１，２２の幅方向（図２（ａ）の矢印方向）に、第１端子２１の配置間隔Ｐ1 分だけ移動すると、第３および第４端子４１，４２用のプローブ３３，３４は、第３および第４端子４１，４２の長さ方向に沿って同じ分だけ移動する。
これに伴って、図２（ａ）に二点鎖線で示すように、プローブ３１の接触位置は、偶数番目の第１端子２１ｂの幅方向の中心位置となる。プローブ３２の第２端子２２との接触位置は、偶数番目の第１端子２１ｂと対向する位置（幅方向中心より図の右側にずれた位置）となる。プローブ３３の接触位置は、奇数番目の第３端子４１ａの幅方向中心で、一回目より距離Ｐ1 分だけ辺１３側にずれた位置となる。プローブ３４の接触位置は、奇数番目の第３端子４１ａと対向する位置で、一回目より距離Ｐ1 分だけ辺１４から離れる側にずれた位置となる。 After the completion of the first test, the probe card is moved relative to the semiconductor chip 10 in the width direction of the first and second terminals 21 and 22 (arrow direction in FIG. 2A). Is moved by the same arrangement interval P 1 , the probes 33 and 34 for the third and fourth terminals 41 and 42 are moved by the same amount along the length direction of the third and fourth terminals 41 and 42.
Accordingly, as shown by a two-dot chain line in FIG. 2A, the contact position of the probe 31 becomes the center position in the width direction of the even-numbered first terminals 21b. The contact position of the probe 32 with the second terminal 22 is a position facing the even-numbered first terminal 21b (position shifted to the right side in the drawing from the center in the width direction). The contact position of the probe 33 is a position shifted toward the side 13 by the distance P 1 from the first time at the center in the width direction of the odd-numbered third terminal 41a. Contact position of the probe 34 is in position facing the odd third terminal 41a, a position shifted to the side away from the first time than the distance P 1 minute only edges 14.

すなわち、二回目では、図２（ａ）に二点鎖線で（図２（ｂ）に実線で）示すように、半導体チップ１０の偶数番目の第１端子２１ｂと、第２端子２２の全てと、奇数番目の第３端子４１ａと、第４端子４２の全てについてプロービングテストが行われる。
二回目のテスト終了後に、プローブカードを、この半導体チップ１０に対して相対的に、第３および第４端子４１，４２の幅方向（図２（ｂ）の矢印方向）に、第１端子２１の配置間隔Ｐ1 分だけ移動すると、第１および第２端子２１，２２用のプローブ３１，３２は、第１および第２端子２１，２２の長さ方向に沿って同じ分だけ移動する。 That is, in the second time, as shown by a two-dot chain line in FIG. 2A (indicated by a solid line in FIG. 2B), the even-numbered first terminals 21b of the semiconductor chip 10 and all of the second terminals 22 The probing test is performed for all of the odd-numbered third terminals 41 a and the fourth terminals 42.
After the second test, the probe card is moved relative to the semiconductor chip 10 in the width direction of the third and fourth terminals 41 and 42 (in the direction of the arrow in FIG. 2B). When moved by the arrangement interval P 1 minute, probes 31 and 32 for the first and second terminals 21 and 22 are moved by the same amount along the length of the first and second terminals 21 and 22.

これに伴って、図２（ｂ）に二点鎖線で示すように、プローブ３３の接触位置は、偶数番目の第３端子４１ｂの幅方向の中心位置となる。プローブ３４の第４端子４２との接触位置は、偶数番目の第３端子４１ｂと対向する位置（幅方向中心より図の下側にずれた位置）となる。プローブ３１の接触位置は、偶数番目の第１端子２１ｂの幅方向中心で、一回目より距離Ｐ1 分だけ辺１１側にずれた位置となる。プローブ３２の接触位置は、偶数番目の第１端子２１ｂと対向する位置で、一回目より距離Ｐ1 分だけ辺１２から離れる側にずれた位置となる。 Accordingly, as shown by a two-dot chain line in FIG. 2B, the contact position of the probe 33 becomes the center position in the width direction of the even-numbered third terminals 41b. The contact position of the probe 34 with the fourth terminal 42 is a position facing the even-numbered third terminal 41b (position shifted from the center in the width direction to the lower side in the figure). The contact position of the probe 31 is a position shifted toward the side 11 by a distance P 1 from the first time at the center in the width direction of the even-numbered first terminals 21b. Contact position of the probe 32 is in position facing the even-numbered first terminal 21b, a position shifted to the side away from the only sides 12 Distance P 1 minute than first time.

すなわち、三回目では、図２（ｂ）に二点鎖線で示すように、半導体チップ１０の偶数番目の第１端子２１ｂと、第２端子２２の全てと、偶数番目の第３端子４１ｂと、第４端子４２の全てについてプロービングテストが行われる。
したがって、この方法によれば、二組の対向する二辺に、それぞれ複数の端子が等間隔で、いずれか一辺側の端子の配置間隔を他辺側の端子の幅より小さく形成された半導体チップ１０のプロービングテストを、一枚のプローブカードを用い、隣り合う二つの半導体チップを一組として測定することを前提としないで行うことができる。 That is, in the third time, as shown by a two-dot chain line in FIG. 2B, the even-numbered first terminals 21b of the semiconductor chip 10, all of the second terminals 22, and the even-numbered third terminals 41b; A probing test is performed for all of the fourth terminals 42.
Therefore, according to this method, a plurality of terminals are arranged at equal intervals on two opposing two sides, and the arrangement interval of the terminals on either side is smaller than the width of the terminals on the other side. Ten probing tests can be performed using a single probe card and without measuring two adjacent semiconductor chips as a set.

また、半導体チップ１０の第１〜第４端子の長さＬ1 〜Ｌ4 を、第１端子２１の配置間隔Ｐ1 の二倍にするとともに、一回目のプロービングテスト時に前述の「各プローブと端子との接触位置」が実現されるように各プローブが配置されているプローブカードを用いることにより、二回目および三回目のプロービングテストの際に、いずれのプローブ３１〜３４も対応する各端子２１，２２，４１，４２から外れることが防止される。 In addition, the lengths L 1 to L 4 of the first to fourth terminals of the semiconductor chip 10 are set to be twice the arrangement interval P 1 of the first terminals 21, and the above-mentioned “each probe” is used during the first probing test. By using a probe card in which each probe is arranged so that the “contact position with the terminal” is realized, each of the terminals 21 corresponding to any of the probes 31 to 34 is used in the second and third probing tests. , 22, 41, 42 is prevented from coming off.

なお、図２の半導体チップ１０では、第１〜第４端子の長さＬ1 〜Ｌ4 を、プローブカードの半導体チップに対する相対移動距離に相当する「第１端子２１の配置間隔Ｐ1 」の二倍にしているが、二回目および三回目のプロービングテストの際に、全てのプローブが対応する各端子から外れることが防止される長さであれば二倍に限定されない。すなわち、各端子の長さはプローブカードの半導体チップに対する相対移動距離の一倍を超えていればよいため、二倍以上であってもよいし、１．５倍程度であってもよい。 In the semiconductor chip 10 of FIG. 2, the lengths L 1 to L 4 of the first to fourth terminals are set to “the arrangement interval P 1 of the first terminals 21” corresponding to the relative movement distance of the probe card with respect to the semiconductor chip. Although it is doubled, the length is not limited to double as long as all the probes are prevented from being detached from the corresponding terminals in the second and third probing tests. That is, since the length of each terminal only needs to exceed one time the relative movement distance of the probe card with respect to the semiconductor chip, it may be twice or more, or about 1.5 times.

実施形態のプロービングテスト方法を説明するための平面図である。It is a top view for demonstrating the probing test method of embodiment. 四辺（二組の対向する二辺）に端子を有する半導体チップのプロービングテスト方法を説明するための平面図である。It is a top view for demonstrating the probing test method of the semiconductor chip which has a terminal on four sides (two sets of two opposite sides).

符号の説明Explanation of symbols

１…半導体チップ、１０…半導体チップ、２１…第１端子（一辺側の端子）、２２…第２端子（他辺側の端子）、４１…第３端子（一辺側の端子）、４２…第４端子（他辺側の端子）、２１ａ…奇数番目の第１端子、２１ｂ…偶数番目の第１端子、４１ａ…奇数番目の第３端子、４１ｂ…偶数番目の第３端子、１１…一辺、１２…他辺、１３…一辺、１４…他辺、３…プローブカード、３１…第１端子用のプローブ、３２…第２端子用のプローブ、３３…第３端子用のプローブ、３４…第４端子用のプローブ、Ｃ…第２端子の幅方向中心を示す線、Ｋ1 …第１端子用プローブの配置間隔、Ｋ2 …第２端子用プローブの配置間隔、Ｋ3 …第３端子用プローブの配置間隔、Ｋ4 …第４端子用プローブの配置間隔、Ｌ1 …第１端子の長さ、Ｌ2 …第２端子の長さ、Ｌ3 …第３端子の長さ、Ｌ4 …第４端子の長さ、Ｐ1 …第１端子の配置間隔、Ｐ2 …第２端子の配置間隔、Ｐ3 …第３端子の配置間隔、Ｐ4 …第４端子の配置間隔、Ｗ1 …第１端子の幅、Ｗ2 …第２端子の幅、Ｗ3 …第３端子の幅、Ｗ4 …第４端子の幅。
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 10 ... Semiconductor chip, 21 ... 1st terminal (terminal on one side), 22 ... 2nd terminal (terminal on the other side), 41 ... 3rd terminal (terminal on one side), 42 ... 1st 4 terminals (terminals on the other side), 21a ... odd-numbered first terminals, 21b ... even-numbered first terminals, 41a ... odd-numbered third terminals, 41b ... even-numbered third terminals, 11 ... one side, DESCRIPTION OF SYMBOLS 12 ... Other side, 13 ... One side, 14 ... Other side, 3 ... Probe card, 31 ... Probe for 1st terminal, 32 ... Probe for 2nd terminal, 33 ... Probe for 3rd terminal, 34 ... 4th Terminal probe, C: line indicating the center of the second terminal in the width direction, K 1 ... first terminal probe arrangement interval, K 2 ... second terminal probe arrangement interval, K 3 ... third terminal probe arrangement interval, K 4 ... arrangement interval between the fourth terminal probe, L 1 ... length of the first terminal, L 2 ... the The length of the pin, L 3 ... length of the third terminal, L 4 ... length of the fourth terminal, P 1 ... arrangement intervals of the first terminal, P 2 ... arrangement interval of the second terminal, P 3 ... 3 Terminal arrangement interval, P 4, fourth terminal arrangement interval, W 1, first terminal width, W 2, second terminal width, W 3, third terminal width, W 4, fourth terminal width .

Claims (2)

半導体チップの対向する二辺に沿ってそれぞれ複数の端子を等間隔で形成し、いずれか一辺側の端子の配置間隔を他辺側の端子の幅より小さくし、
前記二辺に形成されている端子に対応するプローブを備え、前記一辺側の端子用のプローブの配置間隔は当該端子の配置間隔の二倍であり、前記他辺側の端子用のプローブの配置間隔は当該端子の配置間隔と同じである１枚のプローブカードを用い、前記半導体チップの前記各端子に、対応するプローブを接触させて電気的特性を測定するプロービングテストを二回行い、
一回目のテスト終了後に、前記一辺側の端子の配置間隔分だけ、前記プローブカードを前記半導体チップに対して相対的に、当該端子の幅方向に移動し、
前記一辺側では、一回目で、Ａ（＝ｎ＋２ｍ、ただし、ｎ＝１または２、ｍ＝０〜ｘ、ｘは一辺側の端子数の１／２から１を引いた値）番目に配置されている端子にプローブを接触させ、二回目で、（Ａ＋１）番目に配置されている端子にプローブを接触させ、
前記他辺側では、二回のプロービングテストで、同じプローブを同じ端子の幅方向で異なる位置に接触させることを特徴とするプロービングテスト方法。 A plurality of terminals are formed at equal intervals along two opposite sides of the semiconductor chip, and the arrangement interval of the terminals on one side is made smaller than the width of the terminals on the other side,
Providing probes corresponding to the terminals formed on the two sides, the arrangement interval of the probes for the terminals on the one side is twice the arrangement interval of the terminals, and the arrangement of the probes for the terminals on the other side Using one probe card whose interval is the same as the arrangement interval of the terminals, the probe is brought into contact with each terminal of the semiconductor chip and a probing test for measuring electrical characteristics is performed twice.
After the end of the first test, the probe card is moved relative to the semiconductor chip by the arrangement interval of the terminals on the one side, in the width direction of the terminals,
On the one side, the first time, A (= n + 2m, where n = 1 or 2, m = 0 to x, x is a value obtained by subtracting 1 from 1/2 of the number of terminals on one side) The probe is brought into contact with the terminal that is in contact, and at the second time, the probe is brought into contact with the terminal arranged in the (A + 1) th,
The probing test method characterized in that, on the other side, the same probe is brought into contact with a different position in the width direction of the same terminal in two probing tests. 前記一辺側の端子が出力側端子であり、前記他辺側の端子が入力側端子である請求項１記載のプロービングテスト方法。   The probing test method according to claim 1, wherein the terminal on the one side is an output side terminal, and the terminal on the other side is an input side terminal.
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* Cited by examiner, † Cited by third party
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CN105905600A (en) * 2015-02-25 2016-08-31 精工爱普生株式会社 Electronic component conveying apparatus and electronic component inspecting device

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