JP2005116667A - 半導体記憶装置及びその駆動方法 - Google Patents
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Abstract
【課題】ゲート構造が簡単でかつ一つのメモリセルに４ビットの情報を記憶する不揮発性半導体メモリを提供する。
【解決手段】半導体基板表面に活性領域１０１とそれに直交する活性領域１０２を規定し、交差領域１０３を挟むように活性領域１０１及び活性領域１０２内に拡散領域を形成する。そして交差領域１０３を通るようにゲート構造ＧNを線状に形成する。さらに、拡散領域にはメタル配線Ｍ1，Ｍ2 と接続できるように端子ＤM，ＤIを設ける。
【選択図】図１
【解決手段】半導体基板表面に活性領域１０１とそれに直交する活性領域１０２を規定し、交差領域１０３を挟むように活性領域１０１及び活性領域１０２内に拡散領域を形成する。そして交差領域１０３を通るようにゲート構造ＧNを線状に形成する。さらに、拡散領域にはメタル配線Ｍ1，Ｍ2 と接続できるように端子ＤM，ＤIを設ける。
【選択図】図１
Description
本発明は、半導体記憶装置及びその駆動方法に関し、特に不揮発性メモリのマルチビット化に関する。
半導体メモリの記憶密度の大容量化は、いわゆるスケーリング則に従って、セルサイズを縮小して行くことによって実現してきた。しかし、セルサイズの縮小化はリソグラフィー等の技術的理由、あるいはメモリセルを構成するゲート絶縁膜やソース拡散層及びドレイン拡散層の薄膜化の限界等により近年ますます困難になりつつある。そこで、この問題を解決するひとつの方法として、一つのメモリセルに多数の情報を記憶させるマルチビット化が試みられている。
マルチビットの不揮発性メモリとして期待されているものに、いわゆるＭＯＮＯＳ型不揮発性半導体記憶装置が挙げられる（非特許文献１参照）。このＭＯＮＯＳ型不揮発性半導体記憶装置では、ゲート絶縁膜がいわゆるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有し、シリコン酸化膜を介して注入されるホットエレクトロンの注入箇所を２箇所に分けることにより、１つのメモリセルで２ビットの情報を記憶するマルチビット化を実現している。
また、特許文献１では、ＭＯＮＯＳ型不揮発性半導体記憶装置に対して、ゲート絶縁膜が２層のシリコン窒化膜を有する構成としている。ホットエレクトロンの注入箇所を２箇所に分け、さらにホットエレクトロンが第１層のシリコン窒化膜のみ注入された状態と、第１層及び第２層のシリコン窒化膜まで注入された状態とを区別することで４ビットの情報を記憶するマルチビット化を実現している。
Ｂ．Ｅｉｔａｎ ｅｔ ａｌ．，"Ｃａｎ ＮＲＯＭ，ａ ２‐ｂｉｔ，Ｔｒａｐｐｉｎｇ Ｓｔｏｒａｇｅ ＮＶＭ Ｃｅｌｌ， Ｇｉｖｅ ａ Ｒｅａｌ Ｃｈａｌｌｅｎｇｅ ｔｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｃｅｌｌｓ ？"ＳＳＤＭ（１９９９）
特開２００１−１１０９１８号公報
しかしながら、従来のＭＯＮＯＳ型不揮発性半導体記憶装置においては一つのメモリセルに対して２ビットのみの情報しか記憶できず、また特許文献１に記載の発明においては４ビットの情報が記憶可能ではあるが、複雑な構造のゲート絶縁膜を有し、製造工程の増加とそれに伴う製造コストの増大という問題を有する。
本発明は上記問題点を鑑みてなされたものであり、製造工程の増加を伴わずに一つのメモリセルの４ビット化を実現することを目的とする。
この発明に係る半導体記憶装置においては、基板表面に線状に規定された第１の活性領域と、前記基板表面に前記第１の活性領域と交差領域を持つように線状に規定された第２の活性領域と、前記第１の活性領域に前記交差領域を挟むように形成された第１の拡散領域、及び第２の拡散領域と、前記第２の活性領域に前記交差領域を挟むように形成された第３の拡散領域、及び第４の拡散領域と、前記基板上に、前記交差領域を通って線状に形成されたゲート構造と、前記第１から第４の拡散領域にそれぞれ接続される第１から第４の端子とを備えるものである。
請求項１に記載の発明に係る半導体記憶装置によれば、基板表面に線状に規定された第１の活性領域と、前記基板表面に前記第１の活性領域と交差領域を持つように線状に規定された第２の活性領域と、前記第１の活性領域に前記交差領域を挟むように形成された第１の拡散領域、及び第２の拡散領域と、前記第２の活性領域に前記交差領域を挟むように形成された第３の拡散領域、及び第４の拡散領域と、前記基板上に、前記交差領域を通って線状に形成されたゲート構造と、前記第１から第４の拡散領域にそれぞれ接続される第１から第４の端子とを備えている。従って、ゲート構造を構成するゲート絶縁膜に拡散領域近傍で生じたホットエレクトロンを局在して格納することにより、１つのメモリセルに対して４ビットの情報を記憶することができる。また、複雑な構造を持つゲート絶縁膜からなるゲート構造を必要としないので、製造工程の増加を伴わずに作成することができる。
実施の形態１．
図１は本発明の実施の形態１に係る半導体記憶装置のメモリセルアレイの上面図を表す。図２は１つのメモリセルの上面図を示し、図３は、図２のＡ−Ａ線の断面の概略図であり１つのメモリセルの断面構造を示す。
図１は本発明の実施の形態１に係る半導体記憶装置のメモリセルアレイの上面図を表す。図２は１つのメモリセルの上面図を示し、図３は、図２のＡ−Ａ線の断面の概略図であり１つのメモリセルの断面構造を示す。
図１に示すように、本実施の形態に係る半導体記憶装置の構造は、基板表面、例えばＰ型シリコン基板表面にフィールド酸化膜によって分離された領域である複数の活性領域１０１が、図中横方向に線状に規定されている。また、複数の活性領域１０２が図中縦方向に線状に規定されている。すなわち複数の活性領域１０１及び複数の活性領域１０２が互いに直交し網目状に規定されている。
また、活性領域１０１及び活性領域１０２に対して４５度の方向に、複数のゲート構造ＧNが活性領域１０１と活性領域１０２の交差領域１０３（活性領域１０１と活性領域１０２の重なっている領域）を通って線状に形成されている。また、活性領域１０１及び活性領域１０２にはゲート構造ＧN（以下、単に「ゲート」と称する場合がある）を挟むようにＮ型拡散領域（図３の領域３０６）が形成されている。すなわち、Ｐ型活性領域１０１、１０２のうちゲート構造ＧNに覆われた以外の部分にはＮ型拡散領域が形成されている。
拡散領域にはそれぞれ、上面を覆う層間絶縁膜（図示せず）上に形成されるメタル配線Ｍ1と接続するためのコンタクトＤM、あるいはメタル配線Ｍ2と接続するためのコンタクトＤIが設けられている。複数のメタル配線Ｍ1が図中縦方向に活性領域１０１上に形成されたコンタクトＤMを通るように配置され、複数のメタル配線Ｍ2が図中横方向に活性領域１０２上に形成されたコンタクトＤIを通るように配置されている。
この図において、活性領域１０１と活性領域１０２、及びその交差領域１０３を通って形成されたゲート構造ＧN、そしてそれを挟むように活性領域内に形成された拡散領域と、４つのコンタクトが図中点線の四角で囲むように１つのメモリセルＣIMを構成している。そして４つのコンタクトＤM、ＤM+1、ＤI、ＤI+1は、それぞれメモリセルＣIMの動作に応じてドレインコンタクトとソースコンタクトに対応する。
ここで、上記の構成はこの形に限定されるものでは無い。ゲート構造ＧNは交差領域１０３を通って形成されていれば、活性領域１０１及び活性領域１０２と４５度の角度で交差する必要はない。ただし、ゲート構造ＧNを活性領域１０１に対して例えば４５度より小さな角度で拡散領域１０３と交差するように形成すると、ゲート構造ＧNが他の交差領域も通るように、活性領域１０２の間隔を広げて規定する必要がある。
しかし、上記の構成のように、ゲート構造ＧNが活性領域１０１及び活性領域１０２と４５度の角度に交差するように形成することで、活性領域１０１間の間隔と活性領域１０２間の間隔を等しく規定できるので、メモリセル面積を小さくすることができる。
また、後述するように、ゲート構造ＧNはゲート絶縁膜とその上に形成されたゲート電極から構成されている。ここで、ゲート構造ＧNのうちゲート絶縁膜のみを交差領域１０３上に点在して形成し、ゲート電極を線状に形成しても良い。
しかし、本実施の形態の構成のようにゲート絶縁膜とゲート電極を同じ形状にすることで、ゲート絶縁膜のみを点在させる構成に対して、ゲート絶縁膜及びゲート電極を同時に形成できるので、フォトリソグラフィー工程やエッチング工程等を省略することができる。
図２は図１に示されたメモリセルアレイのうち１つのメモリセルＣIMを抜き出して、寸法例を示した上面図である。この図ではメタル配線Ｍ1及びＭ2の図示を省略している。活性領域１０１及び活性領域１０２の幅Ｗ1を０．１２μｍとする場合、ゲート構造ＧNの幅ＷGATEは、交差領域１０３を覆うように構成すると約０．１７μｍとなる。また、ゲート構造ＧNは活性領域１０１及び活性領域１０２に対してα＝４５度の角度で交差している。このように構成した場合、メモリセルの幅Ｗ2は０．４４μｍ程度となる。
図３は、図２のＡ−Ａ線の断面の概略図である。シリコン基板上にゲート構造ＧNが形成されている。ゲート構造ＧNは、シリコン酸化膜３０１と、シリコン酸化膜３０１上に形成されたシリコン窒化膜３０２と、シリコン窒化膜３０２上に形成されたシリコン酸化膜３０３によって構成されたいわゆるＯＮＯ（Ｏｘｉｄｅ‐Ｎｉｔｒｉｄｅ‐Ｏｘｉｄｅ）膜をゲート絶縁膜３０４として有し、このゲート絶縁膜３０４上にゲート電極３０５としてポリシリコン膜が形成された構造を備えている。すなわち、この実施の形態においては、第１の絶縁膜及び第３の絶縁膜としてシリコン酸化膜が使われている。そして、第２の絶縁膜としてシリコン窒化膜が使われている。シリコン窒化膜は膜中に多数のトラップを有し、電子を離散的に捕獲する性質を持つことが一般的に知られている。
このゲート構造ＧNを挟んで拡散領域３０６が形成されている。すなわち、図２において、活性領域１０１のうちゲート構造ＧNで覆われていない領域に拡散領域３０６が形成されている。図３において、図中左側の拡散領域３０６にはコンタクトＤMが、そして図中右側の拡散領域３０６にはコンタクトＤM+1が形成されているが具体的なコンタクトの構造は省略されている。
以下、本実施の形態に係る半導体記憶装置の駆動方法について説明する。例えば、メモリセルアレイの中で図１に示されたメモリセルＣIM を駆動するときは、Ｎ番目のゲートＧNを選択する。このとき番号ＮはＮ＝Ｉ＋Ｍ−１で与えられる。一般にメモリセルＣPQを選択する場合には、Ｒ（＝Ｐ＋Ｑ−１）番目のゲートＧRを選択するようにする。このようにすると、図１で同じゲートを有する他のメモリセルＣI-1M+1、ＣI+1M-1 を選択する場合においても、ゲートＧN（Ｎ＝Ｉ＋Ｍ−１）を選択するようにできる。そして、ＤM及びＤM+1がそれぞれソースコンタクト及びドレインコンタクトの一方のペアとして選択され、ＤI及びＤI+1が他方のペアとして選択される。
図４はこのようにして選択されたメモリセルＣIMを示す上面図である。この図においても図２と同様にメタル配線Ｍ1及びメタル配線Ｍ2の図示は省略している。またＴ1からＴ4は、後述するメモリセルの書込み動作によりゲートＧNの有するシリコン窒化膜３０２に格納される電子の位置（電子の書込み位置）を表す。図５から図８は、図４のＢ−Ｂ腺に対応する断面の概略図である。これらの図においても図３と同様に、コンタクトＤMとＤM+1の具体的な形状については省略されている。
以下、図５を参照して書込み動作について説明する。図４及び図５に示される電子の書込み位置Ｔ1に電子を格納する場合には、図５においてゲートＧNのゲート電極３０５に書込みゲート電圧として１０Ｖ程度の電圧を印加し、ドレイン端子であるＤMに４Ｖ程度印加し、さらにソース端子であるＤM+1に基準電圧として０Ｖを印加、すなわち接地する。
この場合、ソース端子ＤM+1側の拡散領域（以下単に「ソース」と称する場合がある）から供給された電子は、ゲートＧN下に形成された反転層５０１を通過中にエネルギーを付与され、ドレイン端子ＤM側の拡散領域（以下単に「ドレイン」と称する場合がある）近傍でいわゆるホットエレトロンになる。このホットエレクトロンはゲート電極３０５に印可された正の電圧により、シリコン酸化膜３０１を通過して、電子の書込み位置Ｔ1のシリコン窒化膜３０２に格納（捕獲）されることになる。
また、電子の書込み位置Ｔ2に電子を格納するには、図５とは反対にＤM+1をドレイン端子として４Ｖ程度を印加し、ＤMをソース端子として接地し、ゲート電極３０５に電圧１０Ｖ程度を印加する。
ここで、書込みゲート電圧は１０Ｖである必要は無いが、書込み位置に電子が格納された状態であってもドレイン電流が流れるように、しきい値電圧以上に選ばなければならない。一般に、書込み位置に電子が格納されている場合、ゲートに印加された電圧による電界は、格納された電子によって一部遮蔽されるので、反転層を形成するためには余分に電圧を加える必要がある。
すなわち、電子が格納されていない状態に比べしきい値電圧は高くなる。そしてこのように選ぶと、例えば書込み位置Ｔ1に既に電子が格納されている状態であっても、ドレイン電流が流れ、書込み位置Ｔ2にも電子をさらに格納させることができる。
電子の書込み位置Ｔ3あるいはＴ4に電子を格納する動作は、ＤI+1とＤIをそれぞれソース端子またはドレイン端子として、上記と同じ動作をすればよい。重複するので詳細な説明は省略する。
次に図６を参照して消去動作について説明する。電子の書込み位置Ｔ1に格納された電子を消去するには、ドレイン端子ＤMに消去電圧を７Ｖ程度印加する。さらにゲート電極３０５に消去ゲート電圧を−３Ｖ程度印加する。そしてソース端子ＤM+1はオープンにする。この時、ドレインと活性領域とで構成されるＰＮ接合には逆方向のバイアスが印加されることになり、ドレイン近傍で電子と空孔の対が発生する。この時生じた空孔はゲート電極３０５に印加された消去ゲート電圧により、シリコン酸化膜３０１を通過してシリコン窒化膜３０２に注入され、書込み位置Ｔ1に既に格納されている電子の電荷を中和する。
同様にして、電子の書込み位置Ｔ2に格納された電荷を中和するには、図６とは反対にＤM+1に消去電圧を７Ｖ程度印可し、ＤMをオープンとし、ゲート電極３０５に消去ゲート電圧を−３Ｖ程度印加する。また、ＤM+1とＤMに同時に消去電圧を印加し、ゲート電極３０５に消去ゲート電圧をかけることにより、電子の書込み位置Ｔ1及び電子の書込み位置Ｔ2に格納された電荷を同時に中和することもできる。
電子の書込み位置Ｔ3あるいはＴ4に格納された電荷を中和するには、ＤI+1とＤIをそれぞれソース端子またはドレイン端子として上記と同じ動作をすればよい。重複するので詳細な説明は省略する。なお、上述の場合にソースを必ずしもオープンにする必要はなく、電子と空孔の対が発生しない程度の電圧は印加してもよい。
次に図７及び図８を参照して読出し方法について説明する。電子の書込み位置Ｔ1に電子が存在するか否かの情報を読出すためには、ＤM+1端子をドレイン端子として読出し電圧を１．５Ｖ程度印加する。そしてＤM端子をソース端子として接地し、ゲート電極３０５に読出しゲート電圧を３Ｖ程度印加する。すなわち、電子の書込み位置Ｔ1に電子を書込む動作とドレイン端子及びソース端子の役割を反対に設定する。ここで、読出しゲート電圧は３Ｖに限らない。ただし、電子が格納されていない状態でのしきい値電圧以上で、書込み位置下に反転層が形成されない程度の電圧であることが必要である。
このようにすると、電子の書込み位置Ｔ1に電子が格納されている書込み状態の場合、格納された電子のためにゲート下部の反転層７０１がソース付近には形成されず、ドレイン電流が流れない（図７参照）。電子の書込み位置Ｔ1に電子が格納されていない消去状態では、ドレインからソースまで反転層８０１が形成されてドレイン電流が矢印の方向に流れる（図８参照）。
ここで、書込み位置Ｔ2に電子が既に格納されている場合、書込み位置Ｔ2の下部の領域には反転層が形成されないことになる。しかし、この領域はドレインに印加された電圧により空乏層が形成される領域に重なっており、そしてこの空乏層内には電子をドレインへ運ぶ向きに電界が発生している。従って、ドレイン近傍までたどり着いた電子は、空乏層内の電界によって吸引されドレイン電極へと流れることになる。
すなわち、上記のように各端子に電圧を印加すれば、ドレイン電流が流れるか否かで、電子の書込み位置Ｔ1に電子が格納されている書込み状態か、あるいは格納されていない消去状態かを判断することができる。
以下、同様に電子の書込み位置Ｔ2に電子が格納されているか否かは、図７，８とは反対にＤM+1端子をソース端子として接地し、ＤM端子をドレイン端子として読出し電圧を１．５Ｖ程度印加し、ゲート電極３０５に読出しゲート電圧を印加した時にドレイン電流が流れるか否かで判断する。また電子の書込み位置Ｔ3あるいはＴ4に電子が書込まれているか否かの判断は、ＤI とＤI+1をそれぞれソース端子またはドレイン端子として上記と同じ動作をすればよい。説明は重複するので省略する。
上記の説明では、ＤM+1及びＤMがそれぞれソース端子及びドレイン端子の一方のペアとして選択され、ＤI+1及びＤIが他方のペアとして選択された場合を説明したが、ＤM及びＤIを一方のペアとして選択し、ＤM+1及びＤI+1を他方のペアとして選択しても良い。さらに、ＤM及びＤI+1を一方のペアとして選択し、ＤM+1及びＤIを他方のペアとして選択することもできる。
この実施の形態に係る半導体記憶装置では、２つの活性領域１０１、１０２を交差するように配置し、その交差領域１０３を通るようにゲート構造ＧNが形成されている。そして、ゲート構造ＧNに覆われていない活性領域には拡散領域３０６が形成されている。したがって、拡散領域近傍で生じたホットエレクトロンを利用すれば拡散領域近傍のゲート絶縁膜３０４に電子をそれぞれ局在して格納するようにできる。
すなわち、ゲート構造ＧNは拡散領域と４箇所で接しており、それぞれの拡散領域近傍のゲート絶縁膜３０４に電子を局在して格納するようにできるので、１つのメモリセルで４ビットの情報を記憶することができる。また、本実施の形態では複雑なゲート構造を必要としないので、製造工程の増加を伴わずに作成できる。
ここで、ゲート構造ＧNにおけるゲート絶縁膜３０４及びゲート電極３０５は本実施の形態の構造および材料に限定されるものではない。ゲート絶縁膜３０４は電子を局在的に格納し保持できるものであれば良い。しかし、本実施の形態のようにゲート絶縁膜３０４としてシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなるいわゆるＯＮＯ膜を使用すると、ＯＮＯ膜を構成するシリコン酸化膜及びシリコン窒化膜はいずれも半導体記憶装置用の材料として広く知られ、また物理的特性、化学的特性や成膜技術等についても過去からの蓄積があり確立されているので信頼性を高くかつ製造コストを抑えて作成することができる。
また、ゲート電極３０５においても本実施の形態ではポリシリコン膜を用いたが、導電性の材料であればよくポリシリコン膜に限定されるものではない。例えば、ゲート電極３０５としてより低抵抗な金属を用いてゲート電極３０５を低抵抗化すれば、配線遅延を減少させ高速動作に寄与することができる。
本実施の形態の書込み動作によれば、拡散領域近傍で生じたホットエレクトロンを利用するので、ゲート絶縁膜３０４のうち電子の格納位置を拡散領域近傍に局在させることができる。これにより、ゲート絶縁膜３０４の拡散領域近傍それぞれ４箇所に電子を局在して格納することができる。また消去動作においても消去したい電子近傍でホットホールを発生させ、それをゲート絶縁膜３０４に注入することにより行われるので、格納された電子をそれぞれ独立して消去することができる。
さらに、読出し動作においても、局在してゲート絶縁膜３０４中に存在する電子の有無により、ソースまで反転層が形成され電流が流れるか否かが決まるので、それぞれの情報を独立に読出すことができる。また、４つのコンタクトを２組のペアへ分ける選び方が３通りあるので回路構成の自由度を増すことができる。
１０１，１０２ 活性領域、１０３ 交差領域、ＧN ゲート構造、３０１，３０３ シリコン酸化膜、３０２ シリコン窒化膜、３０４ ゲート絶縁膜、３０５ ゲート電極、３０６ 拡散領域、ＤI，ＤM コンタクト。
Claims (6)
- 基板表面に線状に規定された第１の活性領域と、
前記基板表面に前記第１の活性領域と交差領域を持つように線状に規定された第２の活性領域と、
前記第１の活性領域に前記交差領域を挟むように形成された第１の拡散領域、及び第２の拡散領域と、
前記第２の活性領域に前記交差領域を挟むように形成された第３の拡散領域、及び第４の拡散領域と、
前記基板上に、前記交差領域を通って線状に形成されたゲート構造と、
前記第１から第４の拡散領域にそれぞれ接続される第１から第４の端子と
を備える半導体記憶装置。 - 前記第１の活性領域及び前記第２の活性領域は直角に交差し、前記ゲート構造は前記第１の活性領域及び前記第２の活性領域に対して４５度の角度で交差することを特徴とする請求項１に記載の半導体記憶装置。
- 前記ゲート構造は、第１の絶縁膜と、
前記第１の絶縁膜上に形成され、電子を捕獲できる第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を備える請求項１又は請求項２に記載の半導体記憶装置。 - 前記ゲート電極が金属であることを特徴とする請求項３に記載の半導体記憶装置。
- 請求項３又は請求項４に記載の半導体記憶装置の駆動方法であって、
前記４つの端子を所定の２組のペアに分け、一方のペアの一方の端子に書込み電圧を印加し、他方の端子に基準電圧を印加し、前記ゲート電極に書込みゲート電圧を印加することにより前記第２の絶縁膜に電子を格納する書込み工程と、
前記一方の端子に消去電圧を印加し、あるいは両方の端子に消去電圧を印加し、前記ゲート電極に消去ゲート電圧を印加することにより前記第２の絶縁膜に格納された電子を消去する消去工程と、
前記一方の端子に前記基準電圧を印加し、前記他方の端子に読出し電圧を印加し、前記ゲート電極に読出しゲート電圧を印加することにより、ドレイン電流が流れるか否かで前記第２の絶縁膜に格納された電子が存在するか否かを判断する読出し工程と
を備える半導体記憶装置の駆動方法。 - 請求項５に記載の半導体記憶装置の駆動方法であって、
他方のペアについても前記一方のペアと同様の書込み工程と、
消去工程と、
読出し工程と、
を行うことを特徴とする半導体記憶装置の駆動方法。
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