JP2005101218A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、並列接続されたインダクタとトランジスタを有する半導体装置の製造方法に
関する。
The present invention relates to a method for manufacturing a semiconductor device having an inductor and a transistor connected in parallel.
並列接続した絶縁ゲート型電界効果トランジスタ(以下、FETという)とスパイラル
インダクタを有する共振型スイッチ回路が、例えば、特許文献1に開示されている。この
共振型スイッチ回路の基本構成を図7に示す。図7において、並列接続した第1のインダ
クタ81と第1のFET82を有する第1のスイッチ80a、及び、並列接続した第2の
インダクタ83と第2のFET84を有する第2のスイッチ80bが、直列接続されてい
る。第1及び第2のインダクタ81,83は、それぞれ、第1及び第2のFET82,8
4のOFF容量と並列共振回路を構成している。
A resonant switch circuit including an insulated gate field effect transistor (hereinafter referred to as an FET) and a spiral inductor connected in parallel is disclosed in Patent Document 1, for example. FIG. 7 shows a basic configuration of this resonance type switch circuit. In FIG. 7, a
4 constitutes a parallel resonance circuit with an OFF capacitance.
図7において、信号を入力または出力する信号端子、例えば、図中の中央のアンテナ端
子85は、接続端86に接続され、並列接続された第1のインダクタ81と第1のFET
82を介して、信号端子、例えば、図中の左の受信側の端子87に接続されている。また
、アンテナ端子85は、接続端86に接続され、並列接続された第2のインダクタ83と
第2のFET84を介して、信号端子、例えば、図中の右の送信側の端子88に接続され
ている。受信モードのときには、第1のスイッチ80aがONになり、受信側の端子87
からアンテナ端子85へ信号が流れる。また、送信モードのときには、第2のスイッチ8
0bがONになり、アンテナ端子85から送信側の端子88へ信号が流れる。
In FIG. 7, a signal terminal for inputting or outputting a signal, for example, a
82 is connected to a signal terminal, for example, a
To the
0b is turned ON, and a signal flows from the
このように構成された回路は、Si基板やGaAs基板などの半導体基板からなる半導
体チップに形成され、この半導体チップは、セラミック基板上に搭載される。セラミック
基板は、表面にグランド端子や電源端子などが形成され、かつ内部に配線層及びビアが形
成されている。半導体チップ上に設けられた各端子は、ワイヤを介して、セラミック基板
の表面に設けられた電極端子に接続されて、外部に接続できるように形成されている。あ
るいは、半導体チップは、リードフレームのダイパッド上に搭載される。半導体チップ上
に設けられた各端子は、ワイヤを介して、インナーリードに接続される。半導体チップ及
びインナーリードは、ハウジング内に設置されている。インナーリードをハウジングから
外部に延びるアウターリードにそれぞれ接続することによって、外部に接続できるように
形成されている。半導体チップは、ハウジング内に設置されている。
前述したスイッチ回路を搭載した半導体装置の製造方法の工程中には、DC測定または
AC測定によって、素子の電気特性の確認が行われる。スイッチ回路のFETのしきい値
や耐圧などの電気特性をテストする場合、DC測定を行うと、インダクタとFETが並列
接続されているため、FETのドレイン−ソース間がショートしてしまい、電気特性を調
べることができない。よって、FETの電気特性をテストする場合は、後で述べる理由に
より、スイッチ回路等を形成した半導体チップをリードフレームやセラミック基板に搭載
した後(組立後)に、AC測定によって電気特性を調べる必要がある。この場合、DC測
定は、直流電流(電圧)による測定であり、AC測定は周波数を変化させた交流電流(電
圧)による測定である。したがって、DC測定は、一点データによる測定が可能であるた
め1秒以内で終了するのに対して、AC測定は数点以上のデータを測定する必要があるた
め数秒程度を要する。よって、AC測定は、時間がかかるため、組立後にAC測定によっ
て電気特性を調べると、スループットが低下し、ひいてはコストの上昇を招いている。こ
のため、特に、組立前のウェーハ状態で素子に対してAC測定を実施することは避ける必
要がある。しかし、組立後にAC測定を行うと、前述したスループットの問題に加えて、
組立前に不良を発見することができないため、組立ロスが生じるという問題もある。
During the process of the method for manufacturing the semiconductor device mounted with the switch circuit described above, the electrical characteristics of the element are confirmed by DC measurement or AC measurement. When testing the electrical characteristics such as the threshold voltage and breakdown voltage of the FET of the switch circuit, if the DC measurement is performed, the inductor and FET are connected in parallel, so the drain and source of the FET are short-circuited. I can't find out. Therefore, when testing the electrical characteristics of an FET, it is necessary to examine the electrical characteristics by AC measurement after mounting a semiconductor chip on which a switch circuit or the like is formed on a lead frame or a ceramic substrate (after assembly) for the reason described later. There is. In this case, the DC measurement is a measurement using a direct current (voltage), and the AC measurement is a measurement using an alternating current (voltage) whose frequency is changed. Accordingly, the DC measurement can be completed within one second because it can be measured with one point data, whereas the AC measurement requires several seconds because it is necessary to measure several points of data. Therefore, since AC measurement takes time, if the electrical characteristics are examined by AC measurement after assembly, the throughput is reduced, which leads to an increase in cost. For this reason, in particular, it is necessary to avoid performing AC measurement on the device in the wafer state before assembly. However, when AC measurement is performed after assembly, in addition to the above-mentioned throughput problem,
There is also a problem that an assembly loss occurs because a defect cannot be found before assembly.
本発明は、上記した問題点を解決するためになされたもので、電気特性のテストを含め
た製造工程の短縮が可能で、スループットを向上することができる、並列接続されたイン
ダクタとトランジスタを有する半導体装置の製造方法を提供することを目的とする。
The present invention has been made to solve the above-described problems, and has a parallel-connected inductor and transistor that can shorten the manufacturing process including the test of electrical characteristics and can improve the throughput. An object is to provide a method for manufacturing a semiconductor device.
上記した目的を達成するための本発明の半導体装置の製造方法の一態様は、第1の基板
上に、第1及び第2の電極とゲート電極を有するトランジスタ、前記第1の電極に接続さ
れる第1の端子、前記第2の電極に接続される第2及び第3の端子、前記第1の基板上に
一端が前記第1の電極に接続されるインダクタ、前記インダクタの他端に接続される第4
の端子を形成する素子形成工程と、
前記第1及び第2の電極にそれぞれ接続された前記端子を用いて、DC測定を行い、前記
トランジスタの電気特性をテストするテスト工程と、
前記テスト工程の後に、前記第2及び第4の端子を、接続部材を介して電気的に接続する
接続工程と、
を具備したことを特徴としている。
In one embodiment of a method for manufacturing a semiconductor device of the present invention for achieving the above object, a transistor having first and second electrodes and a gate electrode on a first substrate is connected to the first electrode. A first terminal connected to the second electrode, a third terminal connected to the second electrode, an inductor having one end connected to the first electrode on the first substrate, and a second terminal connected to the other end of the inductor 4th done
An element forming step of forming a terminal of
Using the terminals connected to the first and second electrodes, respectively, performing a DC measurement and testing electrical characteristics of the transistor;
A connecting step of electrically connecting the second and fourth terminals via a connecting member after the test step;
It is characterized by comprising.
以上詳述したように、本発明によれば、電気特性のテストを含めた製造工程の短縮を可
能とし、スループットを向上することができる。
As described above in detail, according to the present invention, it is possible to shorten the manufacturing process including the test of electrical characteristics, and to improve the throughput.
(第1の実施の形態)
図1を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法について、詳
細に説明する。本実施の形態に示す半導体装置は、並列接続した電界効果型電界効果トラ
ンジスタ(以下、「FET」という。)とインダクタを有する共振型スイッチ回路であり
、その製造方法では、ウェーハ状態でのトランジスタなどの素子の電気特性を測定する工
程を含む。
(First embodiment)
With reference to FIG. 1, the manufacturing method of the semiconductor device concerning the 1st Embodiment of this invention is demonstrated in detail. The semiconductor device described in this embodiment is a resonant switch circuit including a field-effect field-effect transistor (hereinafter referred to as “FET”) and an inductor that are connected in parallel. Measuring the electrical characteristics of the device.
まず、図1(a)に示すように、Si基板またはGaAs基板などからなる半導体チッ
プ21上に、スイッチ回路の能動素子である第1及び第2のFET12,14と、第1及
び第2のインダクタ11,13を形成する。第1のインダクタ11の一端及び第1のFE
T12の一端(ここでは、ソース電極12s)には、テスト用接続端子15,16をそれ
ぞれ形成する。テスト用接続端子15,16は、離間して形成されており、離間距離は、
80μm程度である。第1のインダクタ11の他端及び第1のFET12の他端(ここで
は、ドレイン電極12d)は配線によって接続されており、受信側の端子24が形成され
ている。
First, as shown in FIG. 1A, on the
It is about 80 μm. The other end of the
また、第2のインダクタ13の一端及び第2のFET14の一端(ここでは、ドレイン
電極14d)には、テスト用接続端子17,18がそれぞれ形成されている。テスト用接
続端子17,18は、離間して形成されており、離間距離は、80μm程度である。第2
のインダクタ13の他端及び第2のFET14の他端(ここでは、ソース電極14s)は
配線によって接続されており、送信側の端子25が形成されている。テスト用接続端子1
5,16のうちの一方、例えば、テスト用接続端子16と、テスト用接続端子17,18
のうちの一方、例えば、テスト用接続端子18は、接続端22に接続され、アンテナ端子
23が形成されている。第1及び第2のFET12,14のテスト用接続端子は、ソース
電極またはドレイン電極に接続するよう形成されている。第1及び第2のFET12,1
4のゲート電極12g,14gは、半導体チップ21上に設けられた図示しない端子にそ
れぞれ接続されている。この素子形成工程では、トランジスタやインダクタなどの素子と
各端子を、同時に形成してもよいし、所望の順序で形成してもよい。
Further,
The other end of the
5, 16, for example, the
For example, the
The four
次に、図1(b)に示すように、第1のFET12及び第2のFET14の電気特性を
測定する。このとき、第1のFET12の一端に形成されたテスト用接続端子16と、他
端に形成された受信側の端子24にDC測定装置100の端子を接続して、DC測定を行
う。または、第2のFET14の一端に形成されたテスト用接続端子18と、他端に形成
された送信側の端子25を用いて、同様にDC測定を行う。
Next, as shown in FIG. 1B, the electrical characteristics of the
第1のインダクタ11及び第1のFET12と第2のインダクタ13及び第2のFET
14は、それぞれ並列接続されていない。よって、FETのドレイン−ソース間は、電気
的にショートしていないため、FETの電気特性をDC測定によって調べることができる
。
14 are not connected in parallel. Therefore, since the FET drain-source is not electrically short-circuited, the electrical characteristics of the FET can be examined by DC measurement.
第1のFET12のDC測定を行うときには、テスト用接続端子16を用いずに、アン
テナ端子23と受信側の端子24を用いて、DC測定を行ってもよい。あるいは、第1の
FET12のドレイン電極12dに、別のテスト用接続端子を設け、このテスト用接続端
子と、第1のFET12のソース電極12sに設けられたテスト用接続端子16を用いて
、DC測定を行ってもよい。
When performing DC measurement of the
次に、図1(c)に示すように、テスト用接続端子15,16間及びテスト用接続端子
15,16の一部上に、直径100μmのバンプ19を形成し、テスト用接続端子15,
16を、バンプ19を介して接続する。また、テスト用接続端子17,18間及びテスト
用接続端子17,18の一部上に、直径100μmのバンプ19を形成し、テスト用接続
端子17,18を、バンプ19を介して接続する。バンプ19は、それぞれテスト用接続
端子15,16とテスト用接続端子17,18の上から、それぞれの間に至るような形状
になる。このようにして、第1のインダクタ11と第1のFET12は並列接続され、第
2のインダクタ13と第2のFET14も同様に並列接続されている。第1及び第2のイ
ンダクタ11,13は、それぞれ、第1及び第2のFET12,14のOFF容量と並列
共振回路を構成している。これらの第1のスイッチ10a及び第2のスイッチ10bは、
接続端22で接続され、直列接続されている。続いて、半導体チップ21を、ワイヤ28
によって、セラミック基板27に接続する。セラミック基板27の表面には、グランド端
子や電源端子などの電極端子26が形成され、図示しない内部に配線層や配線層同士を接
続するビアが形成されている。 半導体チップ21は、図示しない樹脂などのハウジング
内に設置される
このようにして形成された並列接続したFETとインダクタを有する共振型スイッチ回
路では、図1(c)に示すように、半導体チップ21上に、並列接続した第1のインダク
タ11と第1のFET12を有する第1のスイッチ10a、及び、並列接続した第2のイ
ンダクタ13と第2のFET14を有する第2のスイッチ10bが形成されている。第1
及び第2のインダクタ11,13は、それぞれ、第1及び第2のFET12,14のOF
F容量と並列共振回路を構成している。第1のスイッチ10a及び第2のスイッチ10b
は、接続端22で接続され、直列接続されており、3端子を有するシングルポールデュア
ルスルー(Single Pole DualThrough)スイッチを構成している
。このスイッチ回路は、例えば、デジタルコードレス電話機のアンテナを受信状態または
送信状態に切り換えるために用いられる。
Next, as shown in FIG. 1C, bumps 19 having a diameter of 100 μm are formed between the
16 are connected via bumps 19. A
They are connected at the
To connect to the
And the
An F capacitor and a parallel resonance circuit are configured.
Are connected at the
さらに、図1(c)に示すスイッチ回路では、信号を入力または出力する信号端子、例
えば、図中の中央のアンテナ端子23は、接続端22に接続され、並列接続された第1の
インダクタ11と第1のFET12を介して、信号端子、例えば、図中の左の受信側の端
子24に接続されている。また、アンテナ端子23は、並列接続された第2のインダクタ
13と第2のFET14を介して、信号端子、例えば、図中の右の送信側の端子25に接
続されている。受信モードのときには、第1のスイッチ10aがONになり、受信側の端
子からアンテナ端子へ信号が流れる。また、送信モードのときには、第2のスイッチ10
bがONになり、アンテナ端子から送信側の端子へ信号が流れる。このようにして、アン
テナを受信状態または送信状態に切り換えることができる。
Further, in the switch circuit shown in FIG. 1C, a signal terminal for inputting or outputting a signal, for example, the
b is turned ON, and a signal flows from the antenna terminal to the transmitting terminal. In this way, the antenna can be switched to the reception state or the transmission state.
テスト用接続端子間の距離は、80μmに限定されず、離間して形成されていればよい
。テスト用接続端子間の距離は、例えば、10μm以上80μm以下程度で形成される。
また、バンプ19は、テスト用接続端子間の距離よりもできるだけ大きい径のものを配置
して形成すると、より信頼性が向上するため、好ましい。テスト用接続端子間は、バンプ
を介して接続されているため、電流の流れる断面積を大きく形成することができ、配線層
による接続やワイヤによる接続に比べて、電気抵抗を低減することができる。
The distance between the test connection terminals is not limited to 80 μm, and may be formed so as to be spaced apart. The distance between the test connection terminals is, for example, about 10 μm to 80 μm.
In addition, it is preferable that the
本実施の形態では、ウェーハ状態で、DC測定を行うことによって、電気特性のテスト
しているため、組立後にAC測定によって調べる場合と比べて、短い時間で実施すること
ができるため、電気特性のテストを含めた製造工程の短縮を行うことができ、スループッ
トを向上させ、ひいてはコストを低減することができる。また、組立前に不良を発見する
ことができるため、組立ロスの発生を低減することができる。
In this embodiment, since the electrical characteristics are tested by performing DC measurement in the wafer state, it can be performed in a shorter time as compared with the case of examining by AC measurement after assembly. Manufacturing processes including tests can be shortened, throughput can be improved, and cost can be reduced. In addition, since a defect can be found before assembly, the occurrence of assembly loss can be reduced.
(第1の変形例)
図2に示す第1の変形例では、図1(c)に示した、対応するテスト用接続端子15,
16同士及びテスト用接続端子17,18同士を接続する工程において、テスト用接続端
子15,16同士を接続する際に用いたバンプによる接続に代えて、ワイヤ31を用いて
接続している。テスト用接続端子17,18同士を接続する際も同様に、ワイヤ31を用
いて接続している。このようにして、FET及びインダクタを並列接続して形成する。テ
スト用接続端子間の距離は、任意の距離で形成することができる。
(First modification)
In the first modification shown in FIG. 2, the corresponding
In the step of connecting the
(第2の変形例)
図3に示す第2の変形例では、図1(c)に示した、対応するテスト用接続端子15,
16同士及びテスト用接続端子17,18同士を接続する工程において、テスト用接続端
子15,16同士を接続する際に用いたバンプによる接続に代えて、図3に示すように、
ワイヤ42を用いて接続している。このとき、図1(a)に示す素子及びテスト用接続端
子を形成する工程において、セラミック基板27の表面に、大きめの電極端子41を形成
し、対応するテスト用接続端子同士を接続する工程において、テスト用接続端子15,1
6のそれぞれから、電極端子41にワイヤ42を形成することによって、テスト用接続端
子15,16を接続している。また、テスト用接続端子17,18のそれぞれから、電極
端子41にワイヤ42を形成することによって、テスト用接続端子17,18を接続して
いる。このようにして、並列接続したFET及びインダクタを形成する。テスト用接続端
子間の距離は、任意の距離で形成することができる。
(Second modification)
In the second modification shown in FIG. 3, the corresponding
As shown in FIG. 3, instead of the connection by the bump used when connecting the
The
6, the
(第3の変形例)
図4に示す第3の変形例では、図1(a)に示した素子及びテスト用接続端子を形成す
る工程において、図4(a)に示すように、半導体チップ21をリードフレームのダイパ
ッド51上に形成している。半導体チップ21及びインナーリード52-1〜6は、図示し
ないハウジング内に設置され、インナーリード52-1〜6をハウジングから外部に延びる
アウターリード(図示しない)にそれぞれ接続することによって、外部に接続できるよう
に形成している。また、第3の変形例では、図1(c)に示した、対応するテスト用接続
端子を接続する工程において、バンプによる接続に代えて、図4(b)に示すように、リ
ードフレームのインナーリード52-2に、テスト用接続端子15,17のそれぞれから、
ワイヤ53を形成している。なお、受信側の端子24、送信側の端子25及びアンテナ端
子23は、それぞれワイヤ28を介してリードフレームのインナーリード52-4,6,2に接
続されている。テスト用接続端子16,18は、アンテナ端子23に接続されており、イ
ンナーリード52-2と同電位であるため、テスト用接続端子15,17からワイヤ53を
形成することによって、テスト用接続端子15,16及びテスト用接続端子17,18を
それぞれ接続している。このようにして、並列接続したFET及びインダクタを形成する
。
(Third Modification)
In the third modification shown in FIG. 4, in the step of forming the element and the test connection terminal shown in FIG. 1A, as shown in FIG. 4A, the
A
リードフレームに設けられたリード数(ピン数)に余裕がある場合には、テスト用接続
端子15,16からインナーリードにワイヤ53を形成し、同様に、テスト用接続端子1
7,18から別のインナーリードに、ワイヤ53を形成して、それぞれを接続してもよい
。また、テスト用接続端子15〜18のそれぞれからダイパッド51にワイヤ53を形成
することによって、接続することもできる。テスト用接続端子間の距離は、任意の距離で
形成することができる。
When there is a margin in the number of leads (number of pins) provided on the lead frame, a
Alternatively, the
(第2の実施の形態)
図5を参照して、本発明の第2の実施の形態に係る半導体装置の製造方法について、詳
細に説明する。図5において、図1と同一部分は、同一符号で示す。本実施の形態に示す
半導体装置は、並列接続したFETとインダクタを有する共振型スイッチ回路であり、そ
の製造方法では、ウェーハ状態でのトランジスタなどの素子の電気特性を測定する工程を
含む。
(Second Embodiment)
With reference to FIG. 5, a method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described in detail. In FIG. 5, the same parts as those in FIG. 1 are denoted by the same reference numerals. The semiconductor device described in this embodiment is a resonant switch circuit including an FET and an inductor connected in parallel, and the manufacturing method thereof includes a step of measuring electrical characteristics of an element such as a transistor in a wafer state.
まず、図5(a)に示すように、Si基板またはGaAs基板などからなる半導体チッ
プ21上に、スイッチ回路の能動素子である第1及び第2のFET12,14と、第1及
び第2のインダクタ11,13を形成する。第1のインダクタ11及び第1のFET12
の一端には、テスト用接続端子15,16をそれぞれ形成する。テスト用接続端子15,
16は、離間して形成されている。第1のインダクタ11及び第1のFET12の他端は
接続されており、受信側の端子24が形成されている。
First, as shown in FIG. 5A, on the
At one end,
16 is formed apart. The other ends of the
また、第2のインダクタ13及び第2のFET14の一端には、テスト用接続端子17
,18がそれぞれ形成されている。テスト用接続端子17,18は、離間して形成されて
いる。第2のインダクタ13及び第2のFET14の他端は接続されており、送信側の端
子25が形成されている。第1及び第2のFET12,14のゲート電極12g,14g
は、半導体チップ21上に設けられた図示しない端子にそれぞれ接続されている。
Further, one end of the
, 18 are formed. The
Are respectively connected to terminals (not shown) provided on the
テスト用接続端子15,16のうちの一方、例えば、テスト用接続端子16と、テスト
用接続端子17,18のうちの一方、例えば、テスト用接続端子18は、接続端22に接
続され、アンテナ端子23が形成されている。また、セラミック基板27上に、接続用配
線パターン61,62を形成する。接続用配線パターン61,62は、半導体チップ21
上にセラミック基板27を対向させて配置することによってフリップチップ実装する際に
、テスト用接続端子15,16またはテスト用接続端子17,18とそれぞれ対応する位
置に形成する。
One of the
When flip-chip mounting is performed by disposing the
次に、図5(b)に示すように、第1のFET12及び第2のFET14の電気特性を
測定する。このとき、第1のFET12の一端に形成されたテスト用接続端子16と、他
端に形成された受信側の端子24を用いて、DC測定を行う。または、第2のFET14
の一端に形成されたテスト用接続端子17と、他端に形成された送信側の端子25を用い
て、DC測定を行う。
Next, as shown in FIG. 5B, the electrical characteristics of the
DC measurement is performed using the
第1のインダクタ11及び第1のFET12と第2のインダクタ13及び第2のFET
14は、それぞれ並列接続されていない。よって、FETのドレイン−ソース間は、電気
的にショートしていないため、FETの電気特性をDC測定によって調べることができる
。
14 are not connected in parallel. Therefore, since the FET drain-source is not electrically short-circuited, the electrical characteristics of the FET can be examined by DC measurement.
第1のFET12のDC測定を行うときには、テスト用接続端子16を用いずに、アン
テナ端子23と受信側の端子24を用いて、DC測定を行ってもよい。あるいは、第1の
FET12のドレイン電極に、別のテスト用接続端子を設け、このテスト用接続端子と、
第1のFET12のソース電極に設けられたテスト用接続端子16を用いて、DC測定を
行ってもよい。
When performing DC measurement of the
DC measurement may be performed using the
次に、半導体チップ21上にセラミック基板27を対向させて配置し、図5(c)の矢
印で示すように、テスト用接続端子15,16のそれぞれと接続用配線パターン62を、
図示しないバンプを介して接続する。また、テスト用接続端子17,18のそれぞれと接
続用配線パターン61を、図示しないバンプを介して接続する。第1のインダクタ11と
第1のFET12は並列接続され、第2のインダクタ13と第2のFET14も同様に並
列接続される。第1及び第2のインダクタ11,13は、それぞれ、第1及び第2のFE
T12,14のOFF容量と並列共振回路を構成する。これらの第1のスイッチ10a及
び第2のスイッチ10bは、接続端22で接続され、直列接続される。このようにして、
並列接続したFET12,14及びインダクタ11,13を形成する。半導体チップをセ
ラミック基板にフリップチップ実装する場合、バンプを介して接続する例を記載したが、
これに限定されず、導電性ペーストからなる接続部材を用いて接続してもよい。テスト用
接続端子間の距離は、任意の距離で形成することができる。
Next, the
Connection is made via a bump (not shown). Further, each of the
A parallel resonance circuit is formed with the OFF capacitors of T12 and T14. The
The
It is not limited to this, You may connect using the connection member which consists of electrically conductive paste. The distance between the connection terminals for testing can be formed at an arbitrary distance.
続いて、図5(c)に示す半導体装置の製造方法によって製造された半導体装置を実装
した場合の、A−Aにおける断面図を図6に示す。第1の実施の形態では、同一平面上で
のバンプによる接続を行っているのに対し、本実施の形態では、図6に示すように、バン
プ63を用いたフリップチップ実装を行うことによって、テスト用接続端子15,16と
テスト用接続端子17,18を、それぞれ接続端子用配線パターン62,61を介して、
接続している。セラミック基板27の表面には、グランド端子や電源端子などの図示しな
い電極端子が形成され、内部に配線層や配線層同士を接続するビアが形成されている。図
6では、半導体チップ21は、樹脂などのハウジング64内に設置されている。また、バ
ンプ63以外にも半導体チップ及びセラミック基板を接続するバンプが形成されているが
、ここでは図示を省略する。
Next, FIG. 6 shows a cross-sectional view taken along line AA when the semiconductor device manufactured by the method for manufacturing a semiconductor device shown in FIG. In the first embodiment, the connection by the bumps on the same plane is performed. In the present embodiment, as shown in FIG. 6, by performing the flip chip mounting using the
Connected. On the surface of the
以上、第1及び第2の実施の形態では、第1及び第2のスイッチ10a,10bのテス
ト用接続端子15〜18を接続端22側に設けた例を記載したが、テスト用接続端子15
〜18を接続端22に対して反対側(受信側の端子24側、または、送信側の端子25側
)に設けてもかまわない。第1及び第2のスイッチ10a,10bのどちらか一方のテス
ト用接続端子(すなわち、テスト用接続端子15,16またはテスト用接続端子17,1
8)を接続端22に対して反対側に設けてもよい。このように、テスト用接続端子の位置
については、特に限定されない。
As described above, in the first and second embodiments, the example in which the
˜18 may be provided on the side opposite to the connection end 22 (the terminal 24 on the receiving side or the terminal 25 on the transmitting side). One of the test connection terminals of the first and
8) may be provided on the side opposite to the
また、第1及び第2のスイッチ10a,10bが形成された3端子のシングルポールデ
ュアルスルーを例に説明したが、一つのFET及びインダクタを有するスイッチに適用し
てもかまわないし、2以上の複数のFET及びインダクタを有するスイッチに適用しても
かまわない。
Further, although the description has been given by taking as an example a three-terminal single pole dual through in which the first and
また、一枚の半導体チップを形成した場合を例に説明したが、スイッチ回路のインダク
タ及びFETなどの素子数によっては、複数の半導体チップを相互に接続したスイッチ回
路にも同様に適用することができる。インダクタは、スパイラル型インダクタなど、特に
限定されない。また、半導体チップを搭載する基板として、セラミック基板を用いた例を
記載したがこれに限定されず、誘電体基板、絶縁基板であってもかまわない。
In addition, the case where a single semiconductor chip is formed has been described as an example, but depending on the number of elements such as inductors and FETs of the switch circuit, it can be similarly applied to a switch circuit in which a plurality of semiconductor chips are connected to each other. it can. The inductor is not particularly limited, such as a spiral inductor. Moreover, although the example which used the ceramic substrate was described as a board | substrate which mounts a semiconductor chip, it is not limited to this, A dielectric substrate and an insulating substrate may be sufficient.
10a 第1のスイッチ
10b 第2のスイッチ
11 第1のインダクタ
12 第1のFET
12s,14s ソース電極
12d,14d ドレイン電極
12g,14g ゲート電極
13 第2のインダクタ
14 第2のFET
15,16,17,18 テスト用接続端子
19,63 バンプ
21 半導体チップ
22 接続端
23 アンテナ端子
24 受信側の端子
25 送信側の端子
26,41 電極端子
27 セラミック基板
28,31,42,53 ワイヤ
51 ダイパッド
52-1〜6 インナーリード
61,62 接続端子用配線パターン
64 ハウジング
100 DC測定装置
12s,
15, 16, 17, 18
Claims (9)
電極に接続される第1の端子、前記第2の電極に接続される第2及び第3の端子、前記第
1の基板上に一端が前記第1の電極に接続されるインダクタ、及び前記インダクタの他端
に接続される第4の端子を形成する素子形成工程と、
前記第1及び第2の電極にそれぞれ接続された前記端子を用いて、DC測定を行い、前記
トランジスタの電気特性をテストするテスト工程と、
前記テスト工程の後に、前記第2及び第4の端子を、接続部材を介して電気的に接続する
接続工程と、
を具備したことを特徴とする半導体装置の製造方法。 A transistor having first and second electrodes and a gate electrode on a first substrate, a first terminal connected to the first electrode, and second and third terminals connected to the second electrode An element forming step of forming a terminal, an inductor having one end connected to the first electrode on the first substrate, and a fourth terminal connected to the other end of the inductor;
Using the terminals connected to the first and second electrodes, respectively, performing a DC measurement and testing electrical characteristics of the transistor;
A connecting step of electrically connecting the second and fourth terminals via a connecting member after the test step;
A method for manufacturing a semiconductor device, comprising:
半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the first and third terminals are formed as signal terminals.
バンプを形成することによって、前記第2及び第4の端子を電気的に接続することを特徴
とする請求項1または請求項2に記載の半導体装置の製造方法。 The connecting step includes electrically connecting the second and fourth terminals by forming bumps extending from above the second and fourth terminals to between the second and fourth terminals. The method for manufacturing a semiconductor device according to claim 1, wherein:
続することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein the step of configuring the connection circuit electrically connects the second and fourth terminals via a wire.
載する工程をさらに有し、
前記接続工程では、前記第2及び第4の端子と前記電極端子とがそれぞれ接続するようワ
イヤを形成することによって、前記第2及び第4の端子を電気的に接続することを特徴と
する請求項1または請求項2に記載の半導体装置の製造方法。 Providing a second substrate having electrode terminals on the surface, and further mounting the first substrate on the second substrate;
In the connecting step, the second and fourth terminals are electrically connected by forming wires so that the second and fourth terminals and the electrode terminals are connected to each other. A method for manufacturing a semiconductor device according to claim 1 or 2.
前記接続工程において、前記配線パターンが、前記第1の基板から離れて対向するように
前記第2の基板を配置し、前記第2及び第4の端子と前記配線パターンをそれぞれ接続す
るようにバンプを形成することによって、前記第2及び第4の端子を電気的に接続するこ
とを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 A step of forming a wiring pattern on the surface of the second substrate;
In the connecting step, the second substrate is disposed so that the wiring pattern faces away from the first substrate, and bumps are formed so as to connect the second and fourth terminals to the wiring pattern, respectively. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the second and fourth terminals are electrically connected by forming.
形成し、前記リードフレームのダイパッド上に前記第1の基板を搭載する工程をさらに有
し、
前記接続工程において、前記第3及び第4の端子から、それぞれ前記ダイパッドまたは同
じリードにワイヤを接続することによって、前記第2の端子と第4の端子を接続すること
を特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 The method further includes a step of forming a lead frame having a die pad and a lead and having electrode terminals provided on the surface, and mounting the first substrate on the die pad of the lead frame,
2. The connecting step, wherein the second terminal and the fourth terminal are connected by connecting wires from the third and fourth terminals to the die pad or the same lead, respectively. A method for manufacturing a semiconductor device according to claim 2.
形成し、前記リードフレームのダイパッド上に前記第1の基板を搭載する工程をさらに有
し、
前記接続工程において、前記第2及び第4の端子から、それぞれ前記ダイパッドまたは同
じリードにワイヤを接続することによって、前記第2の端子と第4の端子を接続すること
を特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 The method further includes a step of forming a lead frame having a die pad and a lead and having electrode terminals provided on the surface, and mounting the first substrate on the die pad of the lead frame,
2. The connecting step, wherein the second terminal and the fourth terminal are connected by connecting wires from the second and fourth terminals to the die pad or the same lead, respectively. A method for manufacturing a semiconductor device according to claim 2.
第1の基板上に、前記第2の電極に接続される接続端を介して前記第2の電極に接続され
た第3の電極、第4の電極及びゲート電極を有する第2のトランジスタ、前記接続端に接
続される第1の信号端子、前記第2及び第3の電極に接続される第1及び第2の接続端子
、前記第1の電極に接続される第2の信号端子、前記第4の電極に接続される第3の信号
端子、前記第1の基板上に一端が前記第1及び第4の電極にそれぞれ接続される第1及び
第2のインダクタ、及び前記第1及び第2のインダクタの他端にそれぞれ接続される第3
及び第4の接続端子を形成する素子形成工程と、
前記第1の電極及び第2の電極にそれぞれ接続された前記端子を用いて、DC測定を行い
、前記第1のトランジスタの電気特性をテストする第1のテスト工程と、
前記第3の電極及び第4の電極にそれぞれ接続された前記端子を用いて、DC測定を行い
、前記第2のトランジスタの電気特性をテストする第2のテスト工程と、
前記テスト工程の後に、前記第1及び第3の接続端子と、前第2及び第4の接続端子を、
それぞれ接続部材を介して、それぞれ電気的に接続する接続工程と、
を具備したことを特徴とする半導体装置の製造方法。 A first transistor having first and second electrodes and a gate electrode on a first substrate, and the second transistor on a first substrate via a connection end connected to the second electrode. A third transistor connected to the electrode, a second transistor having a fourth electrode and a gate electrode, a first signal terminal connected to the connection end, and a second transistor connected to the second and third electrodes. 1 and 2nd connection terminal, 2nd signal terminal connected to the 1st electrode, 3rd signal terminal connected to the 4th electrode, one end on the 1st substrate is the 1st And a first inductor connected to the fourth electrode and a third inductor connected to the other end of the second inductor, respectively.
And an element forming step of forming a fourth connection terminal;
A first test step of performing DC measurement using the terminals connected to the first electrode and the second electrode, respectively, and testing electrical characteristics of the first transistor;
Using the terminals connected to the third electrode and the fourth electrode, respectively, performing a DC measurement and testing the electrical characteristics of the second transistor;
After the test step, the first and third connection terminals and the front second and fourth connection terminals,
A connecting step of electrically connecting each via a connecting member;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003332112A JP2005101218A (en) | 2003-09-24 | 2003-09-24 | Method of manufacturing semiconductor device |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049849A (en) * | 2007-08-22 | 2009-03-05 | Nec Electronics Corp | Switch circuit and phase shifter |
JP2015207736A (en) * | 2014-04-23 | 2015-11-19 | 富士電機株式会社 | Method of manufacturing semiconductor device, method of estimating semiconductor device and semiconductor device |
JP2018164112A (en) * | 2018-07-17 | 2018-10-18 | 富士電機株式会社 | Semiconductor device manufacturing method and semiconductor device evaluating method |
-
2003
- 2003-09-24 JP JP2003332112A patent/JP2005101218A/en active Pending
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