JP2005101106A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 材料費を低減するとともに、生産性を向上することができるようにする。
【解決手段】 本発明の半導体装置１は、上下に積層された複数の半導体素子３，４を含み、相対的に下側にある半導体素子である下側半導体素子３に形成されたボンディングパッド３ａが、相対的に上側にある半導体素子である上側半導体素子４の下に隠れるように構成されている。そして、上側半導体素子４は、その下面に、下側半導体素子３のボンディングパッド３ａにワイヤ５を接続するための空間Ｓを形成する凹所８が設けられている。具体的には、下側半導体素子３及び上側半導体素子４は、平面視のサイズが略同一に形成されており、下側半導体素子３は、その上面の縁部にボンディングパッド３ａが配設されており、上側半導体素子４は、その下面におけるボンディングパッド３ａへ対峙する縁部に凹所８が設けられている。
【選択図】 図１

Description

本発明は、積層された複数の半導体素子を含む半導体装置及びその製造方法に関するものである。
近年各種電子機器の小型化が進み、これらに用いられる半導体装置についても小型化が要求されている。そこで１つの半導体装置内に複数の半導体素子を積層して、小型化、高容量化を図った半導体装置が製造されている。
従来のこの種の半導体装置として、まず、特許文献１記載のものを例示する。この半導体装置８０は、図７に示すように、基板８１上に２つの半導体素子８２，８３が積層されている。そして、基板８１に直接接合される半導体素子である下側半導体素子８２よりも、その上側に積層される半導体素子である上側半導体素子８３のサイズが小さくなるように形成されている。これにより、下側半導体素子８２上に形成されたボンディングパッド８２ａにワイヤ８４を接続するための空間Ｓを確保するようにしている。しかしながら、本構造では、上側半導体素子８３のサイズを、下側半導体素子８２よりも小さくしなければならないという制約があるという問題がある。
そこで、例えば、特許文献２記載の半導体装置９０では、図８に示すように積層される上下の半導体素子９２，９２，…間に、スペーサー９１を介在させる構成を採用している。このスペーサー９１の厚みにより、相対的に下側の半導体素子９２上のボンディングパッド９２ａにワイヤ９４を接続するための空間Ｓを確保することで、上記制約を解消するようにしている。
特開平１１−３０７５７１号公報（段落［０００３］、図１４） 特開２００２−２６１２３３号公報
ところが、特許文献２記載の半導体素子９０を製造するには、各半導体素子９２間にスペーサー９１をボンディングする必要があり、スペーサー９１や接着材等の材料費が掛かるとともに工数が増えて生産性が低下するという問題がある。しかも、通常、半導体装置の生産ラインには、ボンディング回数に応じた数のボンディング装置が設けられるため、ボンディング回数に比例して生産設備コストも増大するという問題がある。特に、積層される半導体素子数が増加するほど、スペーサー９１の数も増え、この問題は大きくなる。
上記課題を解決するために、本発明の半導体装置は、
上下に積層された複数の半導体素子を含み、相対的に下側にある半導体素子である下側半導体素子に形成されたボンディングパッドが、相対的に上側にある半導体素子である上側半導体素子の下に隠れるように構成された半導体装置であって、
前記上側半導体素子は、その下面に、前記下側半導体素子の前記ボンディングパッドにワイヤを接続するための空間を形成する凹所が設けられている。
前記半導体装置としては、
前記下側半導体素子及び前記上側半導体素子は、平面視のサイズが略同一に形成されており、
前記下側半導体素子は、その上面の縁部に前記ボンディングパッドが配設されており、
前記上側半導体素子は、その下面における前記ボンディングパッドへ対峙する縁部に前記凹所が設けられている
態様を例示する。
これらの構成によれば、前記上側半導体素子は、その下面における前記ボンディングパッドへ対峙する縁部に前記凹所が設けられているので、従来とは異なり、前記上側半導体素子と前記下側半導体素子の間にスペーサーを介在させなくてもよく、材料費を低減するとともに生産性を向上することができる。
また、本発明の半導体装置の製造方法は、
上下に積層された複数の半導体素子を含み、相対的に下側にある半導体素子である下側半導体素子に形成されたボンディングパッドが、相対的に上側にある半導体素子である上側半導体素子の下に隠れるように構成された半導体装置の製造方法であって、
前記下側半導体素子の前記ボンディングパッド上にワイヤを接続するための空間を形成する凹所を、前記上側半導体素子の下面に設ける段階と、
前記ボンディングパッドに前記ワイヤが接続された前記下側半導体素子の上に前記上側半導体素子を積層する段階と
を含んでいる。
この製造方法によっても、前記本発明に係る半導体装置と同様の効果を得ることができる。
本発明に係る半導体装置及びその製造方法によれば、材料費を低減するとともに生産性を向上することができるという優れた効果を奏する。
図１〜３は本発明を具体化した第一実施形態の半導体装置１及びその製造方法を示している。この半導体装置１は、基板２と、該基板２上に上下に積層された２つの半導体素子３，４と、半導体素子３，４のボンディングパッド３ａ，４ａ及び基板２の電極２ａを電気的に接続する金ワイヤ等のワイヤ５と、半導体素子３，４及びワイヤ５を基板２上に封止する樹脂パッケージ６とを備えている。以下、相対的に下側にある半導体素子３を「下側半導体素子３」といい、相対的に上側にある半導体素子４を「上側半導体素子４」という。
下側半導体素子３と上側半導体素子４は、平面視で矩形状に形成されるとともに、その矩形サイズが略同一に形成されている。下側半導体素子３と上側半導体素子４の上面における周縁部には、それぞれボンディングパッド３ａ，４ａが列設されている。このため、平面視で、下側半導体素子３に設けられたボンディングパッド３ａが、上側半導体素子４の下に隠れるように構成されている。そこで、図３（ｂ）に示すように、上側半導体素子の下面における周縁部には、凹所８が設けられている。この凹所８は、下側半導体素子３のボンディングパッド３ａにワイヤ５を接続するための空間Ｓを形成するためのものである。凹所８の形状としては、特に限定されないが、本例では断面略矩形状に形成されている。また、凹所８の位置やサイズは、下側半導体素子３のボンディングパッド３ａのサイズや位置に応じて設定することが好ましい。
次に、本半導体装置１の製造方法について説明する。なお、本製造方法のうち、下側半導体素子３に関する部分については、従来の半導体装置１の製造方法と同様であるため、説明を省く。
（１）図２（ａ）に示すように、半導体ウエハ１０の裏面（回路形成面１０ａの反対側の面）をバックグラインディングすることにより、所定の厚さに形成する。この厚さとしては、特に限定されないが、３００〜４００μｍ程度にすることを例示する（本例では３５０μｍ）。
（２）次いで、赤外線アライメントユニット等（図示略）により、半導体ウエハ１０に形成された回路形成面１０ａにおける切断領域を検出し、図２（ｂ）に示すように、先端が断面矩形に形成された第一のダイヤモンドブレード１１により、半導体ウエハ１０の裏面に網目状に溝入れする。このとき、特に限定されないが、切断幅Ｗ１としては、約５００〜７００μｍ（本例では５００μｍ）、切断深さＤ１としては１００〜２００μｍ（本例では１５０μｍ）とすることを例示する。そして、図２（ｃ）に示すように、回路形成面１０ａ側から、第一のダイヤモンドブレード１１よりも細い切断幅Ｗ２、例えば２０〜４０μｍ程度（本例では４０μｍ）に形成された第二のダイヤモンドブレード１２で、半導体ウエハ１０を個々の半導体素子４に切断分離する。すると、下面の縁部に、幅２３０μｍ、深さ１５０μｍの断面矩形状の凹所８を有する上側半導体素子４が得られる。図３（ａ）は切断された状態の半導体ウエハ１０、同図（ｂ）は切断により分離された一つの上側半導体素子４を示している。これが、下側半導体素子３のボンディングパッド３ａ上にワイヤ５を接続するための空間Ｓを形成する凹所８を、上側半導体素子４の下面に設ける段階である。
（３）次いで、図２（ｄ）に示すように、基板２にボンディングされるとともに、基板２の電極２ａとボンディングパッド３ａとがワイヤ５で電気的に接続された状態の下側半導体素子３上に、ダイペースト又はダイ接合用フィルム等の接着手段９によって上側半導体素子４を積層する。これが、ボンディングパッド３ａにワイヤ５を接続した下側半導体素子３の上に上側半導体素子４を積層する段階である。そして、図２（ｅ）に示すように、上側半導体素子４上のボンディングパッド４ａと基板２の電極をワイヤ５で電気的に接続する。なお、３つ以上の半導体素子を積層する場合も、以上と同様の方法により積層する。
（４）次いで、図２（ｆ）に示すように、封止樹脂により、基板２上に、半導体素子及びワイヤをパッケージングするように樹脂パッケージ６を形成する。これで半導体装置１が完成する。
以上のように構成された本例の半導体装置１及びその製造方法によれば、上側半導体素子４は、その下面におけるボンディングパッド３ａへ対峙する縁部に凹所８が設けられているので、従来とは異なり、上側半導体素子４と下側半導体素子３の間にスペーサーを介在させなくてもよく、材料費を低減するとともに、生産性を向上することができる。
次に、図４は本発明を具体化した第二実施形態を示している。この半導体装置２０及びその製造方法は、以下に示す点において、主に第一実施形態と相違している。従って、同実施形態と共通する部分については、同一符号を付することにより重複説明を省く（以下の他の実施形態についても同様）。
本例の半導体装置２０は、図４（ｆ）に示すように、上側半導体素子４の凹所２１付近における応力分散を図るために、該凹所２１付近における形状が急変する部分を減らすようにしている点が、第一実施形態と相違している。具体的には、本例では、上側半導体素子４の周縁部が外側ほど薄くなるように、下面の周縁部をテーパー状に傾斜させ、これにより凹所２１を形成するようにしている。
この半導体装置２０の製造方法は、図４に示すように、基本的に図２を参照して説明した第一実施形態の製造方法と同様であり、図４（ａ）〜（ｆ）は、図２（ａ）〜（ｆ）にそれぞれ対応している。図４（ｂ）に示すように、半導体ウエハ１０の裏面から先端が断面Ｖ字形のダイヤモンドブレード２５により溝入れする点が第一実施形態と相違している。このときのＶ字形の先端角度Ａ１は１１０〜１５０°（本例では１２０°）、Ｖ字形の先端の切断深さＤ２は２００〜２５０μｍ（本例では２２０μｍ）とすることを例示する。
本例によれば、第一実施形態と同様の効果に加え、第一実施形態とは異なり、上側半導体素子４の凹所２１付近における応力分散を図るようにしている。このため、上側半導体素子４の凹所２１付近に外力が作用したとき（例えば、ボンディングパッド４ａへワイヤ５をボンディングしたときや、樹脂パッケージ形成のために封止樹脂を冷却したとき等）に、応力集中が生じ難く、強度が向上する。従って、例えば、上側半導体素子４を、第一実施形態と同等の強度を備えたものにする場合であれば、第一実施形態よりも上側半導体素子４の厚さを薄くすることができ、半導体装置２０をより薄く構成することができる。
次に、図５は本発明を具体化した第三実施形態を示している。この半導体装置３０及びその製造方法は、以下に示す点において、主に第二実施形態と相違している。
本例の半導体装置３０は、図５（ｆ）に示すように、上側半導体素子４の凹所３１付近における応力分散を図るために、該凹所３１付近における形状が急変する部分を減らすようにしている点は第二実施形態と同様である。具体的には、本例では、第二実施形態よりも大きい傾斜角度でテーパー状に傾斜させてなる傾斜面と、該傾斜面の外縁から略水平に延設してなる平面とにより、下面の周縁部に凹所３１を形成することにより、凹所３１により形成される空間Ｓを広く確保している点が第二実施形態と相違している。
この半導体装置３０の製造方法は、図５に示すように、基本的に図４を参照して説明した第二実施形態の製造方法と同様であり、図５（ａ）〜（ｆ）は、図４（ａ）〜（ｆ）にそれぞれ対応している。図５（ｂ）に示すように、半導体ウエハ１０の裏面から先端が断面台形のダイヤモンドブレード３５により溝入れする点が第二実施形態と相違している。このときの台形の先端側の幅Ｗ３は２００〜４００μｍ（本例では２００μｍ）、水平面に対する斜面の傾斜角度Ａ２は、３０〜４０°（本例では３０°）、台形の先端の切断深さＤ３は２００〜２５０μｍ（本例では２００μｍ）とすることを例示する。
本例によれば、第二実施形態と同様の効果に加え、凹所３１により形成される空間Ｓを第二実施形態よりも広く確保することができる。
次に、図６は本発明を具体化した第四実施形態を示している。この半導体装置４０及びその製造方法は、以下に示す点において、主に第二実施形態と相違している。
本例の半導体装置４０は、図６（ｆ）に示すように、上側半導体素子４の下面の縁部に断面凹円弧形の凹所４１が設けられている点が第二実施形態と相違している。
この半導体装置４０の製造方法は、図６に示すように、基本的に図４を参照して説明した第二実施形態の製造方法と同様であり、図６（ａ）〜（ｆ）は、図４（ａ）〜（ｆ）にそれぞれ対応している。図６（ｂ）に示すように、半導体ウエハ１０の裏面から先端が断面略半円形のダイヤモンドブレード４５により溝入れする点が第一実施形態と相違している。このときの円弧Ｒの半径は２５０〜３００μｍ（本例では２５０μｍ）、切断深さＤ４は２５０〜３００μｍ（本例では２５０μｍ）とすることを例示する。
本例によれば、第二実施形態と同様の効果に加え、凹所４１が断面凹円弧形に形成されているので、該凹所４１により形成される空間Ｓを第二実施形態よりも広く確保することができる。
なお、本発明は前記実施形態に限定されるものではなく、例えば以下のように、発明の趣旨から逸脱しない範囲で適宜変更して具体化することもできる。
（１）他の形態の半導体装置に使用すること。
（２）凹所の形状、位置、サイズ等を適宜変更すること。
（３）上下の半導体素子３，４の形状やサイズが互いに異なるように構成すること。
（４）３つ以上の半導体素子を積層した構成とすること。
本発明を具体化した第一実施形態に係る半導体装置の一部破断斜視図である。 同半導体装置及びその製造方法を示す断面図である。 同半導体装置の半導体素子を下側から見た斜視図であり、（ａ）は半導体ウエハをダイシングすることにより得られた複数の半導体素子の図、（ｂ）は単体の半導体素子の図である。 本発明を具体化した第二実施形態に係る半導体装置及びその製造方法を示す断面図である。 本発明を具体化した第三実施形態に係る半導体装置及びその製造方法を示す断面図である。 本発明を具体化した第四実施形態に係る半導体装置及びその製造方法を示す断面図である。 従来の半導体装置を示す断面図である。 従来の別の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
２ 基板
２ａ 電極
３ 下側半導体素子
３ａ ボンディングパッド
４ 上側半導体素子
４ａ ボンディングパッド
５ ワイヤ
６ 樹脂パッケージ
８ 凹所
１０ 半導体ウエハ
１０ａ 回路形成面
２０ 半導体装置
２１ 凹所
３０ 半導体装置
３１ 凹所
４０ 半導体装置
４１ 凹所
Ｓ 空間

Claims (3)

  1. 上下に積層された複数の半導体素子を含み、相対的に下側にある半導体素子である下側半導体素子に形成されたボンディングパッドが、相対的に上側にある半導体素子である上側半導体素子の下に隠れるように構成された半導体装置であって、
    前記上側半導体素子は、その下面に、前記下側半導体素子の前記ボンディングパッドにワイヤを接続するための空間を形成する凹所が設けられた半導体装置。
  2. 前記下側半導体素子及び前記上側半導体素子は、平面視のサイズが略同一に形成されており、
    前記下側半導体素子は、その上面の縁部に前記ボンディングパッドが配設されており、
    前記上側半導体素子は、その下面における前記ボンディングパッドへ対峙する縁部に前記凹所が設けられている
    請求項１記載の半導体装置。
  3. 上下に積層された複数の半導体素子を含み、相対的に下側にある半導体素子である下側半導体素子に形成されたボンディングパッドが、相対的に上側にある半導体素子である上側半導体素子の下に隠れるように構成された半導体装置の製造方法であって、
    前記下側半導体素子の前記ボンディングパッド上にワイヤを接続するための空間を形成する凹所を、前記上側半導体素子の下面に設ける段階と、
    前記ボンディングパッドに前記ワイヤが接続された前記下側半導体素子の上に前記上側半導体素子を積層する段階と
    を含む半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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KR101118719B1 (ko) * 2008-06-30 2012-03-13 샌디스크 코포레이션 와이어 접합을 위한 국소 공동을 구비한 적층 반도체 패키지 및 그 제조 방법
US8294251B2 (en) 2008-06-30 2012-10-23 Sandisk Technologies Inc. Stacked semiconductor package with localized cavities for wire bonding
US8470640B2 (en) 2008-06-30 2013-06-25 Sandisk Technologies Inc. Method of fabricating stacked semiconductor package with localized cavities for wire bonding

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