JP2005093460A - 薄膜トランジスタ - Google Patents

Abstract

【課題】 薄膜トランジスタのＶｇ−Ｉｄ特性のマイナス側へのシフトを抑制する。
【解決手段】 真性アモルファスシリコンからなる半導体薄膜の上面の所定の箇所には窒化シリコンからなるチャネル保護膜９が設けられている。チャネル保護膜９の上面両側およびその両側における半導体薄膜の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層１０、１１が設けられている。各オーミックコンタクト層１０、１１の上面にはソース電極１２およびドレイン電極１３が設けられている。この場合、半導体薄膜の上面に直接設けられた各オーミックコンタクト層１０、１１の表面は、ソース電極１２およびドレイン電極１３によって完全に覆われている。そして、その上に窒化シリコンからなるオーバーコート膜をプラズマＣＶＤ法により成膜しても、半導体薄膜の上面に直接設けられた各オーミックコンタクト層１０、１１の表面がプラズマダメージを受けることがなく、ひいてはＶｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。
【選択図】 図１

Description

この発明は薄膜トランジスタに関する。

薄膜トランジスタには、基板の上面にゲート電極が設けられ、ゲート電極を含む基板の上面にゲート絶縁膜が設けられ、ゲート電極上におけるゲート絶縁膜の上面に真性アモルファスシリコンからなる半導体薄膜が設けられ、半導体薄膜の上面の所定の箇所に窒化シリコンからなるチャネル保護膜が設けられ、チャネル保護膜の上面両側およびその両側における半導体薄膜の上面にｎ型アモルファスシリコンからなるオーミックコンタクト層が設けられ、各オーミックコンタクト層の上面にソース電極およびドレイン電極が形成され設けられたものがある（例えば、特許文献１参照）。

特開平８−８８３７１号公報

上記構造の薄膜トランジスタを製造する場合には、まず、基板の上面に、成膜されたクロム層をフォトリソグラフィ法によりパターニングすることにより、ゲート電極を形成する。次に、ゲート電極を含む基板の上面にゲート絶縁膜、真性アモルファスシリコン層およびチャネル保護膜形成用層を連続して成膜する。次に、チャネル保護膜形成用層をフォトリソグラフィ法によりパターニングすることにより、チャネル保護膜を形成する。

次に、チャネル保護膜を含む真性アモルファスシリコン層の上面にｎ型アモルファスシリコン層を成膜する。次に、ｎ型アモルファスシリコン層および真性アモルファスシリコン層をフォトリソグラフィ法により連続してパターニングすることにより、一対のオーミックコンタクト層を形成するとともに、この一対のオーミックコンタクト層下およびチャネル保護膜下に半導体薄膜を形成する。次に、各オーミックコンタクト層の上面に、成膜されたクロム層をフォトリソグラフィ法によりパターニングすることにより、ソース電極およびドレイン電極を形成する。

ところで、ソース電極およびドレイン電極を形成するためのフォトマスクの部分がオーミックコンタクト層および半導体薄膜を形成するためのフォトマスクと同じであるため、両フォトマスクの位置合わせずれ量およびソース電極およびドレイン電極を形成するときのサイドエッチング量により、各オーミックコンタクト層上に形成されたソース電極およびドレイン電極のサイズが各オーミックコンタクト層のサイズよりもやや小さくなり、この結果、各オーミックコンタクト層の上面外周部の一部がソース電極およびドレイン電極によって覆われずに露出されてしまう。

このオーミックコンタクト層の露出部は、例えば、その上に窒化シリコンからなるオーバーコート膜をプラズマＣＶＤ法により成膜すると、プラズマ中の電子、イオン、ラジカルに曝され、また、プラズマからの紫外線等も受けることにより、プラズマダメージを受け、膜内欠陥が誘起され、薄膜トランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性がマイナス側にシフトするということが確認された。

次に、この確認された点について説明する。図７は上記構造の薄膜トランジスタをアクティブマトリックス型の液晶表示素子のスイッチング素子として使用した場合の一般的なＶｇ−Ｉｄ特性を示す。この図において、実線は初期状態つまりエージング（連続動作試験）前のＶｇ−Ｉｄ特性を示し、点線はエージング後のＶｇ−Ｉｄ特性を示し、一点鎖線はドレイン電流の許容オンレベルを示し、二点鎖線はドレイン電流の許容オフレベルを示す。

さて、点線で示すエージング後のＶｇ−Ｉｄ特性は、一点鎖線で示すドレイン電流の許容オンレベル以上では、実線で示す初期状態のＶｇ−Ｉｄ特性とほぼ同じであるが、一点鎖線で示すドレイン電流の許容オンレベル未満では、実線で示す初期状態のＶｇ−Ｉｄ特性に対してマイナス側にシフトしている。

次に、Ｖｇ−Ｉｄ特性がマイナス側にシフトする理由について説明する。アクティブマトリックス型の液晶表示素子のスイッチング素子としてのｎ型アモルファスシリコン薄膜トランジスタでは、ゲート電極に正電圧が印加されるとオン状態となり、負電圧が印加されるとオフ状態となる。具体的には、各行に配列された薄膜トランジスタを順次オン状態とし、ある行に配列された薄膜トランジスタがオン状態のとき、それ以外の行に配列された薄膜トランジスタはオフ状態となっている。

したがって、薄膜トランジスタがオン状態となる時間はほんの一瞬であり、大部分の時間はオフ状態にある。すなわち、薄膜トランジスタのゲート電極には大部分の時間負電圧が印加されている。そして、Ｖｇ−Ｉｄ特性のマイナス側へのシフトは、薄膜トランジスタのゲート電極に大部分の時間印加されている負電圧の影響を大きく受けて、マイナス側に引きずられる変化の結果である。

ここで、Ｖｇ−Ｉｄ特性を示す曲線と一点鎖線で示す許容オンレベルを示す直線との交点におけるゲートオン電圧を限界ＶＧＨと定義する。従って、実際に印加するゲートオン電圧ＶＧＨと初期限界ＶＧＨとの電位差がエージング前における駆動（オン）時の駆動マージンである。この場合、同図に示される通り、点線で示すエージング後のＶｇ−Ｉｄ特性は、一点鎖線で示すドレイン電流の許容オンレベル以上では、実線で示す初期状態のＶｇ−Ｉｄ特性とほぼ同じであり、点線で示すエージング後のＶｇ−Ｉｄ特性を示す曲線と一点鎖線で示す許容オンレベルを示す直線との交点におけるエージング後限界ＶＧＨはエージング前の初期限界ＶＧＨとほぼ同じであった。つまり、駆動時においては、エージンング前とエージンング後の駆動マージンはほぼ同じであった。

また、Ｖｇ−Ｉｄ特性を示す曲線と二点鎖線で示す許容オフレベルを示す直線との交点におけるゲートオフ電圧を限界ＶＧＬと定義する。従って、実際に印加するゲートオフ電圧ＶＧＬと初期限界ＶＧＬとの電位差がエージング前における非駆動（オフ）時の駆動マージンである。この場合、同図に示される通り、点線で示すエージング後のＶｇ−Ｉｄ特性は、一点鎖線で示すドレイン電流の許容オフレベル未満では、実線で示す初期状態のＶｇ−Ｉｄ特性に対して大きくマイナス側にシフトしており、点線で示すエージング後のＶｇ−Ｉｄ特性を示す曲線と二点鎖線で示す許容オフレベルを示す直線との交点におけるエージング後限界ＶＧＬは、大きくマイナス側にシフトしていた。つまり、非駆動時におけるエージンング前とエージンング後の駆動マージンを対比すると、エージング前よりもエージング後に著しく小さくなっていた。

非駆動時において実際に印加するゲートオフ電圧ＶＧＬはエージング後における限界ＶＧＬに対して、所定の駆動マージンを確保するような電圧に設定しなければならないから、ゲート振幅（ＶＧＨ−ＶＧＬ）の値が大きくなってしまう。このゲート振幅は、ｎ型アモルファスシリコン薄膜トランジスタの場合、２５〜３５Ｖとなり、ゲートドライバの消費電力が増大してしまう。

また、ｎ型アモルファスシリコン薄膜トランジスタでは、ゲート電極に正電圧（実際のＶＧＨ）が印加されるオン状態と、負電圧（実際のＶＧＬ）が印加されるオフ状態とが、グラウンドレベル（０Ｖ）を中心にして、正負対称電圧で駆動できれば、駆動用電源回路はＶＧＨまたはＶＧＬいずれかの電圧のみを有するものとすることが可能となるので、回路が簡素となりより好ましい。しかし、図７に示すように、実際のゲート電圧ＶＧＬの絶対値は、実際のゲート電圧ＶＧＨの絶対値よりもかなり大きく、正負対称電圧の駆動が困難である。この結果、ゲート駆動回路として、ＶＧＨ用とＶＧＬ用との別々の電圧を持たなければならなくなり、ゲート駆動回路自体が複雑になってしまう。

以上のように、上記従来の薄膜トランジスタでは、ソース電極およびドレイン電極を形成するためのフォトマスクの部分がオーミックコンタクト層および半導体薄膜を形成するためのフォトマスクと同じであるため、両フォトマスクの位置合わせずれ量およびソース電極およびドレイン電極を形成するときのサイドエッチング量により、各オーミックコンタクト層上に形成されたソース電極およびドレイン電極のサイズが各オーミックコンタクト層のサイズよりもやや小さくなり、この結果、各オーミックコンタクト層の上面外周部の一部がソース電極およびドレイン電極によって覆われずに露出されてしまう。そして、このオーミックコンタクト層の露出部は、例えば、その上に窒化シリコンからなるオーバーコート膜をプラズマＣＶＤ法により成膜すると、プラズマ中の電子、イオン、ラジカルに曝され、また、プラズマからの紫外線等も受けることにより、プラズマダメージを受け、膜内欠陥が誘起され、薄膜トランジスタのＶｇ−Ｉｄ特性がマイナス側にシフトするということが確認された。

そこで、この発明は、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる薄膜トランジスタを提供することを目的とする。

請求項１に記載の発明は、ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上にチャネル保護膜が設けられ、前記チャネル保護膜上および前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極およびドレイン電極が設けられた薄膜トランジスタにおいて、前記ソース電極および前記ドレイン電極の幅は前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層の幅よりも大きくされ、且つ、前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層は前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域の少なくとも一部は前記前記ソース電極または前記ドレイン電極から露出されていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域も含めその全体が前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記両オーミックコンタクト層の互いに対向する部分において、前記ソース電極および前記ドレイン電極のチャネル幅方向の長さは、前記両オーミックコンタクト層の同方向の長さよりも、前記ソース電極および前記ドレイン電極を形成するためのフォトマスクと前記両オーミックコンタクト層を形成するためのフォトマスクとの位置合わせずれ量および前記ソース電極および前記ドレイン電極を形成するときのサイドエッチング量を見込んだ分以上、大きくなっていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記半導体薄膜は真性アモルファスシリコンからなり、前記オーミックコンタクト層はｎ型アモルファスシリコンからなることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記チャネル保護膜、前記ソース電極および前記ドレイン電極を含む前記ゲート絶縁膜の上面には、窒化シリコンからなるオーバーコート膜が設けられていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記オーバーコート膜の上面に画素電極が前記ソース電極に接続されて設けられていることを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記ゲート電極に印加されるゲートオン電圧とゲートオフ電圧とは、その絶対値が同じであることを特徴とするものである。

この発明によれば、ソース電極およびドレイン電極の幅を半導体薄膜上に直接設けられた領域の各オーミックコンタクト層の幅よりも大きくし、且つ、半導体薄膜上に直接設けられた領域の各オーミックコンタクト層をソース電極およびドレイン電極によって完全に覆っているので、その上に窒化シリコンからなるオーバーコート膜をプラズマＣＶＤ法により成膜しても、半導体薄膜上に直接設けられた領域の各オーミックコンタクト層の表面がプラズマダメージを受けることがなく、したがって膜内欠陥が誘起されることもなく、ひいてはＶｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。この場合、チャネル保護膜上に設けられた各オーミックコンタクト層の一端部表面がソース電極およびドレイン電極によって覆われずに露出され、この露出部がプラズマダメージを受けても、Ｖｇ−Ｉｄ特性に悪影響を与えることはない。

（第１実施形態）
図１はこの発明の第１実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図２は図１のII−IIに沿う断面図を示す。この液晶表示素子はガラス基板１を備えている。ガラス基板１の上面には、マトリックス状に配置された複数の画素電極２と、これらの画素電極２に接続された薄膜トランジスタ３と、行方向に配置され、各薄膜トランジスタ３に走査信号（ゲート電圧）を供給する走査ライン４と、列方向に配置され、各薄膜トランジスタ３にデータ信号を供給するデータライン５とが設けられている。

すなわち、ガラス基板１の上面の各所定の箇所にはクロムやアルミニウム系金属等からなるゲート電極６を含む走査ライン４が設けられている。ゲート電極６および走査ライン４を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜７が設けられている。ゲート電極６上におけるゲート絶縁膜７の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜８が設けられている。半導体薄膜８の上面の所定の箇所には窒化シリコンからなるチャネル保護膜９が設けられている。

チャネル保護膜９の上面においてチャネル長Ｌ方向の両側およびその両側における半導体薄膜８の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層１０、１１が設けられている。一方のオーミックコンタクト層１０の上面およびその近傍のゲート絶縁膜７の上面にはクロムやアルミニウム系金属等からなるソース電極１２が設けられている。他方のオーミックコンタクト層１１の上面およびゲート絶縁膜７の上面の所定の箇所にはクロムやアルミニウム系金属等からなるドレイン電極１３を含むデータライン５が設けられている。

そして、ゲート電極６、ゲート絶縁膜７、半導体薄膜８、チャネル保護膜９、オーミックコンタクト層１０、１１、ソース電極１２およびドレイン電極１３により、ｎ型アモルファスシリコン薄膜トランジスタ３が構成されている。

薄膜トランジスタ３等を含むゲート絶縁膜７の上面には窒化シリコンからなるオーバーコート膜１４が設けられている。オーバーコート膜１４の上面の所定の箇所にはＩＴＯ等からなる画素電極２が設けられている。画素電極２は、オーバーコート膜１４の所定の箇所に設けられたコンタクトホール１５を介してソース電極１２に接続されている。

ところで、この液晶表示素子における薄膜トランジスタ３では、図１においてゲート電極６の右側つまり走査ライン４と平行する方向の右側に一方のオーミックコンタクト層１０およびソース電極１２が設けられ、その反対の左側に他方のオーミックコンタクト層１１およびドレイン電極１３が設けられている。この場合、半導体薄膜８のチャネル長Ｌはチャネル保護膜９の左右方向の長さとなっており、チャネル幅Ｗはオーミックコンタクト層１０、１１の上下方向の長さとなっている。

そして、一方のオーミックコンタクト層１０の左端部以外の表面、つまり、チャネル保護膜９の右側における半導体薄膜８の上面に直接設けられた一方のオーミックコンタクト層１０の表面はソース電極１２によって完全に覆われている。また、他方のオーミックコンタクト層１１の右端部以外の表面、つまり、チャネル保護膜９の左側における半導体薄膜８の上面に直接設けられた他方のオーミックコンタクト層１１の表面はドレイン電極１３によって完全に覆われている。

すなわち、ソース電極１２およびドレイン電極１３を形成するための第１のフォトマスクの部分のチャネル幅Ｗ方向の寸法をオーミックコンタクト層１０、１１および半導体薄膜８を形成するための第２のフォトマスクの同方向の寸法よりもやや大きくする。ここで、具体的な寸法の一例について説明すると、上記両フォトマスクの位置合わせずれ量が最大１μｍであり、代表として、ソース電極１２の最大サイドエッチング量が０．２５μｍであるとする。

そして、第１のフォトマスクのソース電極１２形成部のチャネル幅Ｗ方向の寸法を第２のフォトマスクの一方のオーミックコンタクト層１０形成部の同方向の寸法よりも３．５μｍ（ソース電極１２のチャネル幅Ｗ方向の片側で１．７５μｍ）大きくすると、ソース電極１２のチャネル幅Ｗ方向の端面が一方のオーミックコンタクト層１０の同方向の端面よりも外側に少なくとも０．５μｍ（＝１．７５−１−０．２５）の間隔をおいて形成されることになる。

この結果、一方のオーミックコンタクト層１０の左端部以外の表面、つまり、チャネル保護膜９の右側における半導体薄膜８の上面に直接設けられた一方のオーミックコンタクト層１０の表面をソース電極１２によって完全に覆うことができる。また、他方のオーミックコンタクト層１１の右端部以外の表面、つまり、チャネル保護膜９の左側における半導体薄膜８の上面に直接設けられた他方のオーミックコンタクト層１１の表面をドレイン電極１３によって完全に覆うことができる。

このように、半導体薄膜８の上面に直接設けられた各オーミックコンタクト層１０、１１の表面をソース電極１２およびドレイン電極１３によって完全に覆っているので、その上に窒化シリコンからなるオーバーコート膜１４をプラズマＣＶＤ法により成膜しても、半導体薄膜８の上面に直接設けられた各オーミックコンタクト層１０、１１の表面がプラズマダメージを受けることがなく、したがって膜内欠陥が誘起されることもなく、ひいては後述の如くＶｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。

この場合、チャネル保護膜９上に設けられた各オーミックコンタクト層１０、１１の一端部表面はソース電極１２およびドレイン電極１３によって覆われずに露出されているが、この露出部がプラズマダメージを受けても、Ｖｇ−Ｉｄ特性に悪影響を与えることはない。すなわち、半導体薄膜８上に直接設けられた各オーミックコンタクト層１０、１１をソース電極１２およびドレイン電極１３によって完全に覆えばよく、チャネル保護膜９上に設けられたオーミックコンタクト層１０、１１はどちらでもよい。

したがって、各オーミックコンタクト層１０、１１の表面全体をソース電極１２およびドレイン電極１３によって完全に覆うようにしてもよい。しかし、各オーミックコンタクト層１０、１１の一端部表面をソース電極１２およびドレイン電極１３によって覆われずに露出した構造とすると、薄膜トランジスタ３の面積を小さくしてもソース電極１２およびドレイン電極１３の短絡を防止することができる利点がある。

ここで、上記構造の薄膜トランジスタ３のＶｇ−Ｉｄ特性について調べたところ、図３に示す結果が得られた。この図において、実線は初期状態つまりエージング前のＶｇ−Ｉｄ特性を示し、点線はエージング後のＶｇ−Ｉｄ特性を示し、一点鎖線はドレイン電流の許容オンレベルを示し、二点鎖線はドレイン電流の許容オフレベルを示す。

さて、点線で示すエージング後のＶｇ−Ｉｄ特性は、一点鎖線で示すドレイン電流の許容オンレベル以上では、実線で示す初期状態のＶｇ−Ｉｄ特性とほぼ同じであるが、一点鎖線で示すドレイン電流の許容オンレベル未満では、実線で示す初期状態のＶｇ−Ｉｄ特性に対してマイナス側にシフトしている。この特性シフトは、基本的に、図７に示す従来の場合と同じである。

しかし、図３において実線で示す初期状態のＶｇ−Ｉｄ特性は、図７において実線で示す初期状態のＶｇ−Ｉｄ特性と比較して、一点鎖線で示すドレイン電流の許容オンレベル未満において、プラス側にシフトしている。つまり、初期状態のＳ（Ｖｇ−Ｉｄ）特性が急峻な立ち上がりを示す良好な特性に改善されている。また、図３において点線で示すエージング後のＶｇ−Ｉｄ特性は、上記初期状態のＳ特性の改善に伴い、初期状態と同様に急峻な立ち上がりを示す特性に改善され、且つ、エージング後の、初期限界ＶＧＬに対するエージング後限界ＶＧＬのシフト量が、図７において点線で示すエージング後の、初期限界ＶＧＬに対するエージング後限界ＶＧＬのシフト量よりも小さくなっている。

このように、本発明の薄膜トランジスタは、初期状態およびエージング後におけるＶｇ−Ｉｄ特性を実際に印加するＶＧＬがグランドレベル側にシフトするように改善し、且つ、エージング後限界ＶＧＬの初期限界ＶＧＬからのシフト量を低減するものである。また、上記初期特性およびエージング後限界ＶＧＬのシフト量低減により、グランドレベルに対して実際に印加するＶＧＨとＶＧＬとを対象にすることも可能となり、この場合には、駆動用電源が簡単となる。

ここで、本発明構造の薄膜トランジスタおよび従来構造の薄膜トランジスタ（Ａロット、Ｂロット、Ｃロット）のエージング前後のＶＧＬ（初期限界ＶＧＬおよびエージング後限界ＶＧＬ）の変化について調べたところ、図４に示す結果が得られた。この図において、実線の楕円および円内は初期限界ＶＧＬを示し、点線の楕円および円内はエージング後限界ＶＧＬを示す。

さて、図４から明らかなように、エージング前後のＶＧＬの変化量は、従来構造の薄膜トランジスタでは−４〜−６Ｖであるのに対し、本発明構造の薄膜トランジスタでは−２Ｖ程度に抑制されている。また、初期限界ＶＧＬも、従来構造の薄膜トランジスタでは−１１〜−１４Ｖであるのに対し、本発明構造の薄膜トランジスタでは−１０Ｖ程度に改善されている。

そして、実際のゲート電圧ＶＧＬは、図４から判断して、従来構造の薄膜トランジスタでは−１８Ｖ程度であるのに対し、本発明構造の薄膜トランジスタでは−１３Ｖ程度であり、その電圧差が５Ｖ程度で大幅に低電圧化することができ、ひいてはゲートドライバの消費電力を大幅に低減することができる。この場合、電圧差は５Ｖ程度であるので、ゲート振幅は２０〜３０Ｖである。

また、Ｖｇ−Ｉｄ特性は、図３に示す場合と図７に示す場合とでは、一点鎖線で示すドレイン電流の許容オンレベル以上ではほぼ同じである。したがって、図３に示す限界ＶＧＨおよび実際のＶＧＨは、図７に示す限界ＶＧＨおよび実際のＶＧＨとほぼ同じ電圧である。一方、図３において、実際のＶＧＬは、オフマージンを見込んで、図３に示す場合に対してプラス側にシフトされたエージング後限界ＶＧＬよりもある程度低い電圧に設定すればよいので、その絶対値が実際のＶＧＨの絶対値と同じとすることができる。

この結果、ｎ型アモルファスシリコン薄膜トランジスタでは、ゲート電極に正電圧（実際のＶＧＨ）が印加されるとオン状態となり、負電圧（実際のＶＧＬ）が印加されるとオフ状態となるので、グラウンドレベル（０Ｖ）を中心にして、正負対称電圧で駆動することが可能となる。したがって、ゲート駆動回路として、ＶＧＨ用とＶＧＬ用との別々の電圧を持つ必要はなく、ゲート駆動回路自体を簡単化することができる。

（第２実施形態）
図５はこの発明の第２実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図６は図５のVI−VIに沿う断面図を示す。この第２実施形態において、図１および図２に示す場合と異なる点は、図５においてゲート電極６の上側つまりデータライン５と平行する方向の上側に一方のオーミックコンタクト層１０およびソース電極１２を設け、その反対の下側に他方のオーミックコンタクト層１１およびドレイン電極１３を設けた点である。この場合、半導体薄膜８のチャネル長Ｌはチャネル保護膜９の上下方向の長さとなっており、チャネル幅Ｗはオーミックコンタクト層１０、１１の左右方向の長さとなっている。

そして、一方のオーミックコンタクト層１０の下端部以外の表面、つまり、チャネル保護膜９の上側における半導体薄膜８の上面に直接設けられた一方のオーミックコンタクト層１０の表面はソース電極１２によって完全に覆われている。また、他方のオーミックコンタクト層１１の上端部以外の表面、つまり、チャネル保護膜９の下側における半導体薄膜８の上面に直接設けられた他方のオーミックコンタクト層１１の表面はドレイン電極１３によって完全に覆われている。

このように、この第２実施形態でも、半導体薄膜８の上面に直接設けられた各オーミックコンタクト層１０、１１の表面をソース電極１２およびドレイン電極１３によって完全に覆っているので、その上に窒化シリコンからなるオーバーコート膜１４をプラズマＣＶＤ法により成膜しても、半導体薄膜８の上面に直接設けられた各オーミックコンタクト層１０、１１の表面がプラズマダメージを受けることがなく、したがって膜内欠陥が誘起されることもなく、ひいてはＶｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。

また、この場合も、チャネル保護膜９上に設けられた各オーミックコンタクト層１０、１１の一端部表面はソース電極１２およびドレイン電極１３によって覆われずに露出されているが、この露出部がプラズマダメージを受けても、Ｖｇ−Ｉｄ特性に悪影響を与えることはない。なお、この第２実施形態においても、各オーミックコンタクト層１０、１１の表面全体をソース電極１２およびドレイン電極１３によって完全に覆うようにしてもよい。

この発明の第１実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図。 図１のII−IIに沿う断面図。 本発明構造の薄膜トランジスタのＶｇ−Ｉｄ特性を示す図。 本発明構造および従来構造の薄膜トランジスタのＶＧＬのエージング前後の変化を示す図。 この発明の第２実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図。 図５のVI−VIに沿う断面図。 従来構造の薄膜トランジスタのＶｇ−Ｉｄ特性を示す図。

符号の説明

１ ガラス基板
２ 画素電極
３ 薄膜トランジスタ
４ 走査ライン
５ データライン
６ ゲート電極
７ ゲート絶縁膜
８ 半導体薄膜
９ チャネル保護膜
１０、１１ オーミックコンタクト層
１２ ソース電極
１３ ドレイン電極
１４ オーバーコート膜

Claims (8)

1. ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上にチャネル保護膜が設けられ、前記チャネル保護膜上および前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極およびドレイン電極が設けられた薄膜トランジスタにおいて、前記ソース電極および前記ドレイン電極の幅は前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層の幅よりも大きくされ、且つ、前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層は前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とする薄膜トランジスタ。
2. 請求項１に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域の少なくとも一部は前記前記ソース電極または前記ドレイン電極から露出されていることを特徴とする薄膜トランジスタ。
3. 請求項１に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域も含めその全体が前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とする薄膜トランジスタ。
4. 請求項１に記載の発明において、前記両オーミックコンタクト層の互いに対向する部分において、前記ソース電極および前記ドレイン電極のチャネル幅方向の長さは、前記両オーミックコンタクト層の同方向の長さよりも、前記ソース電極および前記ドレイン電極を形成するためのフォトマスクと前記両オーミックコンタクト層を形成するためのフォトマスクとの位置合わせずれ量および前記ソース電極および前記ドレイン電極を形成するときのサイドエッチング量を見込んだ分以上、大きくなっていることを特徴とする薄膜トランジスタ。
5. 請求項１に記載の発明において、前記半導体薄膜は真性アモルファスシリコンからなり、前記オーミックコンタクト層はｎ型アモルファスシリコンからなることを特徴とする薄膜トランジスタ。
6. 請求項５に記載の発明において、前記チャネル保護膜、前記ソース電極および前記ドレイン電極を含む前記ゲート絶縁膜の上面には、窒化シリコンからなるオーバーコート膜が設けられていることを特徴とする薄膜トランジスタ。
7. 請求項６に記載の発明において、前記オーバーコート膜の上面に画素電極が前記ソース電極に接続されて設けられていることを特徴とする薄膜トランジスタ。
8. 請求項１に記載の発明において、前記ゲート電極に印加されるゲートオン電圧とゲートオフ電圧とは、その絶対値が同じであることを特徴とする薄膜トランジスタ。

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