JP2005093460A - 薄膜トランジスタ - Google Patents
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Abstract
【解決手段】 真性アモルファスシリコンからなる半導体薄膜の上面の所定の箇所には窒化シリコンからなるチャネル保護膜9が設けられている。チャネル保護膜9の上面両側およびその両側における半導体薄膜の上面にはn型アモルファスシリコンからなるオーミックコンタクト層10、11が設けられている。各オーミックコンタクト層10、11の上面にはソース電極12およびドレイン電極13が設けられている。この場合、半導体薄膜の上面に直接設けられた各オーミックコンタクト層10、11の表面は、ソース電極12およびドレイン電極13によって完全に覆われている。そして、その上に窒化シリコンからなるオーバーコート膜をプラズマCVD法により成膜しても、半導体薄膜の上面に直接設けられた各オーミックコンタクト層10、11の表面がプラズマダメージを受けることがなく、ひいてはVg−Id特性のマイナス側へのシフトを抑制することができる。
【選択図】 図1
Description
請求項2に記載の発明は、請求項1に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域の少なくとも一部は前記前記ソース電極または前記ドレイン電極から露出されていることを特徴とするものである。
請求項3に記載の発明は、請求項1に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域も含めその全体が前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記両オーミックコンタクト層の互いに対向する部分において、前記ソース電極および前記ドレイン電極のチャネル幅方向の長さは、前記両オーミックコンタクト層の同方向の長さよりも、前記ソース電極および前記ドレイン電極を形成するためのフォトマスクと前記両オーミックコンタクト層を形成するためのフォトマスクとの位置合わせずれ量および前記ソース電極および前記ドレイン電極を形成するときのサイドエッチング量を見込んだ分以上、大きくなっていることを特徴とするものである。
請求項5に記載の発明は、請求項1に記載の発明において、前記半導体薄膜は真性アモルファスシリコンからなり、前記オーミックコンタクト層はn型アモルファスシリコンからなることを特徴とするものである。
請求項6に記載の発明は、請求項5に記載の発明において、前記チャネル保護膜、前記ソース電極および前記ドレイン電極を含む前記ゲート絶縁膜の上面には、窒化シリコンからなるオーバーコート膜が設けられていることを特徴とするものである。
請求項7に記載の発明は、請求項6に記載の発明において、前記オーバーコート膜の上面に画素電極が前記ソース電極に接続されて設けられていることを特徴とするものである。
請求項8に記載の発明は、請求項1に記載の発明において、前記ゲート電極に印加されるゲートオン電圧とゲートオフ電圧とは、その絶対値が同じであることを特徴とするものである。
図1はこの発明の第1実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図2は図1のII−IIに沿う断面図を示す。この液晶表示素子はガラス基板1を備えている。ガラス基板1の上面には、マトリックス状に配置された複数の画素電極2と、これらの画素電極2に接続された薄膜トランジスタ3と、行方向に配置され、各薄膜トランジスタ3に走査信号(ゲート電圧)を供給する走査ライン4と、列方向に配置され、各薄膜トランジスタ3にデータ信号を供給するデータライン5とが設けられている。
図5はこの発明の第2実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図6は図5のVI−VIに沿う断面図を示す。この第2実施形態において、図1および図2に示す場合と異なる点は、図5においてゲート電極6の上側つまりデータライン5と平行する方向の上側に一方のオーミックコンタクト層10およびソース電極12を設け、その反対の下側に他方のオーミックコンタクト層11およびドレイン電極13を設けた点である。この場合、半導体薄膜8のチャネル長Lはチャネル保護膜9の上下方向の長さとなっており、チャネル幅Wはオーミックコンタクト層10、11の左右方向の長さとなっている。
2 画素電極
3 薄膜トランジスタ
4 走査ライン
5 データライン
6 ゲート電極
7 ゲート絶縁膜
8 半導体薄膜
9 チャネル保護膜
10、11 オーミックコンタクト層
12 ソース電極
13 ドレイン電極
14 オーバーコート膜
Claims (8)
- ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上にチャネル保護膜が設けられ、前記チャネル保護膜上および前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極およびドレイン電極が設けられた薄膜トランジスタにおいて、前記ソース電極および前記ドレイン電極の幅は前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層の幅よりも大きくされ、且つ、前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層は前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とする薄膜トランジスタ。
- 請求項1に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域の少なくとも一部は前記前記ソース電極または前記ドレイン電極から露出されていることを特徴とする薄膜トランジスタ。
- 請求項1に記載の発明において、前記各オーミックコンタクト層は、前記チャネル保護膜上に設けられた領域も含めその全体が前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とする薄膜トランジスタ。
- 請求項1に記載の発明において、前記両オーミックコンタクト層の互いに対向する部分において、前記ソース電極および前記ドレイン電極のチャネル幅方向の長さは、前記両オーミックコンタクト層の同方向の長さよりも、前記ソース電極および前記ドレイン電極を形成するためのフォトマスクと前記両オーミックコンタクト層を形成するためのフォトマスクとの位置合わせずれ量および前記ソース電極および前記ドレイン電極を形成するときのサイドエッチング量を見込んだ分以上、大きくなっていることを特徴とする薄膜トランジスタ。
- 請求項1に記載の発明において、前記半導体薄膜は真性アモルファスシリコンからなり、前記オーミックコンタクト層はn型アモルファスシリコンからなることを特徴とする薄膜トランジスタ。
- 請求項5に記載の発明において、前記チャネル保護膜、前記ソース電極および前記ドレイン電極を含む前記ゲート絶縁膜の上面には、窒化シリコンからなるオーバーコート膜が設けられていることを特徴とする薄膜トランジスタ。
- 請求項6に記載の発明において、前記オーバーコート膜の上面に画素電極が前記ソース電極に接続されて設けられていることを特徴とする薄膜トランジスタ。
- 請求項1に記載の発明において、前記ゲート電極に印加されるゲートオン電圧とゲートオフ電圧とは、その絶対値が同じであることを特徴とする薄膜トランジスタ。
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