JP2005079547A

JP2005079547A - インダクタ

Info

Publication number: JP2005079547A
Application number: JP2003311828A
Authority: JP
Inventors: Mikio Kotani; 幹雄小谷
Original assignee: Hitachi Ferrite Electronics Ltd
Current assignee: Hitachi Ferrite Electronics Ltd
Priority date: 2003-09-03
Filing date: 2003-09-03
Publication date: 2005-03-24

Abstract

【目的】構造が簡素で作業性に優れる薄型のインダクタを提供する。
【構成】回路基板１３上に形成した蛇行状の導体パターン１２上を覆い隠すようにソフトフェライトからなる薄型の板状コア１１が上に載り、回路基板１３上に薄型のインダクタを形成する。
【選択図】図１

Description

本発明は、各種電子部品が搭載される基板に設ける薄型のインダクタに関するものである。

回路基板上に薄型のインダクタを設ける方法をしては、チップ部品、ＳＭＤコイル部品あるいは基板上にコイルを形成し、該基板をコアで挟み込んでインダクタとする方法がある。

チップインダクタは電流容量が乏しく、またＳＭＤタイプの低背インダクタは高さに問題があった。一方、落し込みタイプと云われるインダクタは、図５のインダクタの断面図に示すように、回路基板５３の導体パターン５２をフェライトコア５１で上下より挟み込んで構成し、そのために回路基板５３からの突出寸法が小さく薄型のインダクタを構成することができている。

特開２０００−３４８９４７号

しかしながら、図５のインダクタは薄型ではあるが、回路基板５３の上下それぞれにコア５１が飛び出しており、薄型としては不十分である。また、コアが狭持する回路基板を部分的に薄くして回路基板からのコアの飛び出しを抑制することができても、回路基板の厚さは最大でも２ｍｍ厚であり、回路基板及びフェライトコアの価格を上昇させるものであった。

本発明は、以上の問題を鑑み、回路基板上に設けるインダクタを簡易に構成でき、また薄型化を可能としたインダクタの提供を目的としたものである。

本発明は、回路導体パターンが施された基板に取り付けられるソフトフェライトからなる薄型の板状コアが、回路基板上の蛇行状に形成された導体パターンを覆うことで所定のインダクタンス値が得られるインダクタである。

また本発明は、平坦な面に蛇行状に形成された回路導体パターンが設けられたソフトフェライトからなる薄型の板状コアは、側面に回路基板上に設けられた蛇行状に形成された導体パターンとの接続端子を有し、前記板状コアは自身の導体パターンを露出させて、基板上の蛇行状導体パターンを覆い、板状状コアの接続端子を基板上の導体パターンに接続して、板状コアに対する導体パターンの導体距離を長くしてより大きなインダクタンス値を発生するインダクタである。

また本発明は、薄型の板状コアはその一部に金属端子を備え、回路基板への固定として用いる上記説明のインダクタである。

本発明のインダクタは、構造がとても簡素で生産性に大変優れ、従来にない薄さを実現することができ、回路基板上へのインダクタ設置の作業性を飛躍的に改善することができる。

図を用いて本発明の実施形態を説明する。図１は本発明の薄型インダクタの構成を示す平面図である。本発明は回路基板上の導体パターンと軟磁性材料であるフェライトからなる板状コアにより構成する。回路基板１３上に設けた蛇行状の導体パターン１２上を覆い隠すようにフェライトからなる薄型の板状コア１１が上に載る。このインダクタは回路基板１３上の導体パターン１２を流れる電流の磁界によって発生する板状コア１１の磁束により所定のインダクタンス値を発生することができ、回路基板１３の導体パターン１２の導体距離が長いほどインダクタンス値は高くなり、そのために導体パターン１３は単位面積当たりの導体距離を稼ぐ蛇行状とし、また隣合う導体パターンの間隔Ｓは、導体パターン１２を流れる電流による磁界を考慮した寸法としている。

実施例として、図１の構造のインダクタを作製した。回路基板上に設ける蛇行状の導体パターンは、導体幅を０．２ｍｍ、導体の間隔Ｓを０．２ｍｍとし、前記蛇行状の導体パターンを１０ｍｍ×１０ｍｍの面積内に設けた。なお、前記蛇行導体パターンは最大印加電流を５００ｍＡとしている。前記蛇行導体パターン上に導電抵抗の高いＮｉ−Ｚｎフェライトからなる１０ｍｍ×１２ｍｍ×０．８ｍｍ厚の薄板を載せて、本発明のインダクタを作製した。該インダクタは、非常に薄厚ながら０．１５μＨのインダクタンス値を発生させることができた。

図２は本発明の一実施例を示す分解斜視図であり、回路基板２３上の導体パターンは蛇行導体パターンＡと蛇行導体パターンＢからなり、それぞれの導体パターンには端末Ａ１、Ｂ１が設けられ、接続しない導体パターンを構成している。前記導体パターンＡ、Ｂを覆うコアは、導電抵抗の高いＮｉ−Ｚｎフェライトからなる薄型の板状コア２１であって、該板状コア２１は回路基板の対向面でない扁平な面に、蛇行導体パターンＣを形成し、該導体パターンＣには端末Ｃ１，Ｃ２が存在する。回路基板２３上に板状コア２１取り付けたとき、導体パターンＡの端末Ａ１と導体パターンＣの端末Ｃ１及び導体パターンＢの端末Ｂ１と導体パターンＣの端末Ｃ２を接続する。これにより、導体パターンＡと導体パターンＢ及び導体パターンＣがひとつの長い導体パターンとなることでき、大きなインダクタンス値を発生させることができた。

図３は本発明の別の一実施例を示す断面図である。回路基板３３上の蛇行状の導体パターン３２は、絶縁シート３４を挟んでフェライトからなる板状コア３１に覆われ所定インダクタンスを発生する。板状コア３１にピン状の金属端子３５を設け、回路基板３３側で半田処理することにより回路基板に固定することができた。Ｎｉ−Ｚｎフェライトより透磁率、飽和磁束密度等の磁気特性が優れるＭｎ−Ｚｎフェライトを板状コアに用いる場合は、図３に示す絶縁シート３４あるいは板状コア全体を絶縁処理して使用する必要がある。

図４は本発明の別一実施例を示す分解斜視図である。板状コア４１に設けた端子Ｅ１、Ｅ２、Ｅ３は、板状コアに設けられた孔を使用し、Ｚ字状あるいはコ字状に折り曲げて板状コア４１より容易に外れない形とした表面実装対応の端子である。回路基板４３の導体パターンＤに対して、導体パターンＤの端末Ｄ１と端子Ｅ１がつながり、端子Ｅ１は板状コア４１の蛇行状の導体パターンＥに接続されており、また、導体パターンＥのもう一方の端末は、端子Ｅ２に接続されており、回路基板４３上の導体パターン端Ｆ１につながる。端子Ｅ１、Ｅ２は、板状コア４１の固定と該板状コア４１に設けた導体パターンＥの端子としての働きも兼ねている。また、板状コア４１の端子Ｅ３は、回路基板４３上のスポット状の導体パターンＦ２につながり、板状コア４１を固定する。

基板上の導体パターンを覆う板状コアは、ソフトフェライトに限定するものでなく、薄型の扁平形状にできる軟磁性材料でよく、ソフトフェライト以上の磁気特性で有すものであれば、さらなる小型・薄型化を可能とし、インダクタンス値のアップ等を図ることができる。

本発明のインダクタの実施形態を示す平面図である。本発明のインダクタの一実施例を示す分解斜視図である。本発明のインダクタの一実施例を示す断面図である。本発明のインダクタの一実施例を示す分解斜視図である。従来の薄型インダクタの構造を示す断面図である。

符号の説明

１１：板状コア
１２：導体パターン
１３：基板
Ｓ：導体パターンの導体間距離

Claims

回路導体パターンが施された基板に取り付けられるソフトフェライトからなる薄型の板状コアが、回路基板上の蛇行状に形成された導体パターンを覆うことで所定のインダクタンス値が得られることを特徴とするインダクタ。
平坦な面に蛇行状に形成された回路導体パターンが設けられたソフトフェライトからなる薄型の板状コアは、側面に回路基板上に設けられた蛇行状に形成された導体パターンとの接続端子を有し、前記板状コアは自身の導体パターンを露出させて、基板上の蛇行状導体パターンを覆い、板状コアの接続端子を基板上の導体パターンに接続して、板状コアに対する導体パターンの導体距離を長くすることを特徴とするインダクタ。
薄型の板状コアはその一部に金属端子を備え、回路基板への固定として用いることを特徴とする請求項１及び請求項２記載のインダクタ。