JP2005079523A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性に優れ、高精度なＭＩＭ型構造の静電容量素子を有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】半導体基板上に下部電極および層間絶縁膜（第１の絶縁膜）を形成した後、容量開口領域（第１の開口部）を形成し、第２の絶縁膜を堆積して全面エッチングにより、第１の開口部の側壁にサイドウォールを形成する。その後、容量となる誘電体膜および上部電極を形成するので、容量開口部のエッジ部における誘電体膜のカバレッジを改善でき、信頼性不良を防止できる。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に係り、特に金属−絶縁膜−金属（以下、ＭＩＭと言う）型構造の静電容量素子を搭載した半導体装置およびその製造方法に関するものである。

半導体集積回路の高周波化、高性能化の進展により、衛星放送や携帯電話用のモノリシックマイクロ波集積回路（ＭＭＩＣ）をはじめ、高周波の集積回路に大容量かつ高精度の静電容量素子（以下、単に容量と言う）が求められている。

集積回路に組み込む容量としては、ゲート電極と半導体基板の間に薄いシリコン酸化膜等を挟んだＭＯＳ型容量や、金属−窒化膜−多結晶シリコン構造のＭＮＳ型容量などがある。これらの容量のうち、特に下部電極と上部電極の両方とも金属膜を用いる、いわゆるＭＩＭ（Metal Insulator Metal）型容量は寄生抵抗および寄生容量が小さく、高精度な容量を実現することが可能である（例えば、特許文献１参照）。

以下、従来のＭＩＭ型容量の構造とその製造方法について図面を参照しながら説明する。図３は、従来のＭＩＭ型容量を有する半導体装置の製造工程を示す断面図である。

まず、図３（ａ）に示すように、半導体基板２１の表面に形成した絶縁膜２２上に下部配線用導体層を堆積後、パターニングして下部電極２３を形成し、これら全面に層間絶縁膜２４を堆積する。その後、フォトレジストマスクを用いて反応性イオンエッチング（以下、ＲＩＥと言う）により、ヴィアホールを形成後、タングステン等の金属を埋め込み、金属プラグ２６を形成する。次に、図３（ｂ）に示すように、レジストマスクを用いてＲＩＥにより、容量開口部２７を形成する。その後、図３（ｃ）に示すように、誘電体膜を全面に堆積し、パターニングして、容量となる誘電体膜３１を形成する。最後に、図３（ｄ）に示すように、全面に上部配線用導体層を堆積後、パターニングして上部電極３２ａおよび下部引き出し電極３２ｂを形成することによって、従来のＭＩＭ型容量が形成される。
特開２０００−０８２７７７号公報

しかしながら、上記従来のＭＩＭ型容量の製造方法では、図３（ｃ）の工程において、容量開口部２７に誘電体膜３１を形成する。この際に、容量開口部２７のエッジ３３に加工不良が発生した。図４は、この加工不良を説明するための説明図である。容量開口部２７は、異方性ドライエッチにより形成するため、ヴィアホールの形状と同じように、ほぼ垂直の開口になる。そのため、図４に示すように、エッジ部分に形成される誘電体膜３１のカバレッジが悪く、エッジ部で膜厚が薄くなり、段切れを起こす危険性もある。これは、誘電体膜３１の耐圧不良の原因になり、信頼性に悪影響を及ぼすという問題があった。

本発明は上記従来の問題点を解決するもので、信頼性に優れ、高精度なＭＩＭ型容量を有する半導体装置およびその製造方法を提供することを目的とする。

上記の目的を達成するために、本発明の半導体装置は、静電容量素子を有する半導体装置において、半導体基板の上に形成された第１の導体層からなる下部電極と、下部電極の上に形成された第１の絶縁膜と、第１の絶縁膜に形成され、下部電極の表面に到達する第１の開口部（容量開口領域）と、第１の開口部の側壁に形成された第２の絶縁膜からなるサイドウォールと、第１の開口部およびサイドウォールの上に形成された誘電体膜と、誘電体膜の上に形成された第２の導体層からなる上部電極とを備えたことを特徴とする。

この構成によると、容量開口部の側壁に形成したサイドウォールがあるため、エッジ部の誘電体膜のカバレッジが改善でき、エッジ部で膜厚が薄くなったり、段切れを起こしたりすることを防ぐことができる。また、高単位容量を実現するために、誘電体膜の薄膜化が要求される場合には、いっそう有効である。このように、信頼性に優れ、高精度なＭＩＭ型容量を形成することができる。

また、本発明の半導体装置の製造方法は、静電容量素子を有する半導体装置の製造方法において、半導体基板の上に第１の導体層を堆積し、選択的にエッチングして下部電極を形成する工程（ａ）と、下部電極および半導体基板の上に第１の絶縁膜を形成し、選択的にエッチングして、下部電極の表面に到達する第１の開口部（容量開口領域）を形成する工程（ｂ）と、第１の開口部を含む第１の絶縁膜の上に第２の絶縁膜を堆積する工程（ｃ）と、第２の絶縁膜を異方性エッチングして第１の開口部の側壁にサイドウォールを形成する工程（ｄ）と、第１の開口部およびサイドウォールを含む第１の絶縁膜の上に誘電体膜を堆積し、選択的にエッチングして容量領域を形成する工程（ｅ）と、第１の絶縁膜および誘電体膜の上に第２の導体層を堆積し、選択的にエッチングして上部電極を形成する工程（ｆ）とを備えたことを特徴とする。

この構成によると、第２の絶縁膜を堆積し、全面異方性エッチングするという簡単な工程を追加するだけで、自己整合的にサイドウォールを形成でき、信頼性の高いＭＩＭ型容量を形成することができる。

本発明の構成において、第２の絶縁膜と誘電体膜は同一材料の絶縁膜であることが好ましい。

以上のように、本発明の半導体装置およびその製造方法によれば、容量開口部の側壁に形成したサイドウォールがあるため、エッジ部の誘電体膜のカバレッジが改善でき、エッジ部で膜厚が薄くなったり、段切れを起こしたりすることを防ぐことができるので、信頼性に優れ、高精度なＭＩＭ型容量を形成することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。図１〜図２は、本発明の実施形態におけるＭＩＭ型容量の製造工程を示す断面図である。

まず、図１（ａ）に示すように、シリコン単結晶からなる半導体基板１上に膜厚が１０００ｎｍ程度のシリコン酸化膜２を形成した後、続いて全面に下部電極用金属層（第１の導体層）を堆積し、レジスト膜（図示せず）のパターニングを行い、Ｃｌ₂、ＢＣｌ₃およびＣＨＦ₃等の混合ガスを用いたＲＩＥにより、下部電極３を形成する。下部電極３は、ＴｉＮ（３０ｎｍ）／ＡｌＣｕ（６００ｎｍ）／ＴｉＮ（１００ｎｍ）／Ｔｉ（３０ｎｍ）を連続スパッタ法にて堆積した積層膜である。この時、集積回路中の素子電極と下部配線も同時に形成される。その後、レジスト膜を除去する。

次に、下部電極３を含む半導体基板１上に層間絶縁膜４（第１の絶縁膜）を堆積した後、レジストエッチバック法やＣＭＰ法を用いて層間絶縁膜４を平坦化する。層間絶縁膜４には、プラズマＴＥＯＳ膜（以下、ｐ−ＴＥＯＳ膜）等を用いる。平坦化された層間絶縁膜４の厚さは、およそ１μｍになる。その後、後に形成される上部電極１２ａと下部電極３を接続するため、層間絶縁膜４上にレジスト膜（図示せず）のパターニングを行い、ＣＦ₄、ＣＨＦ₃およびＡｒ等の混合ガスを用いたＲＩＥによりヴィアホール５を形成する。この時、図示していないが、集積回路中の素子電極と下部配線に接続するヴィアホールが同時に形成される。その後、レジスト膜を除去する。

次に、図１（ｂ）に示すように、ヴィアホール５と層間絶縁膜４上に、スパッタ法によりバリアメタルになるＴｉＮ（１００ｎｍ）／Ｔｉ（３０ｎｍ）層と、続けてＣＶＤ法によりプラグになるタングステン（７００ｎｍ）層とを堆積する。その後、これらをヴィアホール５内に埋め込むようにエッチバックして、上部電極１２ａと下部電極３に接続する金属プラグ６を形成する。

次に、図１（ｃ）に示すように、容量形成領域を開口するために、層間絶縁膜４上にレジスト膜（図示せず）のパターニングを行い、ＣＦ₄、ＣＨＦ₃およびＡｒ等の混合ガスを用いたＲＩＥにより、第１の開口部（容量開口領域）７を形成し、下部電極３を露出させる。その後、レジスト膜を除去する。

次に、図１（ｄ）に示すように、容量開口部７、層間絶縁膜４および金属プラグ６を含む半導体基板１全面に、プラズマＣＶＤ法により、膜厚が１０００ｎｍ程度の第１のプラズマシリコン窒化膜８（以下ｐ−ＳｉＮ膜と言う、第２の絶縁膜）を堆積する。

次に、図１（ｅ）に示すように、ＣＦ₄、ＣＨＦ₃およびＡｒ等の混合ガスを用いたＲＩＥにより、第１のｐ−ＳｉＮ膜８を全面異方性エッチングして、自己整合的に、第１の開口部７の側壁にサイドウォール９を形成する。この時、層間絶縁膜４、下部電極３および金属プラグ６が再び露出することになる。サイドウォール９の幅は、第２の絶縁膜８の膜厚とほぼ等しく、１μｍ程度になる。ここで再び開口された領域１０が、第２の開口部（実効容量開口領域）、すなわち、実質的に容量となる領域である。なお、第２の絶縁膜８に、ｐ−ＳｉＮ膜を用いているのは、下地となる層間絶縁膜４に用いたｐ−ＴＥＯＳ膜との選択比を、エッチング条件を工夫することにより上げることができるからであるが、第２の絶縁膜８の膜種およびその膜厚は特に問わない。

次に、図２（ａ）に示すように、第２の開口部１０、サイドウォール９、層間絶縁膜４および金属プラグ６を含む半導体基板１全面に、プラズマＣＶＤ法により、膜厚が１００ｎｍ程度の第２のｐ−ＳｉＮ膜（誘電体膜）を堆積し、レジスト膜（図示せず）のパターニングを行い、ＣＦ₄、ＣＨＦ₃およびＡｒ等の混合ガスを用いたＲＩＥにより、容量領域に誘電体膜１１を形成する。その後、レジスト膜を除去する。なお、誘電体膜の形成にはｐ−ＳｉＮ膜の他に、ｐ−ＴＥＯＳ膜またはプラズマシリコン酸化膜等を用いてもよく、誘電性材料をなすものであれば膜種およびその膜厚を変えても何ら問題ない。

次に、図２（ｂ）に示すように、層間絶縁膜４、誘電体膜１１および金属プラグ６を含む半導体基板１全面に、上部電極用金属層（第２の導体層）を堆積し、レジスト膜（図示せず）のパターニングを行い、Ｃｌ₂、ＢＣｌ₃およびＣＨＦ₃等の混合ガスを用いたＲＩＥにより、上部電極１２ａおよび下部引き出し電極１２ｂを形成する。上部電極１２ａおよび下部引き出し電極１２ｂは、ＴｉＮ（３０ｎｍ）／ＡｌＣｕ（２０００ｎｍ）／ＴｉＮ（３０ｎｍ）を連続スパッタ法にて堆積した積層膜である。この時、集積回路中の素子電極と上部配線も同時に形成される。その後、レジスト膜を除去すると、本実施形態のＭＩＭ型容量が形成される。

以上のように、本実施形態によれば、第１の開口部（容量開口領域）７の側壁に形成したサイドウォール９により、第２の開口部（実効容量開口領域）１０のエッジ部は、なだらかな順テーパ形状になっている。この第２の開口部１０に誘電体膜１１が形成されるため、従来例のような第１の開口部７に形成されたときの誘電体膜１１のカバレッジに比べて、はるかに改善できる。エッジ部で膜厚が薄くなったり、段切れを起こしたりすることがないので、誘電体膜１１の耐圧不良や寿命低下（ＴＤＤＢ不良）になることを防ぐことができる。さらに、高単位容量を実現するために、誘電体膜１１の薄膜化が要求される場合には、いっそう有効である。特に、本実施形態のように、サイドウォール９と誘電体膜１１を同一材料の絶縁膜で形成すると、エッジ部の膜質がより向上するので、誘電体膜の耐圧不良や寿命低下をより一層改善することができる。

また、このような順テーパ形状を作製するために、層間絶縁膜４をウェットエッチや等方性ドライエッチにより、容量開口部を形成する方法も考えられるが、これらは寸法精度に問題がある。容量領域の面積は第２の開口部１０、すなわち、第１の開口部およびサイドウォール９の寸法だけで決まってくる。本実施形態では、第２の絶縁膜８の膜厚さえ管理できれば、自己整合的にサイドウォール９の幅が決まってくるので、容量値のばらつきは最小限に抑えることができる。このようにして、信頼性に優れ、高精度なＭＩＭ型容量を形成することができる。

本発明に係る半導体装置およびその製造方法は、信頼性に優れ、高精度なＭＩＭ型容量を実現するものであり、衛星放送や携帯電話用のモノリシックマイクロ波集積回路等として有用である。

本発明の実施形態におけるＭＩＭ型容量の製造工程を示す断面図 本発明の実施形態におけるＭＩＭ型容量の製造工程を示す断面図 従来のＭＩＭ型容量の製造工程を示す断面図 従来のＭＩＭ型容量における誘電体膜のエッジのカバレッジ不良を示す図

符号の説明

１ 半導体基板
２ 絶縁膜
３ 下部電極（第１の導体層）
４ 層間絶縁膜（第１の絶縁膜）
５ ヴィアホール
６ 金属プラグ
７ 容量開口領域（第１の開口部）
８ 第２の絶縁膜
９ サイドウォール
１０ 実効容量開口領域（第２の開口部）
１１ 誘電体膜（容量領域）
１２ａ 上部電極（第２の導体層）
１２ｂ 下部引き出し電極
２１ 半導体基板
２２ 絶縁膜
２３ 下部電極
２４ 層間絶縁膜
２６ 金属プラグ
２７ 容量開口部
３１ 誘電体膜
３２ａ 上部電極
３２ｂ 下部引き出し電極
３３ 容量エッジ部

Claims (3)

1. 静電容量素子を有する半導体装置において、
   半導体基板の上に形成された第１の導体層からなる下部電極と、前記下部電極の上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成され、前記下部電極の表面に到達する第１の開口部（容量開口領域）と、前記第１の開口部の側壁に形成された第２の絶縁膜からなるサイドウォールと、前記第１の開口部および前記サイドウォールの上に形成された誘電体膜と、前記誘電体膜の上に形成された第２の導体層からなる上部電極とを備えたことを特徴とする半導体装置。
2. 静電容量素子を有する半導体装置の製造方法において、
   半導体基板の上に第１の導体層を堆積し、選択的にエッチングして下部電極を形成する工程（ａ）と、前記下部電極および前記半導体基板の上に第１の絶縁膜を形成し、選択的にエッチングして、前記下部電極の表面に到達する第１の開口部（容量開口領域）を形成する工程（ｂ）と、前記第１の開口部を含む前記第１の絶縁膜の上に第２の絶縁膜を堆積する工程（ｃ）と、前記第２の絶縁膜を異方性エッチングして前記第１の開口部の側壁にサイドウォールを形成する工程（ｄ）と、前記第１の開口部および前記サイドウォールを含む前記第１の絶縁膜の上に誘電体膜を堆積し、選択的にエッチングして容量領域を形成する工程（ｅ）と、前記第１の絶縁膜および前記誘電体膜の上に第２の導体層を堆積し、選択的にエッチングして上部電極を形成する工程（ｆ）とを備えたことを特徴とする半導体装置の製造方法。
3. 前記第２の絶縁膜と前記誘電体膜は同一材料の絶縁膜であることを特徴とする請求項２に記載の半導体装置の製造方法。

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