JP2005079523A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】信頼性に優れ、高精度なMIM型構造の静電容量素子を有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】半導体基板上に下部電極および層間絶縁膜(第1の絶縁膜)を形成した後、容量開口領域(第1の開口部)を形成し、第2の絶縁膜を堆積して全面エッチングにより、第1の開口部の側壁にサイドウォールを形成する。その後、容量となる誘電体膜および上部電極を形成するので、容量開口部のエッジ部における誘電体膜のカバレッジを改善でき、信頼性不良を防止できる。
【選択図】図2
【解決手段】半導体基板上に下部電極および層間絶縁膜(第1の絶縁膜)を形成した後、容量開口領域(第1の開口部)を形成し、第2の絶縁膜を堆積して全面エッチングにより、第1の開口部の側壁にサイドウォールを形成する。その後、容量となる誘電体膜および上部電極を形成するので、容量開口部のエッジ部における誘電体膜のカバレッジを改善でき、信頼性不良を防止できる。
【選択図】図2
Description
本発明は半導体装置およびその製造方法に係り、特に金属−絶縁膜−金属(以下、MIMと言う)型構造の静電容量素子を搭載した半導体装置およびその製造方法に関するものである。
半導体集積回路の高周波化、高性能化の進展により、衛星放送や携帯電話用のモノリシックマイクロ波集積回路(MMIC)をはじめ、高周波の集積回路に大容量かつ高精度の静電容量素子(以下、単に容量と言う)が求められている。
集積回路に組み込む容量としては、ゲート電極と半導体基板の間に薄いシリコン酸化膜等を挟んだMOS型容量や、金属−窒化膜−多結晶シリコン構造のMNS型容量などがある。これらの容量のうち、特に下部電極と上部電極の両方とも金属膜を用いる、いわゆるMIM(Metal Insulator Metal)型容量は寄生抵抗および寄生容量が小さく、高精度な容量を実現することが可能である(例えば、特許文献1参照)。
以下、従来のMIM型容量の構造とその製造方法について図面を参照しながら説明する。図3は、従来のMIM型容量を有する半導体装置の製造工程を示す断面図である。
まず、図3(a)に示すように、半導体基板21の表面に形成した絶縁膜22上に下部配線用導体層を堆積後、パターニングして下部電極23を形成し、これら全面に層間絶縁膜24を堆積する。その後、フォトレジストマスクを用いて反応性イオンエッチング(以下、RIEと言う)により、ヴィアホールを形成後、タングステン等の金属を埋め込み、金属プラグ26を形成する。次に、図3(b)に示すように、レジストマスクを用いてRIEにより、容量開口部27を形成する。その後、図3(c)に示すように、誘電体膜を全面に堆積し、パターニングして、容量となる誘電体膜31を形成する。最後に、図3(d)に示すように、全面に上部配線用導体層を堆積後、パターニングして上部電極32aおよび下部引き出し電極32bを形成することによって、従来のMIM型容量が形成される。
特開2000−082777号公報
しかしながら、上記従来のMIM型容量の製造方法では、図3(c)の工程において、容量開口部27に誘電体膜31を形成する。この際に、容量開口部27のエッジ33に加工不良が発生した。図4は、この加工不良を説明するための説明図である。容量開口部27は、異方性ドライエッチにより形成するため、ヴィアホールの形状と同じように、ほぼ垂直の開口になる。そのため、図4に示すように、エッジ部分に形成される誘電体膜31のカバレッジが悪く、エッジ部で膜厚が薄くなり、段切れを起こす危険性もある。これは、誘電体膜31の耐圧不良の原因になり、信頼性に悪影響を及ぼすという問題があった。
本発明は上記従来の問題点を解決するもので、信頼性に優れ、高精度なMIM型容量を有する半導体装置およびその製造方法を提供することを目的とする。
上記の目的を達成するために、本発明の半導体装置は、静電容量素子を有する半導体装置において、半導体基板の上に形成された第1の導体層からなる下部電極と、下部電極の上に形成された第1の絶縁膜と、第1の絶縁膜に形成され、下部電極の表面に到達する第1の開口部(容量開口領域)と、第1の開口部の側壁に形成された第2の絶縁膜からなるサイドウォールと、第1の開口部およびサイドウォールの上に形成された誘電体膜と、誘電体膜の上に形成された第2の導体層からなる上部電極とを備えたことを特徴とする。
この構成によると、容量開口部の側壁に形成したサイドウォールがあるため、エッジ部の誘電体膜のカバレッジが改善でき、エッジ部で膜厚が薄くなったり、段切れを起こしたりすることを防ぐことができる。また、高単位容量を実現するために、誘電体膜の薄膜化が要求される場合には、いっそう有効である。このように、信頼性に優れ、高精度なMIM型容量を形成することができる。
また、本発明の半導体装置の製造方法は、静電容量素子を有する半導体装置の製造方法において、半導体基板の上に第1の導体層を堆積し、選択的にエッチングして下部電極を形成する工程(a)と、下部電極および半導体基板の上に第1の絶縁膜を形成し、選択的にエッチングして、下部電極の表面に到達する第1の開口部(容量開口領域)を形成する工程(b)と、第1の開口部を含む第1の絶縁膜の上に第2の絶縁膜を堆積する工程(c)と、第2の絶縁膜を異方性エッチングして第1の開口部の側壁にサイドウォールを形成する工程(d)と、第1の開口部およびサイドウォールを含む第1の絶縁膜の上に誘電体膜を堆積し、選択的にエッチングして容量領域を形成する工程(e)と、第1の絶縁膜および誘電体膜の上に第2の導体層を堆積し、選択的にエッチングして上部電極を形成する工程(f)とを備えたことを特徴とする。
この構成によると、第2の絶縁膜を堆積し、全面異方性エッチングするという簡単な工程を追加するだけで、自己整合的にサイドウォールを形成でき、信頼性の高いMIM型容量を形成することができる。
本発明の構成において、第2の絶縁膜と誘電体膜は同一材料の絶縁膜であることが好ましい。
以上のように、本発明の半導体装置およびその製造方法によれば、容量開口部の側壁に形成したサイドウォールがあるため、エッジ部の誘電体膜のカバレッジが改善でき、エッジ部で膜厚が薄くなったり、段切れを起こしたりすることを防ぐことができるので、信頼性に優れ、高精度なMIM型容量を形成することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。図1〜図2は、本発明の実施形態におけるMIM型容量の製造工程を示す断面図である。
まず、図1(a)に示すように、シリコン単結晶からなる半導体基板1上に膜厚が1000nm程度のシリコン酸化膜2を形成した後、続いて全面に下部電極用金属層(第1の導体層)を堆積し、レジスト膜(図示せず)のパターニングを行い、Cl2、BCl3およびCHF3等の混合ガスを用いたRIEにより、下部電極3を形成する。下部電極3は、TiN(30nm)/AlCu(600nm)/TiN(100nm)/Ti(30nm)を連続スパッタ法にて堆積した積層膜である。この時、集積回路中の素子電極と下部配線も同時に形成される。その後、レジスト膜を除去する。
次に、下部電極3を含む半導体基板1上に層間絶縁膜4(第1の絶縁膜)を堆積した後、レジストエッチバック法やCMP法を用いて層間絶縁膜4を平坦化する。層間絶縁膜4には、プラズマTEOS膜(以下、p−TEOS膜)等を用いる。平坦化された層間絶縁膜4の厚さは、およそ1μmになる。その後、後に形成される上部電極12aと下部電極3を接続するため、層間絶縁膜4上にレジスト膜(図示せず)のパターニングを行い、CF4、CHF3およびAr等の混合ガスを用いたRIEによりヴィアホール5を形成する。この時、図示していないが、集積回路中の素子電極と下部配線に接続するヴィアホールが同時に形成される。その後、レジスト膜を除去する。
次に、図1(b)に示すように、ヴィアホール5と層間絶縁膜4上に、スパッタ法によりバリアメタルになるTiN(100nm)/Ti(30nm)層と、続けてCVD法によりプラグになるタングステン(700nm)層とを堆積する。その後、これらをヴィアホール5内に埋め込むようにエッチバックして、上部電極12aと下部電極3に接続する金属プラグ6を形成する。
次に、図1(c)に示すように、容量形成領域を開口するために、層間絶縁膜4上にレジスト膜(図示せず)のパターニングを行い、CF4、CHF3およびAr等の混合ガスを用いたRIEにより、第1の開口部(容量開口領域)7を形成し、下部電極3を露出させる。その後、レジスト膜を除去する。
次に、図1(d)に示すように、容量開口部7、層間絶縁膜4および金属プラグ6を含む半導体基板1全面に、プラズマCVD法により、膜厚が1000nm程度の第1のプラズマシリコン窒化膜8(以下p−SiN膜と言う、第2の絶縁膜)を堆積する。
次に、図1(e)に示すように、CF4、CHF3およびAr等の混合ガスを用いたRIEにより、第1のp−SiN膜8を全面異方性エッチングして、自己整合的に、第1の開口部7の側壁にサイドウォール9を形成する。この時、層間絶縁膜4、下部電極3および金属プラグ6が再び露出することになる。サイドウォール9の幅は、第2の絶縁膜8の膜厚とほぼ等しく、1μm程度になる。ここで再び開口された領域10が、第2の開口部(実効容量開口領域)、すなわち、実質的に容量となる領域である。なお、第2の絶縁膜8に、p−SiN膜を用いているのは、下地となる層間絶縁膜4に用いたp−TEOS膜との選択比を、エッチング条件を工夫することにより上げることができるからであるが、第2の絶縁膜8の膜種およびその膜厚は特に問わない。
次に、図2(a)に示すように、第2の開口部10、サイドウォール9、層間絶縁膜4および金属プラグ6を含む半導体基板1全面に、プラズマCVD法により、膜厚が100nm程度の第2のp−SiN膜(誘電体膜)を堆積し、レジスト膜(図示せず)のパターニングを行い、CF4、CHF3およびAr等の混合ガスを用いたRIEにより、容量領域に誘電体膜11を形成する。その後、レジスト膜を除去する。なお、誘電体膜の形成にはp−SiN膜の他に、p−TEOS膜またはプラズマシリコン酸化膜等を用いてもよく、誘電性材料をなすものであれば膜種およびその膜厚を変えても何ら問題ない。
次に、図2(b)に示すように、層間絶縁膜4、誘電体膜11および金属プラグ6を含む半導体基板1全面に、上部電極用金属層(第2の導体層)を堆積し、レジスト膜(図示せず)のパターニングを行い、Cl2、BCl3およびCHF3等の混合ガスを用いたRIEにより、上部電極12aおよび下部引き出し電極12bを形成する。上部電極12aおよび下部引き出し電極12bは、TiN(30nm)/AlCu(2000nm)/TiN(30nm)を連続スパッタ法にて堆積した積層膜である。この時、集積回路中の素子電極と上部配線も同時に形成される。その後、レジスト膜を除去すると、本実施形態のMIM型容量が形成される。
以上のように、本実施形態によれば、第1の開口部(容量開口領域)7の側壁に形成したサイドウォール9により、第2の開口部(実効容量開口領域)10のエッジ部は、なだらかな順テーパ形状になっている。この第2の開口部10に誘電体膜11が形成されるため、従来例のような第1の開口部7に形成されたときの誘電体膜11のカバレッジに比べて、はるかに改善できる。エッジ部で膜厚が薄くなったり、段切れを起こしたりすることがないので、誘電体膜11の耐圧不良や寿命低下(TDDB不良)になることを防ぐことができる。さらに、高単位容量を実現するために、誘電体膜11の薄膜化が要求される場合には、いっそう有効である。特に、本実施形態のように、サイドウォール9と誘電体膜11を同一材料の絶縁膜で形成すると、エッジ部の膜質がより向上するので、誘電体膜の耐圧不良や寿命低下をより一層改善することができる。
また、このような順テーパ形状を作製するために、層間絶縁膜4をウェットエッチや等方性ドライエッチにより、容量開口部を形成する方法も考えられるが、これらは寸法精度に問題がある。容量領域の面積は第2の開口部10、すなわち、第1の開口部およびサイドウォール9の寸法だけで決まってくる。本実施形態では、第2の絶縁膜8の膜厚さえ管理できれば、自己整合的にサイドウォール9の幅が決まってくるので、容量値のばらつきは最小限に抑えることができる。このようにして、信頼性に優れ、高精度なMIM型容量を形成することができる。
本発明に係る半導体装置およびその製造方法は、信頼性に優れ、高精度なMIM型容量を実現するものであり、衛星放送や携帯電話用のモノリシックマイクロ波集積回路等として有用である。
1 半導体基板
2 絶縁膜
3 下部電極(第1の導体層)
4 層間絶縁膜(第1の絶縁膜)
5 ヴィアホール
6 金属プラグ
7 容量開口領域(第1の開口部)
8 第2の絶縁膜
9 サイドウォール
10 実効容量開口領域(第2の開口部)
11 誘電体膜(容量領域)
12a 上部電極(第2の導体層)
12b 下部引き出し電極
21 半導体基板
22 絶縁膜
23 下部電極
24 層間絶縁膜
26 金属プラグ
27 容量開口部
31 誘電体膜
32a 上部電極
32b 下部引き出し電極
33 容量エッジ部
2 絶縁膜
3 下部電極(第1の導体層)
4 層間絶縁膜(第1の絶縁膜)
5 ヴィアホール
6 金属プラグ
7 容量開口領域(第1の開口部)
8 第2の絶縁膜
9 サイドウォール
10 実効容量開口領域(第2の開口部)
11 誘電体膜(容量領域)
12a 上部電極(第2の導体層)
12b 下部引き出し電極
21 半導体基板
22 絶縁膜
23 下部電極
24 層間絶縁膜
26 金属プラグ
27 容量開口部
31 誘電体膜
32a 上部電極
32b 下部引き出し電極
33 容量エッジ部
Claims (3)
- 静電容量素子を有する半導体装置において、
半導体基板の上に形成された第1の導体層からなる下部電極と、前記下部電極の上に形成された第1の絶縁膜と、前記第1の絶縁膜に形成され、前記下部電極の表面に到達する第1の開口部(容量開口領域)と、前記第1の開口部の側壁に形成された第2の絶縁膜からなるサイドウォールと、前記第1の開口部および前記サイドウォールの上に形成された誘電体膜と、前記誘電体膜の上に形成された第2の導体層からなる上部電極とを備えたことを特徴とする半導体装置。 - 静電容量素子を有する半導体装置の製造方法において、
半導体基板の上に第1の導体層を堆積し、選択的にエッチングして下部電極を形成する工程(a)と、前記下部電極および前記半導体基板の上に第1の絶縁膜を形成し、選択的にエッチングして、前記下部電極の表面に到達する第1の開口部(容量開口領域)を形成する工程(b)と、前記第1の開口部を含む前記第1の絶縁膜の上に第2の絶縁膜を堆積する工程(c)と、前記第2の絶縁膜を異方性エッチングして前記第1の開口部の側壁にサイドウォールを形成する工程(d)と、前記第1の開口部および前記サイドウォールを含む前記第1の絶縁膜の上に誘電体膜を堆積し、選択的にエッチングして容量領域を形成する工程(e)と、前記第1の絶縁膜および前記誘電体膜の上に第2の導体層を堆積し、選択的にエッチングして上部電極を形成する工程(f)とを備えたことを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜と前記誘電体膜は同一材料の絶縁膜であることを特徴とする請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003311513A JP2005079523A (ja) | 2003-09-03 | 2003-09-03 | 半導体装置およびその製造方法 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008010609A (ja) * | 2006-06-29 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
CN102779729A (zh) * | 2012-05-04 | 2012-11-14 | 上海华力微电子有限公司 | 一种形成多层台阶结构的工艺路线 |
CN114823640A (zh) * | 2022-06-28 | 2022-07-29 | 广州粤芯半导体技术有限公司 | Tddb性能提升的金属电容结构及其制造方法 |
-
2003
- 2003-09-03 JP JP2003311513A patent/JP2005079523A/ja active Pending
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