JP4018615B2 - 半導体装置及びその製造方法 - Google Patents
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Description
第1の実施形態は、ダマシン構造のCu配線を有する半導体装置について説明する。以下、第1の実施形態における半導体装置の製造方法について説明する。
第2の実施形態は、Al配線を有する半導体装置について説明する。以下、第2の実施形態における半導体装置の製造方法について説明する。
第3の実施形態は、ダマシン構造のCu配線と積層構造のキャパシタとを有する半導体装置について説明する。以下、第3の実施形態における半導体装置の製造方法について説明する。
Claims (3)
- 配線溝を有する第1の絶縁膜と、
前記配線溝内に埋め込まれた配線と、
全面に形成された第2の絶縁膜と、
前記第2の絶縁膜上に前記配線の一部分と重なるように形成された第1の電極膜と、
前記第1の電極膜上の一部分に形成された第3の絶縁膜と、
前記第3の絶縁膜上に形成された第2の電極膜と、
全面に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜内に形成された前記配線と接続する第1のViaホールと、
前記第1の層間絶縁膜内に形成された前記第2の電極膜と接続する第2のViaホールと、
前記第1の層間絶縁膜内に形成された前記第1の電極膜と接続する第3のViaホールと、
前記第2の層間絶縁膜内に形成された前記第1、第2、第3のViaホール上にそれぞれ位置する配線溝と
を具備することを特徴とする半導体装置。 - 前記配線と前記第1の電極膜と前記第2の絶縁膜とにより第1のキャパシタが形成され、前記第1、第2の電極膜と前記第3の絶縁膜とにより第2のキャパシタが形成されており、前記第1、第2のキャパシタは容量が異なることを特徴とする請求項1記載の半導体装置。
- 第1の絶縁膜内に配線溝を形成する工程と、
前記第1の絶縁膜上及び前記配線溝内に配線材を形成する工程と、
前記第1の絶縁膜が露出するまで前記配線材を平坦化し、前記配線溝内に配線を形成する工程と、
全面に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第1の電極膜を形成する工程と、
前記配線上の一部分に前記第1の電極膜が残るように、前記第1の電極膜を除去する工程と、
全面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上に第2の電極膜を形成する工程と、
前記第1の電極膜上のみに残るように、前記第3の絶縁膜及び前記第2の電極膜を除去する工程と、
全面に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜を除去し、前記第1の層間絶縁膜内に、前記配線と接続する第1のViaホールと、前記第2の電極膜と接続する第2のViaホールと、前記第1の電極膜と接続する第3のViaホールとを形成する工程と、
前記第2の層間絶縁膜を除去し、前記第2の層間絶縁膜内の前記第1、第2、第3のViaホール上に配線溝をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
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