JP2005079316A - エッチング方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 素子分離領域あるいはＳｉ基板のエッチングを抑えつつ、High-k膜のエッチングを行う。
【解決手段】 下層基板上に形成された酸化ハフニウム、あるいは、酸化ジルコニウム系の材料からなる膜をエッチングする際に、エッチング液として、フッ素化合物及び有機酸を含む水溶液を用いる。また、ゲート絶縁膜として、酸化ジルコニウム系、あるいは、酸化ハフニウム系の材料からなる膜を用いた場合に、ゲート電極加工の際、このエッチング方法により、このゲート絶縁膜のエッチングを行う。
【選択図】 図２

Description

この発明はエッチング方法及び半導体装置の製造方法に関する。更に、具体的には、高誘電率膜をエッチングする方法及びこれを用いた半導体装置の製造方法に関するものである。

近年、微細化プロセスの進歩に伴い、トランジスタにおいても、ゲート長の微細化が急速に進み、現在では、０．１μm以下のゲート長が可能になりつつある。ゲート長の微細化と共に、動作速度は向上するが、一方で、単にゲート長を微細化するだけでは、消費電力が増大してしまう。そこで、消費電力を低減するため、ゲート長の微細化と共に、スケーリング則に従って、ゲート絶縁膜の膜厚を薄くする必要がある。例えば、ゲート長が０．１μm以下となった場合、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness；酸化膜換算膜厚）を、約１．０〜２．０nm以下にまでする必要がある。しかし、このように、ゲート絶縁膜を薄膜化すると、従来のＳｉＯ_２からなるゲート絶縁膜では、トンネル電流が増大し、リーク電流が増大するという問題を回避することができない。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜とする）を用いる方法が考えられている。ゲート絶縁膜として、High-k膜を用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、同時に、ＥＯＴを薄くして消費電力の低下を測ることができる。

ここで、High-k膜は、一般に、比誘電率がＳｉＯ_２膜より高い膜であり、例えば、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＺｒＳｉＯ_４、ＨｆＳｉＯ_４等が挙げられる。このようなHigh-k膜を用いることにより、ゲート長が、０．１μm以下の場合にも、ゲート絶縁膜の物理的膜厚を、５nm程度とすることができるため、トンネル効果によるゲートリーク電流を抑制することができる（例えば、特許文献１参照）。

High-k膜をゲート電極として用いる場合のトランジスタの製造方法の１つとして、次のような方法がある。
まず、Ｓｉ基板上を素子分離領域により区画し、この区画領域にウェルを形成した後、ウェル上に、ＳｉＯ_２膜、High-k膜、ゲート電極材料であるポリシリコン膜等、ハードマスクとなるＳｉＯ_２膜等を順に堆積する。その後、ゲート電極のパターニングを行う。具体的には、まず、フォトレジスト剤を塗布し、リソグラフィー技術によりフォトレジストにパターンを形成し、レジストマスクを形成する。その後、このレジストマスクをマスクとして、最上層のＳｉＯ_２膜をエッチングした後、レジストマスクを除去する。エッチングされたＳｉＯ_２膜をハードマスクとして、ポリシリコン膜をエッチングし、次いで、High-k膜、ＳｉＯ_２膜を順にエッチングする。

特開２００２−７５９７２号公報

High-k膜のエッチングの際には、ドライエッチングを行う方法が検討されている。しかし、High-k膜と、下層のＳｉＯ_２膜とのエッチング選択比は小さい。従って、High-k膜をエッチングする際にドライエッチング技術を用いると、選択エッチングが困難となる場合がある。また、ＳｉＯ_２膜下層のＳｉ基板と、High-k膜とのエッチング選択比は、更に小さいため、ドライエッチングの際に、Ｓｉ基板までエッチングが進んでしまうことも考えられる。ここで、ＳｉＯ_２膜からなる素子分離領域の過剰なエッチングや、Ｓｉ基板のエッチングによる損傷は、半導体のデバイス特性に影響を与えるため問題である。

また、このようなHigh-k膜は、ゲート絶縁膜だけでなく、様々な場合に、ＳｉＯ_２膜、あるいは、Ｓｉ等、ドライエッチングでは選択エッチングの困難な材料膜と近接して用いられる。この場合にも、High-k膜のみを選択的にエッチングすることは困難であり、近接するＳｉＯ_２や、Ｓｉがエッチングされてしまうため問題となる。

従って、この発明は、上述のような問題を解決し、ＳｉＯ_２やＳｉ等、他の部分の過剰なエッチングを抑えつつ、High-k膜を選択的に除去できるようにしたエッチング方法及びこのエッチング方法を用いた半導体装置の製造方法を提案するものである。

この発明のエッチング方法は、下層基板上に形成された酸化ハフニウム系、あるいは、酸化ジルコニウム系の材料からなる膜をエッチングする際に、
エッチング液として、有機酸及びフッ素化合物を含む水溶液を用いるものである。

また、この発明の半導体装置の製造方法は、基板に、ゲート絶縁膜として、酸化ハフニウム系、あるいは、酸化ジルコニウム系の材料からなる膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を構成する材料膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極材料膜を、所定の形状に加工して、ゲート電極を形成するゲート電極加工工程と、
前記ゲート絶縁膜のうち、前記ゲート電極加工後に、表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、この発明のエッチング方法を用いて行うものである。

この発明においては、高誘電率膜である酸化ハフニウム系、あるいは、酸化ジルコニウム系の材料からなる膜をエッチングする際に、エッチング液として、有機酸及びフッ素化合物を含むエッチング液を用いる。これにより、これらの高誘電率膜のエッチングの際、ＳｉＯ_２や、あるいは、Ｓｉ等に対するエッチング選択比を大きくとることができる。従って、不要部分に残渣を残すことなく高誘電率膜を除去することができ、一方で、ＳｉＯ_２やＳｉ等の過剰なエッチングを抑え、正確なエッチングを行うことができる。

以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。

この発明の実施の形態の概要を説明すると、まず、エッチングの対象となる膜は、酸化ハフニウム系、あるいは、酸化ジルコニウム系の材料からなる高誘電率膜（以下、High-k膜とする）である。そして、これらのHigh-k膜形成後、エッチングの際に、エッチング液として、フッ素化合物、及び、有機酸を含むエッチング液を用いる。

エッチング液に含有させるフッ素化合物の割合は、０．０１〜１．０重量%程度、有機酸の割合は、１．０〜１０重量%程度が好適である。残りの重量%は純水が占める。
この発明は、特に、これらの割合に限定されるものではないが、例えば、フッ素化合物の割合が、０．０１重量%未満の場合、上記のHigh-k膜を溶解除去する効果が小さくなる恐れがある。また、１．０重量%より大きくした場合には、上記のHigh-k膜だけでなく、ＳｉＯ_２や、Ｓｉ等をエッチングする効果が大きくなりすぎる恐れがある。このため、例えば、トランジスタの形成の場合に、High-k膜のエッチングと同時に、素子分離領域のＳｉＯ_２のエッチングが進み、リーク電流を増大させる等、デバイス特性を劣化させる問題を引き起こすことが考えられる。

また、有機酸は、ここでは、エッチング液のｐＨ緩衝材としての役割を果たすものであると考えられる。従って、この発明が必ずしもこの範囲に限定されるものではないが、有機酸の割合が、１．０〜１０重量%の範囲外となると、上記のHigh-k膜を溶解除去する効果が小さくなることが考えられる。

また、エッチング液に含有させるフッ素化合物としては、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、フッ化テトラメチルアンモニウム等があげられる。エッチング液は、これらのフッ素化合物のうちいずれか１種類を含むものでもよく、また、複数種類を含むものでも良い。

また、エッチング液に含有させる有機酸としては、ギ酸、酢酸、シュウ酸、プロピオン酸、メルカプト酢酸があげられる。エッチング液は、これらの有機酸のうちいずれか１種類を含むものでもよく、また、複数種類を含むものでも良い。

エッチング液の温度としては、約２０〜８０℃が好適である。この発明は、特にこの温度に限定されるものではないが、２０℃未満の場合、エッチング液と上記のHigh-k膜との反応が起こりにくく、エッチング速度が遅くなることが考えられる。また、８０℃以上となった場合、フッ素化合物の影響により、ＳｉＯ_２のエッチング速度が、上記のHigh-k膜のエッチング速度よりも速くなってしまう。この場合、例えば、素子分離領域のＳｉＯ_２の減少によるリーク電流の増大等、デバイス特性を劣化させる問題が考えられる。

以下、具体的に、上記のHigh-k膜を、上記のエッチング液を用いてエッチングする方法を適用した１例として、上記のHigh-k膜をゲート絶縁膜として用いたトランジスタを形成する場合について説明する。但し、この発明は、下記に説明する実施の形態に限定されるものではない。

実施の形態．
図１は、この発明の実施の形態におけるトランジスタ１００を説明するための断面模式図である。
図１に示すように、トランジスタ１００においては、Ｓｉ基板２の、素子分離領域４により分離された領域に、ウェル６が形成されている。ここで、素子分離領域４は、ＳｉＯ_２により構成される。Ｓｉ基板のウェル６が形成された領域上には、界面ゲート絶縁膜として、ＳｉＯ_２膜１０が形成され、更に、その上に、ゲート絶縁膜として、High-k膜であるＨｆＯ_２膜１２が形成されている。また、ＨｆＯ_２膜１２上には、ゲート電極であるポリシリコン膜１４が形成され、更に、その上にＳｉＯ_２膜１６が形成されている。Ｓｉ基板２表面付近のゲート電極外側には、拡散層１８が形成されている。

上述のようなトランジスタ１００を形成する場合の形成方法について説明する。
図２は、この実施の形態におけるトランジスタ１００の製造方法を説明するためのフロー図である。また、図３〜図６は、トランジスタ１００製造過程における状態を説明するための断面模式図である。

まず、図３に示すように、Ｓｉ基板２上に素子分離領域４を形成する（ステップＳ２）。素子分離領域４は、酸化拡散工程と、ＣＶＤ（chemical Vapor Deposition）工程とを行うことにより形成する。また、素子分離領域４形成においては、Ｓｉ基板２を保護するため、Ｓｉ基板２上に、ＳｉＯ_２膜２０及びＳｉＮ膜２２を形成する。その後、Ｓｉ基板２にホウ素イオンを注入し、例えばＲＴＡ（Rapid Thermal Annealing）等により熱処理を加え、ウェル６を形成する（ステップＳ４）。なお、ＳｉＯ_２膜２０、ＳｉＮ膜２２は、ＳｉＯ_２膜１０形成前に除去される。

次に、図４に示すように、Ｓｉ基板２上に、ＳｉＯ_２膜１０を形成する（ステップＳ６）。ＳｉＯ_２膜１０の膜厚は、約１nmである。次に、ＳｉＯ_２膜１０上に、High-k膜であるＨｆＯ_２膜１２を形成する（ステップＳ８）。ここで、ＨｆＯ_２膜１２は、スパッタ法により形成し、その膜厚約３〜４nmとする。また、成膜後、約１秒間、約１０５０℃の熱処理を加える。

次に、図５に示すように、ＨｆＯ_２膜１２上に、ポリシリコン膜１４を形成する（ステップＳ１０）。ポリシリコン膜１４は、ゲート電極となる材料膜であり、その膜厚は、約１５０nmである。次に、ポリシリコン膜１４上に、ＳｉＯ_２膜１６を形成する（ステップＳ１２）。ＳｉＯ_２膜１６は、ゲート加工の際ハードマスクとなる膜である。その後、ＳｉＯ_２膜上のゲート電極を形成する位置に、レジストマスク２４を形成する（ステップＳ１４）。ここでは、ＳｉＯ_２膜１６上に、レジストを塗布し、フォトリソグラフィ技術により、パターン形成を行う。

次に、図６に示すように、レジストマスク２４をマスクとして、ＳｉＯ_２膜１６のドライエッチングを行う（ステップＳ１６）。その後、レジストマスク２４を除去し（ステップＳ１８）、ＳｉＯ_２膜１６をマスクとして、ポリシリコン膜１４のドライエッチングを行う（ステップＳ２０）。このエッチングの際、ポリシリコン膜１４下層のＨｆＯ_２膜１２がエッチングされても良いが、プラズマやイオンによるＳｉ基板２へのダメージを避けるため、少なくとも、約１nm程度の膜厚を残すようにする。なお、この実施の形態においては、１．２nm程度の膜圧を残す。

次に、ＨｆＯ_２膜１２の除去と、ＳｉＯ_２膜の除去を行う（ステップＳ２２）。ここでは、上述したような、フッ素化合物、及び、有機酸を含むエッチング液を用い浸漬式洗浄を行う。エッチング液は、フッ素化合物を、０．０１〜１．０重量%程度、有機酸を、１．０〜１０重量%程度含むものを用いる。残りの重量%は純水が占める。エッチング液の温度は、約４０℃、浸漬時間は、約１０分間とする。これにより、ＨｆＯ_２膜１２、及び、ＳｉＯ_２膜１０が除去される。

その後、イオン注入による拡散層１８の形成（ステップＳ２４）により、図１に示すようなトランジスタ１００を形成することができる。また、必要に応じて、サイドウォール形成、イオン注入等を行うことにより、ソース/ドレイン、エクステンションを含む拡散層を有するトランジスタを形成することができる。また、必要に応じて、トランジスタ１００上に、多層配線を形成することにより多層配線構造の半導体装置を得ることができる。

以上説明したように、この発明によれば、ゲート電極加工のためのポリシリコン膜１４のドライエッチング後に、残存するＨｆＯ_２膜１２と、ＳｉＯ_２膜１０を、フッ素化合物、及び、有機酸を含むエッチング液による浸漬式洗浄により除去する。これにより、ＨｆＯ_２膜１２と、素子分離領域４のＳｉＯ_２膜とのエッチング選択比、あるいは、Ｓｉ基板２とのエッチング選択比を十分に高くとった状態で、不要のＨｆＯ_２膜１２を選択的に除去することができる。従って、素子分離領域４が過剰なエッチングにより減少することによるリーク電流の増大や、Ｓｉ基板２がエッチングされることによるデバイス特性の劣化を抑えることができ、デバイス特性の良好な半導体装置を得ることができる。

具体的に、この実施の形態におけるＨｆＯ_２膜１２除去の結果を、比較例をあげて説明する。図７及び図８は、ゲート電極付近の電子顕微鏡写真であり、図７は、実施の形態の場合を示し、図８は比較例の場合を示す。
表１は、この実施の形態で用いたエッチング条件と、比較例におけるエッチング条件を表すものである。

表１に示すように、この実施の形態においては、ＨｆＯ_２膜１２成膜後、約１０５０℃、約１秒間のアニールを行っている。また、ＨｆＯ_２膜１２除去工程におけるエッチング液は、フッ素化合物、及び、有機酸を含む。また、フッ素化合物、有機酸の含有量は、それぞれ、０．０１〜１．０重量%程度、１．０〜１０重量%程度である。また、エッチング液の温度は、約４０℃、洗浄時間は、約１０分間である。
これに対して、比較例においては、アニール条件は実施の形態と同様であるが、エッチング液として、約１０％のフッ酸を用い、エッチング液の温度を、約２５℃としている。洗浄時間は実施の形態と同様に１０分間である。

表２は、上述したような条件での、実施の形態の場合と、比較例におけるＨｆＯ_２膜１２と、素子分離領域４のＳｉＯ_２の膜厚について表した表である。

表２に示すように、比較例の場合、ＨｆＯ_２膜１２の膜厚は、除去前は、約１．２nmであり、除去後は、０nmであり完全に除去されている。また、素子分離領域４は、除去前は、２７０nmであるが、除去後は、約２６９nm除去され、残りが約１nmとなっている。素子分離領域が１nmにまで減少すれば、素子分離能力が低下し、リーク電流が増大してしまうため問題である。

一方、この実施の形態の場合、ＨｆＯ_２膜１２は、除去前は、約１．２nmであるが、除去処理後、０nmとなり、完全に除去される。また、素子分離領域４は、約６nmのみエッチングされただけで、除去処理後も２６４nm残り、十分に高い素子分離能力を確保できていることがわかる。

また、図８に示すように、比較例の場合には、ゲート電極の外側の領域に、ＨｆＯ_２膜１２が残存し、フッ酸により、ＨｆＯ_２が除去できないことがわかる。これに対して、図７に示すように、この実施の形態の場合、ゲート電極付近には、ＨｆＯ_２膜１２の残渣は見られず、完全に除去できることがわかる。

なお、この実施の形態において、ＨｆＯ_２膜１２下層に、ＳｉＯ_２膜１０を形成する場合について説明した。しかし、この発明はこれに限るものではなく、この発明の対象となるHigh-k膜を、直接、Ｓｉ基板２上に形成するものであってもよい。このようにしても、Ｓｉ基板２と、High-k膜とのエッチング選択比は、十分に大きいことから、Ｓｉ基板２のエッチングを抑え、良好なデバイス特性の半導体装置を得ることができる。

また、この実施の形態においては、ゲート絶縁膜として、ＨｆＯ_２膜１２を用いる場合について説明した。しかし、この発明は、これに限るものではなく、他の酸化ハフニウム系の膜や、酸化ジルコニウム系の膜を用いるものであってもよい。

また、この発明においては、ＨｆＯ_２膜１２除去の際、浸漬式洗浄を用いる場合について説明した。しかし、この発明は、浸漬式洗浄に限るものではなく、他の洗浄、エッチング方法を用いるものであってもよい。他の方法の１例としては、この発明のエッチング液を、霧状にして吹きつけるスプレー式洗浄等が考えられる。

また、この発明において、各膜の成膜方法、成膜材料、またエッチング方法等は、この実施の形態において説明したものに限定されるものではない。各膜の成膜材料や成膜方法は、この発明の範囲内で適宜選択し得るものである。例えば、ゲート電極としてポリシリコン膜１６を用いる場合について説明したが、ポリシリコンゲートに代えて、メタルゲートを用いるもの等にも適用することができる。

なお、例えば、実施の形態１において、ステップＳ８、１０を実行することにより、それぞれ、この発明のゲート絶縁膜形成工程、ゲート電極形成工程が実行され、ステップＳ１４〜Ｓ２０を実行することにより、この発明のゲート電極形成工程が実行され、ステップＳ２２を実行することにより、ゲート絶縁膜除去工程が実行される。

この発明の実施の形態におけるトランジスタの構成を説明するための断面模式図である。 この発明の実施の形態におけるトランジスタの製造方法を説明するためのフロー図である。 この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。 この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。 この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。 この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。 この発明の実施の形態におけるトランジスタのゲート電極付近の顕微鏡写真である。 比較例におけるトランジスタのゲート電極付近の顕微鏡写真である。

符号の説明

１００ トランジスタ
２ Ｓｉ基板
４ 素子分離領域
６ ウェル
１０ ＳｉＯ_２膜
１２ ＨｆＯ_２膜
１４ ポリシリコン膜
１６ ＳｉＯ_２膜
１８ 拡散層
２０ ＳｉＯ_２膜
２２ ＳｉＮ膜
２４ レジストマスク

Claims (9)

1. 下層基板上に形成された酸化ハフニウム系、あるいは、酸化ジルコニウム系の材料からなる膜をエッチングする際に、
   エッチング液として、有機酸及びフッ素化合物を含む水溶液を用いることを特徴とするエッチング方法。
2. 前記エッチング液は、前記フッ素化合物の含有量が、約０．０１〜１．０重量％であることを特徴とする請求項１に記載のエッチング方法。
3. 前記エッチング液は、前記有機酸の含有量が、約１．０〜１０重量％であることを特徴とする請求項１または２に記載のエッチング方法。
4. 前記フッ素化合物は、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、及び、フッ化テトラメチルアンモニウムのうち、少なくとも１種類を含むことを特徴とする請求項１から３のいずれかに記載のエッチング方法。
5. 前記有機酸は、ギ酸、酢酸、シュウ酸、プロピオン酸、及び、メルカプト酢酸のうち、少なくとも１種類を含むことを特徴とする請求項１から４のいずれかに記載のエッチング方法。
6. 前記エッチング液の温度を約２０〜８０℃とすることを特徴とする請求項１から５のいずれかに記載のエッチング方法。
7. 前記除去工程は、浸漬洗浄法により行うことを特徴とする請求項１から６のいずれかに記載のエッチング方法。
8. 前記除去工程は、スプレー洗浄法により行うことを特徴とする請求項１から６のいずれかに記載のエッチング方法。
9. 基板に、ゲート絶縁膜として、酸化ハフニウム系、あるいは、酸化ジルコニウム系の材料からなる膜を形成するゲート絶縁膜形成工程と、
   前記ゲート絶縁膜上に、ゲート電極を構成する材料膜を形成するゲート電極材料膜形成工程と、
   前記ゲート電極材料膜を、所定の形状に加工して、ゲート電極を形成するゲート電極加工工程と、
   前記ゲート絶縁膜のうち、前記ゲート電極加工後に、表面に露出する部分を除去するゲート絶縁膜除去工程と、
   を備え、
   前記ゲート絶縁膜除去工程は、請求項１から８のいずれかに記載のエッチング方法を用いて行うことを特徴とする半導体装置の製造方法。

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