JP2005072246A

JP2005072246A - 半導体装置の製造方法

Info

Publication number: JP2005072246A
Application number: JP2003299889A
Authority: JP
Inventors: Shusuke Iwadate; 秀典岩舘
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-08-25
Filing date: 2003-08-25
Publication date: 2005-03-17

Abstract

【課題】エピタキシャル領域を形成しないＢｉＣＭＯＳの製造方法において、ＣＭＯＳから半導体基板を介してＢＪＴへ廻り込む電気ノイズを除去し、かつＮ型とＰ型のＢＪＴを混載する高性能のＢｉＣＭＯＳを低い製造コストで実現する。
【解決手段】第１のＢＪＴのコレクタ、及び第２のＭＯＳのウェルを成す一導電型の第１拡散層２を形成する工程と、第２のＢＪＴのコレクタ、及び第１のＭＯＳのウェルを成す逆導電型の第２拡散層３を形成する工程と、第１拡散層下部２及び第２拡散層下部３に逆導電型の第３拡散層５を形成する工程と、第１のＢＪＴ領域の第１拡散層２下部に一導電型の第６拡散層を形成する工程とを備えることによって、素子が半導体基板から分離さるため半導体基板を介する電気ノイズを除去することができ、かつＮ型ＢＪＴとＰ型ＢＪＴを同時に搭載した高性能のＢｉＣＭＯＳを低い製造コストで実現することができる
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、製造コストの低減を図りつつ、ＣＭＯＳとの互換性に優れる高性能なＢｉＣＭＯＳ型の半導体装置の製造方法に関するものである。

半導体のプロセス技術の微細化に伴い、電子機器の小型化・低価格化が進み、システムを一つの回路に集積するようになっている。このため、デジタル回路を構成する相補型ＭＯＳトランジスタ（以下、ＣＭＯＳと称す）とアナログ回路を構成するバイポーラトランジスタ（以下、ＢＪＴと称す）が混載されるＢｉＣＭＯＳ型の集積回路（以下、ＢｉＣＭＯＳと称す）が利用されている。そして、デジタル回路とアナログ回路を一つのシステムに集積してコストメリットを出すためにＢＪＴ形成に必要な埋め込み領域及びエピタキシャル領域を形成しないＢｉＣＭＯＳの製造方法が考案されている。

従来の、埋め込み領域及びエピタキシャル領域を形成しないタイプのＢＪＴの製造方法としては、ＣＭＯＳのウェルとＢＪＴのコレクタを別々に形成する方法があった（特許文献１参照）。

図１１は、特許文献１に記載された従来の埋め込み領域及びエピタキシャル領域を形成しないタイプのＢＪＴの製造方法であり、１は一導電型半導体基板、２は一導電型の拡散層、３は逆電動型の拡散層、４はフィールド酸化膜、１８は逆電動型の拡散層である。

図１１において、ＣＭＯＳのウェルを成す一導電型の拡散層２と逆電動型の拡散層３を形成する前にＢＪＴのコレクタを成す逆導電型の拡散層１８を形成し、かつ、これらのコレクタとウェルはイオン注入及び熱処理で形成されていた。
特開２００２―５０７０８号公報

しかしながら、前述した従来の構成では、ＣＭＯＳのウェル及びＢＪＴのコレクタを独立して形成するため、ＣＭＯＳとＢＪＴは、それぞれ必要とされる電源電圧に対応した素子を形成することが可能となる。しかし、ＣＭＯＳのウェル及びＢＪＴのコレクタが半導体基板から分離されていないため、ＣＭＯＳから半導体基板を介してＢＪＴへ廻り込む電気ノイズを除去することができず、アナログ・デジタル混載回路において素子特性を劣化させ、かつ、Ｎ型とＰ型のＢＪＴを混載することができないという課題を有していた。

本発明は、前記従来の課題を解決するもので、製造コストの低減を図りつつ、ＣＭＯＳとの互換性に優れる高性能なＢｉＣＭＯＳの製造方法を提供することを目的とする。

前記従来の課題を解決するために、本発明の半導体装置の製造方法は、一導電型半導体基板の一主面の第１の素子領域に第１のバイポーラトランジスタを備え、前記一主面の第２の素子領域に第２のバイポーラトランジスタを備え、前記一主面の第３の素子領域に第１のＭＯＳトランジスタを備え、前記一主面の第４の素子領域に第２のＭＯＳトランジスタを備えた半導体装置の製造方法であって、前記第１の素子領域と前記第４の素子領域に前記第１のバイポーラトランジスタのコレクタ、及び前記第２のＭＯＳトランジスタのウェルを成す一導電型の第１拡散層を形成する工程と、前記第２の素子領域と前記第３の素子領域に前記第２のバイポーラトランジスタのコレクタ、及び前記第１のＭＯＳトランジスタのウェルを成す逆導電型の第２拡散層を形成する工程と、前記第１拡散層下部及び前記第２拡散層下部に逆導電型の第３拡散層を形成する工程と、前記第１素子領域の前記第１拡散層下部に一導電型の第４拡散層を形成する工程とを備えている。

この製造方法によって、ＣＭＯＳ及びＢＪＴが半導体基板から分離され、ＣＭＯＳから半導体基板を介してＢＪＴへ廻り込む電気ノイズを除去することができるため、アナログ・デジタル混載回路における特性劣化を抑えることができ、またコレクタ抵抗、素子耐圧を精度良く制御することが可能なＮ型ＢＪＴとＰ型ＢＪＴを同時に搭載した高性能のＢｉＣＭＯＳを低い製造コストで実現することができる。

また本発明は、前記逆導電型の第３拡散層と前記一導電型の第４拡散層を、素子分離形成後に形成することを特徴とする。

また本発明は、前記第１のＭＯＳトランジスタのソースと前記第１のバイポーラトランジスタのエミッタを成す一導電型の第５拡散層を同時に形成する工程と、前記第２のＭＯＳトランジスタのソースと前記第２のバイポーラトランジスタのエミッタを成す逆導電型の第６拡散層を同時に形成する工程と、前記第１のバイポーラトランジスタのベースを成す逆導電型の第７拡散層を形成する工程と、前記第２のバイポーラトランジスタのベースを成す一導電型の第８拡散層を形成する工程とを備え、前記第５拡散層と前記第６拡散層の活性化熱処理後に前記第７拡散層と前記第８拡散層を形成することを特徴とする請求項１記載の半導体装置の製造方法。

また本発明は、前記第１のバイポーラトランジスタのエミッタと前記第２のバイポーラトランジスタのエミッタをそれぞれＭＯＳトランジスタのゲート電極からの不純物拡散で形成することを特徴とする。

本発明によれば、エピタキシャル成長を行わなくてもＣＭＯＳトランジスタ及びバイポーラトランジスタが半導体基板から分離されるため、ＭＯＳトランジスタから半導体基板を介してバイポーラトランジスタへ廻り込む電気ノイズを除去できるようになり、アナログ・デジタル混載回路における特性劣化を抑えることができ、またコレクタ抵抗、素子耐圧を精度良く制御することが可能なＮ型バイポーラトランジスタとＰ型バイポーラトランジスタを同時に搭載した高性能なアナログ・デジタル混載の半導体装置を低い製造コストで実現することが可能となる。

以下、本発明の実施形態について、図面を参照しながら説明する。

図１は本発明の第１の実施形態の半導体装置の製造方法により製造した半導体装置の断面図、図２，図３は本発明の第１の実施形態の半導体装置の製造方法を工程順に示す断面図である。

まず、図２（Ａ）に示すように、一導電型半導体基板１の第１の素子領域と第４の素子領域に第１のバイポーラトランジスタのコレクタ、及び第２のＭＯＳトランジスタのウェルを成す一導電型の第１拡散層２を形成する。次に、一導電型半導体基板１の第２の素子領域と第３素子領域に第２のバイポーラトランジスタのコレクタ、及び第１のＭＯＳトランジスタのウェルを成す逆導電型の第２拡散層３を形成する。

次に、図２（Ｂ）に示すように、選択酸化法でフィールド酸化膜４を５００ｎｍ程形成する。

次に、図２（Ｃ）に示すように、厚さ約２０ｎｍの保護酸化膜５越しにリンを加速エネルギー１５００〜２５００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でイオン注入を行うことによって、第１拡散層２及び第２拡散層３の下部に逆導電型の第３拡散層６を形成する。

次に、図３（Ａ）に示すように、第１の素子領域にボロンを加速エネルギー１５００〜２０００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でイオン注入を行うことによって第１の素子領域の第１拡散層２の下部に一導電型の第４拡散層７を形成する。

次に、温度９００℃程でアニール処理を実施後、保護酸化膜５を除去する。このアニール、及び酸化膜除去の処理によって、イオン注入のダメージが低減される。

次に、図３（Ｂ）に示すように、周知の技術でゲート酸化膜８、ゲートポリシリコン９を成長させ、ＬＤＤ構造１０を有するゲート電極を形成し、第１のＭＯＳトランジスタのソース、ドレイン領域を成す一導電型の第５拡散層１１、第２のＭＯＳトランジスタソース、ドレイン領域を成す逆導電型の第６拡散層１２、第１のバイポーラトランジスタのベースを成す逆導電型の第７拡散層１３、第２のバイポーラトランジスタのベースを成す一導電型の第８拡散層１４、第１のバイポーラトランジスタのエミッタを成す一導電型の第９拡散層１５、第２のバイポーラトランジスタのエミッタを成す逆導電型の第１０拡散層１６を形成する。第５拡散層１１、第６拡散層１２、第７拡散層１３、第８拡散層１４、第９拡散層１５、第１０拡散層１６の形成順序は問わない。

以上のように、ＭＯＳトランジスタのウェル及びバイポーラトランジスタのコレクタ下部に逆導電型の拡散層を形成し、かつ第１の素子領域に形成されるバイポーラトランジスタのコレクタ下部に一導電型の拡散層を形成することにより、ＣＭＯＳトランジスタ及びバイポーラトランジスタが半導体基板から分離されるため、ＭＯＳトランジスタから半導体基板を介してバイポーラトランジスタへ廻り込む電気ノイズを除去することができるようになり、アナログ・デジタル混載回路における特性劣化を抑えることができ、またコレクタ抵抗、素子耐圧を精度良く制御することが可能なＮ型バイポーラトランジスタとＰ型バイポーラトランジスタを同時に搭載した高性能のＢｉＣＭＯＳを低い製造コストで実現することができる。

図４〜図６は本発明の第２の実施形態の半導体装置の製造方法を工程順に示す断面図である。

まず、図４（Ａ）に示すように、一導電型半導体基板１の第１の素子領域と第４素子領域に第１のバイポーラトランジスタのコレクタ、及び第２のＭＯＳトランジスタのウェルを成す一導電型の第１拡散層２を形成する。次に、一導電型半導体基板１の第２の素子領域と第３素子領域に第２のバイポーラトランジスタのコレクタ、及び第１のＭＯＳトランジスタのウェルを成す逆導電型の第２拡散層３を形成する。

次に、図４（Ｂ）に示すように、選択酸化法でフィールド酸化膜４を５００ｎｍ程形成する。

次に、図４（Ｃ）に示すように、厚さ約２０ｎｍの保護酸化膜５越しにリンを加速エネルギー１５００〜２５００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でイオン注入を行うことによって第１拡散層２及び第２拡散層３の下部に逆導電型の第３拡散層６を形成する。

次に、図５（Ａ）に示すように、第１の素子領域にボロンを加速エネルギー１５００〜２０００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でイオン注入を行うことによって第１の素子領域の第１拡散層２の下部に一導電型の第４拡散層７を形成する。

次に、図５（Ｂ）に示すように、ゲート酸化膜８、ゲートポリシリコン９を成長させ、ＬＤＤ構造１０を有するゲート電極を形成し、第１のＭＯＳトランジスタのソース、ドレイン及び第１のバイポーラトランジスタのエミッタを成す一導電型の第５拡散層１１を形成する。次に、第２のＭＯＳトランジスタのソース、ドレイン及び第２のバイポーラトランジスタのエミッタを成す一導電型の第６拡散層１２を形成する。

次に第５拡散層１１と第６拡散層１２の活性化熱処理を行う。このため第１のＭＯＳトランジスタのソース、ドレイン及び第１のバイポーラトランジスタのエミッタは同じ不純物濃度で同じ深さの半導体領域となり、第２のＭＯＳトランジスタのソース、ドレイン及び第２のバイポーラトランジスタのエミッタは同じ不純物濃度で同じ深さの半導体領域となる。

次に、図５（Ｃ）に示すように、加速エネルギー１００〜２００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でボロンのイオン注入を行って第２のバイポーラトランジスタのベースを成す一導電型の第８拡散層１４を形成する。

次に、図６（Ａ）に示すように、加速エネルギー５０〜７０ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹⁴ｃｍ^-2の条件でリンのイオン注入を行って第１のバイポーラトランジスタのベースを成す一導電型の第７拡散層１３を形成する。

場合によっては、加速エネルギーの異なる２回以上のイオン注入を実施してバイポーラトランジスタのベースを形成することもある。

次に温度約８５０℃程で第７拡散層１３と第８拡散層１４の活性化熱処理を行う。活性化熱処理の温度は、ＭＯＳトランジスタの特性の変動を防ぐため、第５拡散層１１と第６拡散層１２の活性化熱処理温度以下の温度で行う。

このような工程を経て、最終的に図６（Ｂ）に示す断面構造の半導体装置が製造される。

以上のように、ＭＯＳトランジスタのウェル及びバイポーラトランジスタのコレクタ下部に逆導電型の拡散層を形成し、かつ第１の素子領域に形成されるバイポーラトランジスタのコレクタ下部に一導電型の拡散層を形成し、第２のＭＯＳトランジスタのソース、ドレイン及び第１のバイポーラトランジスタのエミッタを同時に形成し、第２のＭＯＳトランジスタのソース、ドレイン及び第１のバイポーラトランジスタのエミッタを同時に形成した後に、バイポーラトランジスタのベースを低い温度で活性化形成することにより、ＣＭＯＳ特性を損なわず、かつＮ型とＰ型のバイポーラトランジスタを同時に搭載するＢｉＣＭＯＳを実現することが可能となり、設計の効率化とコストの低減化を図ることが可能となる。

図７〜図１０は本発明の第３の実施形態の半導体装置の製造方法を工程順に示す断面図である。

まず、図７（Ａ）に示すように、一導電型半導体基板１の第１の素子領域と第４素子領域に第１のバイポーラトランジスタのコレクタ、及び第２のＭＯＳトランジスタのウェルを成す一導電型の第１拡散層２を形成する。次に、一導電型半導体基板１の第２の素子領域と第３素子領域に第２のバイポーラトランジスタのコレクタ、及び第１のＭＯＳトランジスタのウェルを成す逆導電型の第２拡散層３を形成する。

次に、図７（Ｂ）に示すように、選択酸化法でフィールド酸化膜４を５００ｎｍ程形成する。

次に、図７（Ｃ）に示すように、厚さ約２０ｎｍの保護酸化膜５越しにリンを加速エネルギー１５００〜２５００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でイオン注入を行うことによって第１拡散層２及び第２拡散層３の下部に逆導電型の第３拡散層６を形成する。

次に、図８（Ａ）に示すように、第１の素子領域にボロンを加速エネルギー１５００〜２０００ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件でイオン注入を行うことによって第１の素子領域の第１拡散層２の下部に一導電型の第４拡散層７を形成する。

次に、図８（Ｂ）に示すように、厚さ約２０ｎｍの保護酸化膜５越しにボロンを加速エネルギー１０〜２０ｋｅＶ、ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2の条件でイオン注入を行うことによって第２のバイポーラトランジスタのベースを成す一導電型の第８拡散層１４を形成する。

次に、図８（Ｃ）に示すように、厚さ約２０ｎｍの保護酸化膜５越しに第１の素子領域にリンを加速エネルギー５０〜７０ｋｅＶ、ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2の条件でイオン注入を行うことによって第１のバイポーラトランジスタのベースを成す逆導電型の第７拡散層１３を形成する。

次に、図９（Ａ）に示すように、厚さ約１３．５ｎｍのゲート酸化膜８を形成し、第１の素子領域と第２の素子領域に形成されるバイポーラトランジスタのエミッタ部の酸化膜を除去し、ポリシリコン９を成長させる。

次に、図９（Ｂ）に示すように、第１の素子領域にボロンを加速エネルギー３０〜４０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶ｃｍ^-2の条件でイオン注入を行う。

次に、図９（Ｃ）に示すように、第２，第３，第４の素子領域に砒素を加速エネルギー３０〜５０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶ｃｍ^-2の条件でイオン注入を行う。

次に、図１０（Ａ）に示すように、周知の技術によりＭＯＳトランジスタのゲート電極、ＬＤＤ構造を有するＭＯＳトランジスタを形成する。このとき、ゲートポリシリコン９からの不純物拡散によって第１バイポーラトランジスタのエミッタを成す一導電型の第９拡散層１５、及び第２バイポーラトランジスタのエミッタを成す逆導電型の第１０拡散層１６が形成される。

このような工程を経て、最終的に図１０（Ｂ）に示す断面構造の半導体装置が製造される。

以上のように、ＭＯＳトランジスタのウェル及びバイポーラトランジスタのコレクタ下部に逆導電型の拡散層を形成し、かつ第１の素子領域に形成されるバイポーラトランジスタのコレクタ下部に一導電型の拡散層を形成し、ＭＯＳトランジスタのゲート電極形成前に、バイポーラトランジスタのベースを成す拡散層を形成し、ゲート電極を成すポリシリコンからの不純物拡散を利用してバイポーラトランジスタのエミッタを形成することにより、バイポーラトランジスタにおいて浅い接合を持つエミッタを形成することができ、ＣＭＯＳ特性を損なわず、かつＮ型とＰ型のバイポーラトランジスタを同時に搭載するＢｉＣＭＯＳを実現することが可能となり、設計の効率化とコストの低減化を図ることが可能となる。

本発明にかかる半導体装置の製造方法は、アナログ・デジタル混載回路における特性劣化を抑えることができ、またアナログ・デジタル混載の半導体装置を低い製造コストで実現することが可能となり、液ＣＭＯＳとの互換性に優れる高性能なＢｉＣＭＯＳ型の半導体装置を製造する技術として有用である。

本発明の第１の実施形態の製造方法により製造した半導体装置の断面図本発明の第１の実施形態における製造方法を示す工程図本発明の第１の実施形態における製造方法を示す工程図本発明の第２の実施形態における製造方法を示す工程図本発明の第２の実施形態における製造方法を示す工程図本発明の第２の実施形態における製造方法を示す工程図本発明の第３の実施形態における製造方法を示す工程図本発明の第３の実施形態における製造方法を示す工程図本発明の第３の実施形態における製造方法を示す工程図本発明の第３の実施形態における製造方法を示す工程図従来の実施形態における製造方法を示す工程図

符号の説明

１一導電型半導体基板
２一導電型の第１拡散層
３逆導電型の第２拡散層
４フィールド酸化膜
５保護酸化膜
６逆導電型の第３拡散層
７一導電型の第４拡散層
８ゲート酸化膜
９ゲートポリシリコン
１０ＬＤＤ
１１一導電型の第５拡散層
１２逆導電型の第６拡散層
１３逆導電型の第７拡散層
１４一導電型の第８拡散層
１５一導電型の第９拡散層
１６逆導電型の第１０拡散層
１７配線
１８逆導電型の拡散層

Claims

一導電型半導体基板の一主面の第１の素子領域に第１のバイポーラトランジスタを備え、前記一主面の第２の素子領域に第２のバイポーラトランジスタを備え、前記一主面の第３の素子領域に第１のＭＯＳトランジスタを備え、前記一主面の第４の素子領域に第２のＭＯＳトランジスタを備えた半導体装置の製造方法であって、前記第１の素子領域と前記第４の素子領域に前記第１のバイポーラトランジスタのコレクタ、及び前記第２のＭＯＳトランジスタのウェルを成す一導電型の第１拡散層を形成する工程と、前記第２の素子領域と前記第３の素子領域に前記第２のバイポーラトランジスタのコレクタ、及び前記第１のＭＯＳトランジスタのウェルを成す逆導電型の第２拡散層を形成する工程と、前記第１拡散層下部及び前記第２拡散層下部に逆導電型の第３拡散層を形成する工程と、前記第１素子領域の前記第１拡散層下部に一導電型の第４拡散層を形成する工程を備えることを特徴とする半導体装置の製造方法。
前記逆導電型の第３拡散層と前記一導電型の第４拡散層を、素子分離形成後に形成することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１のＭＯＳトランジスタのソースと前記第１のバイポーラトランジスタのエミッタを成す一導電型の第５拡散層を同時に形成する工程と、前記第２のＭＯＳトランジスタのソースと前記第２のバイポーラトランジスタのエミッタを成す逆導電型の第６拡散層を同時に形成する工程と、前記第１のバイポーラトランジスタのベースを成す逆導電型の第７拡散層を形成する工程と、前記第２のバイポーラトランジスタのベースを成す一導電型の第８拡散層を形成する工程とを備え、前記第５拡散層と前記第６拡散層の活性化熱処理後に前記第７拡散層と前記第８拡散層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１のバイポーラトランジスタのエミッタと前記第２のバイポーラトランジスタのエミッタをそれぞれＭＯＳトランジスタのゲート電極からの不純物拡散で形成することを特徴とする請求項１記載の半導体装置の製造方法。