JP2005057145A - 半導体集積回路、その検査装置、その検査方法 - Google Patents
半導体集積回路、その検査装置、その検査方法 Download PDFInfo
- Publication number
- JP2005057145A JP2005057145A JP2003288309A JP2003288309A JP2005057145A JP 2005057145 A JP2005057145 A JP 2005057145A JP 2003288309 A JP2003288309 A JP 2003288309A JP 2003288309 A JP2003288309 A JP 2003288309A JP 2005057145 A JP2005057145 A JP 2005057145A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- inspection
- wafer inspection
- defective
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/54466—Located in a dummy or reference die
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】 メモリ部の検査としての第1ウェハー検査が行われ、次にロジック部の検査としての第2ウェハー検査が行われる半導体集積回路において、検査時間を短くするとともに、プローブ針の寿命を長くし、かつ第2ウェハー検査においてスキップするチップの情報を誤ることがないようにする。
【解決手段】 スタートチップ101Aを除く任意のチップが不良品チップ101bである場合に、第1ウェハー検査の後に行われる第2ウェハー検査の際に不良品チップ101bの前に検査される良品チップ101aに、次のチップが不良であることを示すデータを持たせる。第2ウェハー検査の際に、スタートチップ101Aを除く任意の不良品チップ101bの前の良品チップ101aに持たせてあるデータを読み出し、不良品チップ101bを検査せずにスキップする。
【選択図】 図2
【解決手段】 スタートチップ101Aを除く任意のチップが不良品チップ101bである場合に、第1ウェハー検査の後に行われる第2ウェハー検査の際に不良品チップ101bの前に検査される良品チップ101aに、次のチップが不良であることを示すデータを持たせる。第2ウェハー検査の際に、スタートチップ101Aを除く任意の不良品チップ101bの前の良品チップ101aに持たせてあるデータを読み出し、不良品チップ101bを検査せずにスキップする。
【選択図】 図2
Description
本発明は、半導体集積回路、その検査装置、その検査方法に関する。
近年、半導体集積回路の製品コストに占める検査コストの割合は大きくなっており、特にメモリ混載の半導体集積回路の場合、検査時間を短縮することは非常に重要である。ところが、メモリを搭載したロジック回路の検査は、メモリ部とロジック部にそれぞれ対応した専用のテスターで行うのが一般的であり、製造時の拡散工程を完了したウェハーは、まずメモリテスターにて全チップについてメモリ部の検査が行われ、次にロジックテスターにてロジック部の検査がウェハー上の全チップについて行われる。このため、メモリ部が不良であるチップについてもロジック部の検査が行われることになって、検査時間の無駄が生じ、最終的には製品コストの上昇を招くという課題を有していた。
この課題に対する従来の技術として、図11にあるようにメモリ部としてのDRAM1101とロジック部としてのロジック1102とを備えた半導体集積回路1130の内部に検査結果記録回路1104を設けて、DRAM1101を対象としたメモリ検査の結果を書き込み、ロジック1102の検査時に、各チップに関して記録されたメモリ検査の結果を読み取り、良品の場合のみロジック検査を実施するものがある(例えば特許文献1参照)。
しかし、この特許文献1に記載のものでは、ロジック検査においてメモリ検査の結果を知るために、メモリ検査での検査結果に関わらず、メモリ検査を実施した全てのチップに対して、ウェハープローバーに装着されたプローブカードのプローブ針を落としていくことが必要となる。このため検査時間が長くなるとともに、プローブ針の磨耗が進行してその寿命が短くなる。
また、他の従来の技術として、検査装置の一部であるウェハープローバーにおいて、検査するウェハーのロット単位でのメモリ検査結果をフロッピー(登録商標)ディスクに格納しておき、その後のロジック検査において、メモリ検査結果をフロッピー(登録商標)ディスクより読み出すことにより、メモリ検査の不良品チップをスキップし、良品と判定されたチップのみロジック検査を実施できるものがある(例えば非特許文献1参照)。
しかし、ウェハーとその検査結果を保有するフロッピー(登録商標)ディスクとを正しく連動させて使用する必要があり、万一、異なるウェハーのメモリ検査結果が格納されたフロッピー(登録商標)ディスクを使用してロジック検査を行った場合には、誤りに気付かずにロジック検査を実施してしまう恐れがある。
特開平11−211794号公報
東京エレクトロン社 P−8 GMSマップデータファイル仕様書 3297−410040−11
本発明が解決しようとする課題は、メモリ部の検査としての第1ウェハー検査が行われ、次にロジック部の検査としての第2ウェハー検査が行われる半導体集積回路において、検査時間を短くするとともに、プローブ針の寿命を長くし、かつ第2ウェハー検査においてスキップするチップの情報を誤ることがないようにする点にある。
この課題を解決するため、本発明は、第1ウェハー検査(一般的にはメモリ検査)で不良となったチップに対して、第2ウェハー検査(一般的にはロジック検査)で、プローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図るものである。
すなわち、請求項1に記載の本発明の半導体集積回路は、第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路において、スタートチップを除く任意のチップが不良品チップである場合に、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせたものである。
請求項2に記載の本発明の半導体集積回路は、上記において、第1ウェハー検査の際と第2ウェハー検査の際とのいずれの際にも不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせたものである。
請求項3に記載の本発明の半導体集積回路は、上記において、第1ウェハー検査の際に不良品チップの後に検査されるとともに第2ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせたものである。
請求項4に記載の本発明の半導体集積回路は、上記において、第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有するようにしたものである。
請求項5に記載の本発明の半導体集積回路は、第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路において、前記第1ウェハー検査の後に行われる第2ウェハー検査において最初に検査されるチップが、第1ウェハー検査の結果を記録する専用のチップとして構成されているようにしたものである。
請求項6に記載の本発明の半導体集積回路は、第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路において、前記第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に設けたものである。
請求項7に記載の本発明の半導体集積回路の検査装置は、第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路のための検査装置が、スタートチップを除く任意のチップが不良品チップである場合に、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせる手段と、前記第2ウェハー検査の際に、スタートチップを除く任意の不良品チップの前の良品チップに持たせてあるデータを読み出し、不良品チップを検査せずにスキップする手段とを有するようにしたものである。
請求項8に記載の本発明の半導体集積回路の検査装置は、上記において、第1ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせる手段と、複数のチップについて第2ウェハー検査を第1ウェハー検査と同じ順番で行う手段とを有するようにしたものである。
請求項9に記載の本発明の半導体集積回路の検査装置は、上記において、第1ウェハー検査の際に不良品チップの後に検査される良品チップに、前のチップが不良であることを示すデータを持たせる手段と、複数のチップについて第2ウェハー検査を第1ウェハー検査とは逆の順番で行う手段とを有するようにしたものである。
請求項10に記載の本発明の半導体集積回路の検査装置は、上記において、半導体集積回路が、第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有するようにしたものである。
請求項11に記載の本発明の半導体集積回路の検査装置は、前記半導体集積回路が、第1ウェハー検査の結果を記録する専用のチップを有し、前記検査装置は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のチップを検査して、不良品チップを検査せずにスキップする手段を有するものである。
請求項12に記載の本発明の半導体集積回路の検査装置は、前記半導体集積回路が、第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に有し、前記検査装置は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のTAGチップを検査して、不良品チップを検査せずにスキップする手段を有するものである。
請求項13に記載の本発明の半導体集積回路の検査装置は、第1ウェハー検査の際に不良品チップにマークを付す手段と、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記マークが付された不良品チップを認識することにより、この不良品チップを検査せずにスキップする手段とを有するものである。
請求項14に記載の本発明の半導体集積回路の検査方法は、第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路のための検査方法において、スタートチップを除く任意のチップが不良品チップである場合に、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせ、前記第2ウェハー検査の際に、スタートチップを除く任意の不良品チップの前の良品チップに持たせてあるデータを読み出し、不良品チップを検査せずにスキップするものである。
請求項15に記載の本発明の半導体集積回路の検査方法は、上記において、第1ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせ、複数のチップについて第2ウェハー検査を第1ウェハー検査と同じ順番で行うものである。
請求項16に記載の本発明の半導体集積回路の検査方法は、上記において、第1ウェハー検査の際に不良品チップの後に検査される良品チップに、前のチップが不良であることを示すデータを持たせ、複数のチップについて第2ウェハー検査を第1ウェハー検査とは逆の順番で行うものである。
請求項17に記載の本発明の半導体集積回路の検査方法は、上記において、半導体集積回路が、第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有するものである。
請求項18に記載の本発明の半導体集積回路の検査方法は、前記半導体集積回路が、第1ウェハー検査の結果を記録する専用のチップを有し、前記検査方法は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のチップを検査して、不良品チップを検査せずにスキップするものである。
請求項19に記載の本発明の半導体集積回路の検査方法は、前記半導体集積回路が、第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に有し、前記検査方法は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のTAGチップを検査して、不良品チップを検査せずにスキップするものである。
請求項20に記載の本発明の半導体集積回路の検査方法は、第1ウェハー検査の際に不良品チップにマークを付し、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記マークが付された不良品チップを認識することにより、この不良品チップを検査せずにスキップするものである。
請求項1に記載の本発明の半導体集積回路によれば、スタートチップを除く任意のチップが不良品チップである場合に、第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに次のチップが不良であることを示すデータを持たせたため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項2に記載の本発明の半導体集積回路によれば、第1ウェハー検査の際と第2ウェハー検査の際とのいずれの際にも不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせたため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項3に記載の本発明の半導体集積回路によれば、第1ウェハー検査の際に不良品チップの後に検査されるとともに第2ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせたため、第1ウェハー検査時に任意のチップにおいて不良が発生している場合に、次に検査される良品チップに対して前のチップが不良であることを示すデータを記録することができる。また、この半導体集積回路に対して、第2ウェハー検査時の第1ウェハー検査時と逆のチップの順番で検査を実施し、第1ウェハー検査では不良品チップの後ろにあった良品チップのデータを不良品チップよりも前に読み出して、不良品チップを検査せずスキップすることが可能であり、したがって、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項4に記載の本発明の半導体集積回路によれば、第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有するようにしたため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを確実に持たせることができる。
請求項5に記載の本発明の半導体集積回路によれば、第1ウェハー検査の後に行われる第2ウェハー検査において最初に検査されるチップが、第1ウェハー検査の結果を記録する専用のチップとして構成されているようにしたため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを、前記専用チップに確実に持たせることができ、このため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項6に記載の本発明の半導体集積回路によれば、前記第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に設けたため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを前記TAGチップに確実に持たせることができ、このため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項7に記載の本発明の半導体集積回路の検査装置によれば、スタートチップを除く任意のチップが不良品チップである場合に、第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに次のチップが不良であることを示すデータを持たせる手段と、前記第2ウェハー検査の際に、スタートチップを除く任意の不良品チップの前の良品チップに持たせてあるデータを読み出し、不良品チップを検査せずにスキップする手段とを有するようにしたため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項8に記載の本発明の半導体集積回路の検査装置によれば、第1ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせる手段と、複数のチップについて第2ウェハー検査を第1ウェハー検査と同じ順番で行う手段とを有するようにしたため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項9に記載の本発明の半導体集積回路の検査装置によれば、第1ウェハー検査の際に不良品チップの後に検査される良品チップに、前のチップが不良であることを示すデータを持たせる手段と、複数のチップについて第2ウェハー検査を第1ウェハー検査とは逆の順番で行う手段とを有するようにしたため、第2ウェハー検査時において第1ウェハー検査時と逆の順番で複数のチップの検査を実施し、第1ウェハー検査では不良品チップの後ろにあった良品チップのデータをまず読み出し、次の不良品チップを検査せずスキップすることができることにより、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項10に記載の本発明の半導体集積回路の検査装置によれば、半導体集積回路が、第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有するようにしたため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを確実に持たせることができる。
請求項11に記載の本発明の半導体集積回路の検査装置によれば、半導体集積回路が第1ウェハー検査の結果を記録する専用のチップを有し、前記検査装置は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のチップを検査して、不良品チップを検査せずにスキップする手段を有するようにしたため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを、前記専用チップに確実に持たせることができ、このため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項12に記載の本発明の半導体集積回路の検査装置によれば、半導体集積回路が、第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に有し、前記検査装置は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のTAGチップを検査して、不良品チップを検査せずにスキップする手段を有するため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを、前記TAGチップに確実に持たせることができ、このため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項13に記載の本発明の半導体集積回路の検査装置によれば、第1ウェハー検査の際に不良品チップにマークを付す手段と、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記マークが付された不良品チップを認識することにより、この不良品チップを検査せずにスキップする手段とを有するようにしたため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項14に記載の本発明の半導体集積回路の検査方法によれば、スタートチップを除く任意のチップが不良品チップである場合に、第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに次のチップが不良であることを示すデータを持たせ、前記第2ウェハー検査の際に、スタートチップを除く任意の不良品チップの前の良品チップに持たせてあるデータを読み出し、不良品チップを検査せずにスキップするため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項15に記載の本発明の半導体集積回路の検査方法によれば、第1ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせ、複数のチップについて第2ウェハー検査を第1ウェハー検査と同じ順番で行うため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項16に記載の本発明の半導体集積回路の検査方法によれば、第1ウェハー検査の際に不良品チップの後に検査される良品チップに、前のチップが不良であることを示すデータを持たせ、複数のチップについて第2ウェハー検査を第1ウェハー検査とは逆の順番で行うため、第2ウェハー検査時において第1ウェハー検査時と逆の順番で複数のチップの検査を実施し、第1ウェハー検査では不良品チップの後ろにあった良品チップのデータをまず読み出し、次の不良品チップを検査せずスキップすることができることにより、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップ情報を誤ることがないようにすることができる。
請求項17に記載の本発明の半導体集積回路の検査方法によれば、半導体集積回路が、第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有するため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを確実に持たせることができる。
請求項18に記載の本発明の半導体集積回路の検査方法によれば、半導体集積回路が、第1ウェハー検査の結果を記録する専用のチップを有し、前記検査方法は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のチップを検査して、不良品チップを検査せずにスキップするため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを、前記専用チップに確実に持たせることができ、このため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項19に記載の本発明の半導体集積回路の検査方法によれば、半導体集積回路が、第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に有し、前記検査方法は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のTAGチップを検査して、不良品チップを検査せずにスキップするため、第1ウェハー検査の結果としての、チップが不良であることを示すデータを、前記TAGチップに確実に持たせることができ、このため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップすることが可能であり、したがって、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
請求項20に記載の本発明の半導体集積回路の検査方法によれば、第1ウェハー検査の際に不良品チップにマークを付し、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記マークが付された不良品チップを認識することにより、この不良品チップを検査せずにスキップするため、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第2ウェハー検査において、スキップするチップの情報を誤ることがないようにすることができる。
(実施の形態1)
図1および図2は、本発明の実施の形態1の半導体集積回路およびその検査装置の構成を示す概要図である。図1において、半導体ウェハー100は、多数の半導体チップ101を有する。それぞれの半導体チップ101は、図11に示した半導体集積回路1130と同様に、メモリ部とロジック部と検査結果記録回路と(それぞれ図示省略)を備える。検査結果記録回路は、たとえばヒューズ素子にて構成されて、トリミング処理を行うことができるようにされている。図示のように、半導体チップ101は、メモリ部の検査である第1ウェハー検査に合格した良品チップ101aと、この第1ウェハー検査で不合格となった不良品チップ101bとからなる。図1における105はメモリ部の検査である第1ウェハー検査の流れを表し、半導体ウェハー100における多数の半導体チップ101についてスタートチップ101Aからエンドチップ101Zに向けての検査の順番を矢印で示している。
図1および図2において、112は半導体ウェハー100を検査するための検査装置で、検査のために用いられるプローブカード111を含む。113は、検査装置112で生成した検査結果データである。
図1および図2は、本発明の実施の形態1の半導体集積回路およびその検査装置の構成を示す概要図である。図1において、半導体ウェハー100は、多数の半導体チップ101を有する。それぞれの半導体チップ101は、図11に示した半導体集積回路1130と同様に、メモリ部とロジック部と検査結果記録回路と(それぞれ図示省略)を備える。検査結果記録回路は、たとえばヒューズ素子にて構成されて、トリミング処理を行うことができるようにされている。図示のように、半導体チップ101は、メモリ部の検査である第1ウェハー検査に合格した良品チップ101aと、この第1ウェハー検査で不合格となった不良品チップ101bとからなる。図1における105はメモリ部の検査である第1ウェハー検査の流れを表し、半導体ウェハー100における多数の半導体チップ101についてスタートチップ101Aからエンドチップ101Zに向けての検査の順番を矢印で示している。
図1および図2において、112は半導体ウェハー100を検査するための検査装置で、検査のために用いられるプローブカード111を含む。113は、検査装置112で生成した検査結果データである。
図2において、半導体ウェハー100は、第1ウェハー検査の結果より、トリミングデータを持つタイプのチップ(第1ウェハー検査での良品)101aと、トリミングデータを持たないタイプのチップ(第1ウェハー検査での不良品)101bとからなる。また検査装置112は、半導体集積回路が持つトリミングデータの値に応じて、プローブカード111の動きを制御できる構成となっている。205は、ロジック部の検査である第2ウェハー検査の流れを示す。
このように構成された本実施の形態1の半導体集積回路および検査装置の動作について説明する。メモリ部の検査である第1ウェハー検査において、図1に示すように半導体ウェハー100のスタートチップ101Aから検査を開始し、第1ウェハー検査の流れ105(プローブカードの動き)に従って、全てのチップ101に対して検査を行い、エンドチップ101Zに到達すると、このウェハー100に対する検査は終了する。検査装置112では、例えばメモリの冗長救済を実施するために検査終了時にヒューズトリミング用データを生成することが従来の技術で行えるため、本実施の形態1においても、その技術を用いて半導体ウェハー100の検査結果データ(ヒューズトリミング用データ)113を検査装置112に生成する。
詳細には、トリミング装置によってこの検査結果データ113を処理し、半導体ウェハー100のスタートチップ101Aおよび任意の良品チップ101aにおいて、次のチップが良品チップである場合に「0」のデータを、また次のチップが不良品チップでかつ、次々チップが良品チップである場合に「1」のデータを、またn個が連続して不良品チップの場合に「n」のデータを持つように、トリミング処理を実施する。これにより、半導体ウェハー200は図2に示すようになる。
これに続くロジック検査としての第2ウェハー検査において、図2に示す流れ205に表されるように、半導体ウェハー100は再びスタートチップ101Aから検査が開始される。このとき、上記のように半導体ウェハー100のスタートチップ101Aのトリミングデータは「0」となっているため、プローブカード111はスキップせずに2個目のチップ101に移動して検査を行う。ところが図示のように2個目のチップ101のトリミングデータは「1」となっているため、3個目のチップ101すなわち不良品チップ101bはスキップされ、4個目のチップ101が検査されることになる。以降、トリミングデータの値に応じて第1ウェハー検査での不良品チップ101bがスキップされ、無駄なプローブコンタクトを行うことなく、第2ウェハー検査を実施することが可能となる。
なお、本実施の形態1では、不良品チップ101bのスキップ数がn個のときにトリミングデータも「n」としたが、スキップ数とトリミングデータは、同一の数値でなくても一対一に対応していればよい。また、本実施の形態1では、第1ウェハー検査と第2ウェハー検査との間での検査方法について説明したが、第mウェハー検査と第nウェハー検査(m<n)との間について適用してもよい。
このように、本実施の形態1の半導体集積回路および検査装置および検査方法では、第1ウェハー検査において、任意のチップ101が不良品チップ101bである場合に、その前に検査されるチップ101に、次のチップ101が不良であることを示すデータを持たせ、また、第2ウェハー検査時に、半導体ウェハー100のスタートチップ101Aにあるデータおよび任意の不良品チップ101bの前の良品チップ101aにあるデータを読み出し、不良品チップ101bを検査せずにスキップする機能を有することにより、第2ウェハー検査において、不良品チップ101bに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。
(実施の形態2)
図3および図4は、本発明の実施の形態2の半導体集積回路およびその検査装置の構成を示す概要図である。図3において、半導体ウェハー100は、図1および図2のものと同様に検査結果記録回路(図示省略)を有するが、検査結果記録回路が不揮発性メモリにて構成されている点が相違する。本実施の形態2において、その他の構成は、図1および図2に示したものと同じである。また、図4において、半導体ウェハー400は、メモリ部の検査である第1ウェハー検査の結果より、データを持つタイプのチップ403と、データを持たないタイプのチップ404とからなるが、データの持たせ方が図2の場合と異なる。
図3および図4は、本発明の実施の形態2の半導体集積回路およびその検査装置の構成を示す概要図である。図3において、半導体ウェハー100は、図1および図2のものと同様に検査結果記録回路(図示省略)を有するが、検査結果記録回路が不揮発性メモリにて構成されている点が相違する。本実施の形態2において、その他の構成は、図1および図2に示したものと同じである。また、図4において、半導体ウェハー400は、メモリ部の検査である第1ウェハー検査の結果より、データを持つタイプのチップ403と、データを持たないタイプのチップ404とからなるが、データの持たせ方が図2の場合と異なる。
すなわち、図3に示す第1ウェハー検査の流れ105にもとづいて検査した際に、不良品チップ101bの後の良品チップ101aに、その前の1個または連続するn個(nは2以上)の不良品チップ101bの数に対応するデータを持たせてある。また、半導体ウェハー100を検査するためのプローブカード111を含む検査装置112は、図4に示すように、図3の第1ウェハー検査の流れ105とは逆向きの検査の流れ405を実施できる構成となっている。この場合は、図3の流れ105と比べて、スタートチップ101Aとエンドチップ101Zとの位置が逆転している。
このように構成された本実施の形態2の半導体集積回路および検査装置の動作について説明する。第1ウェハー検査において、図3に示す半導体ウェハー100はスタートチップ101Aから検査を開始し、第1ウェハー検査の流れ105に従って、全てのチップ101に対して検査を進めて行く。このとき、任意のチップが不良品チップ101bであった場合に、次のチップが良品チップ101aであるときには「1」に対応するデータを、また不良品チップ101bの次チップも不良品チップ101bで、かつ次々チップが良品チップ101aであるときには「2」に対応するデータを、またn個が連続して不良品チップ101bであるときには「n」に対応するデータを、不良品チップ101bの次の良品チップ101aが持つように、半導体集積回路が有した検査結果記録回路としての不揮発性メモリへの記録を行う。この記録を第1ウェハー検査と並行して実施することにより、半導体ウェハー100は、図4に示す状態となる。
図4に示すロジック検査としての第2ウェハー検査において、半導体ウェハー100は、図3に示す第1ウェハー検査ではエンドチップであったものをスタートップ101Aとして逆方向に検査を開始することで、同様に検査することが可能となる。すなわち、逆方向に検査することで、不良品チップ101bを検査する前に不揮発性メモリに格納された値にもとづきその存在を確認することができるため、その値に応じて、第1ウェハー検査で検知された不良品チップ101bがスキップされ、無駄なプローブコンタクトを行うことなく、第2ウェハー検査を実施することが可能となる。
なお、本実施の形態2では、第2ウェハー検査は第1ウェハー検査の流れ105と逆向きの流れ405で実施するものとしたが、図示のようにウェハー100において縦横にそれぞれ複数ずつ配置されたチップ101の各行ごとに横方向に検査を行い、かつ次の行はその行とは反対方向に検査を行う場合において、図5に示すようにチップ101の縦方向の並びが奇数個であるときには、ウェハー100を180度回転させることにより、第1ウェハー検査の流れ105でしか検査する機能を持たない検査装置でも、同じ効果を得ることができる。
このように、本実施の形態2の半導体集積回路および検査装置および検査方法では、第1ウェハー検査において、任意のチップ101が不良品チップ101bである場合に、その後に検査される良品チップ101aに、前のチップが不良であることを示すデータを持たせ、また、第2ウェハー検査時に、第1ウェハー検査の流れ105とは逆向きの流れ405によって第2ウェハー検査を実施できる機能と、不良品チップ101bの前の良品チップ101aに記録されたデータを読み出して、不良品チップ101bを検査せずにスキップする機能とを有することにより、第2ウェハー検査において、不良品チップ101bに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、本実施の形態2では、第1ウェハー検査時に検査と並行して、検査結果データを半導体集積回路が有する検査結果記録回路に自動的に記録するため、第2ウェハー検査において、スキップするチップ情報を人為的なミスにより誤ることなく、検査することが可能となる。
なお、上記した実施の形態1において、検査結果記録回路を不揮発性メモリにて構成することが可能であり、本実施の形態2において検査結果記録回路をヒューズ素子により構成してトリミング処理を行うようにすることも可能である。
(実施の形態3)
図6および図7は、本発明の実施の形態3の半導体集積回路およびその検査装置の構成を示す概要図である。これら図6および図7において、半導体ウェハー100は、ウェハー検査結果を記録できる検査記録回路を有する1個のチップとしての半導体集積回路606と、それ以外の、製品となる多数の半導体集積回路であるチップ101とを有する。これら2種類のチップは、プローブカード111を共用できるように、同一のパッド配置となっている。なお、半導体集積回路606が有する検査結果記録回路は不揮発性メモリからなる。製品となるチップ101には、良品チップ101aと不良品チップ101bとが含まれる。検査装置112は、半導体集積回路606が持つ第1ウェハー検査結果データにもとづき、不良品チップであることが記録されているチップ101bについては、第2ウェハー検査をスキップするようにプローブカード111の動きを制御できる構成となっている。
図6および図7は、本発明の実施の形態3の半導体集積回路およびその検査装置の構成を示す概要図である。これら図6および図7において、半導体ウェハー100は、ウェハー検査結果を記録できる検査記録回路を有する1個のチップとしての半導体集積回路606と、それ以外の、製品となる多数の半導体集積回路であるチップ101とを有する。これら2種類のチップは、プローブカード111を共用できるように、同一のパッド配置となっている。なお、半導体集積回路606が有する検査結果記録回路は不揮発性メモリからなる。製品となるチップ101には、良品チップ101aと不良品チップ101bとが含まれる。検査装置112は、半導体集積回路606が持つ第1ウェハー検査結果データにもとづき、不良品チップであることが記録されているチップ101bについては、第2ウェハー検査をスキップするようにプローブカード111の動きを制御できる構成となっている。
このように構成された本実施の形態3の半導体集積回路およびその検査装置について、その動作を説明する。メモリ部の検査である第1ウェハー検査において、半導体ウェハー100は、検査記録回路を有する半導体集積回路606を除いた、製品となる半導体集積回路としてのチップ101の全てについて検査を行い、その検査結果を一時的に検査装置112に記録していく。そして、全ての製品チップについての検査が完了し、その検査結果データを検査装置112に記録できた時点で、プローブカード111を検査結果記録回路を有する半導体集積回路606に移動して、図6に示すように、検査装置112が記録していた検査結果データを半導体集積回路606に記録する。
続いて第2ウェハー検査を実施することになるが、図7に示すように、まず、検査結果記録回路に第1ウェハー検査結果を記録した半導体集積回路606のデータを、検査装置112にて読み出して、プローブカード111の動きを制御するデータとする。なお、このデータのフォーマットとして、プローブカード111と半導体ウェハー100との位置関係を示すX・Y座標のデータと、良品・不良品を判定できるデータとが、配列形式720で定義されていれば、検査装置112は、良品チップを検査しかつ不良品チップをスキップすることが可能となる。したがって、半導体ウェハー100に対して第2ウェハー検査が開始されると、第1ウェハー検査結果データにおける不良品チップに該当する座標のチップについては、第2ウェハー検査において検査をスキップするように、検査装置112がプローブカード111を制御する。この結果、第1ウェハー検査にて発見された不良品チップがスキップされ、無駄なプローブコンタクトを行うことなく第2ウェハー検査を実施することが可能となる。図7において、101bは不良品チップすなわちスキップすべきチップを表す。
このように、本実施の形態3の半導体集積回路および検査装置および検査方法では、ロジック部の検査である第2ウェハー検査において、最初のチップがデータを保持できる機能を有して第1ウェハー検査の結果を記録できる専用のチップとして用いられ、また、第2ウェハー検査において上記最初のチップから第1ウェハー検査結果を読み出し、第1ウェハー検査での良品チップのみ検査する機能を有することにより、第2ウェハー検査において、不良品チップはプローブ針を落とさずスキップすることができて、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第1ウェハー検査時に、半導体集積回路が有する検査結果記録回路に検査結果データを自動的に記録するため、第2ウェハー検査において、スキップするチップ情報を人為的なミスにより誤ることなく、検査することが可能となる。
(実施の形態4)
図8および図9は、本発明の実施の形態4の半導体集積回路およびその検査装置の構成を示す概要図である。図8において、半導体ウェハー100は、ウェハー検査結果を記録できる検査記録回路を有する非接触TAGチップ807と、製品となる多数の半導体集積回路であるチップ101とを有する。非接触TAGチップ807が有する検査結果記録回路は不揮発性メモリからなり、また非接触TAGチップ807には、そのウェハー内に、通信のためのアンテナ813も形成されている。製品となるチップ101には、良品チップ101aと不良品チップ101bとが含まれる。検査装置112は、非接触TAGチップ807と通信を行うための非接触通信インターフェイス部808を含む。
図8および図9は、本発明の実施の形態4の半導体集積回路およびその検査装置の構成を示す概要図である。図8において、半導体ウェハー100は、ウェハー検査結果を記録できる検査記録回路を有する非接触TAGチップ807と、製品となる多数の半導体集積回路であるチップ101とを有する。非接触TAGチップ807が有する検査結果記録回路は不揮発性メモリからなり、また非接触TAGチップ807には、そのウェハー内に、通信のためのアンテナ813も形成されている。製品となるチップ101には、良品チップ101aと不良品チップ101bとが含まれる。検査装置112は、非接触TAGチップ807と通信を行うための非接触通信インターフェイス部808を含む。
検査装置112は、非接触TAGチップ807が持つ第1ウェハー検査結果データにもとづき、不良品チップであることが記録されているチップ101bについては、検査をスキップするようにプローブカード111の動きを制御できる構成となっている。
このように構成された本実施の形態4の半導体集積回路および検査装置について、その動作を説明する。メモリ部の検査である第1ウェハー検査において、上述の実施の形態3と同じ検査を行い、第1ウェハー検査結果を、非接触TAGチップ807を介して、検査装置112に一時的に記録していく。そして、全ての製品チップ101について検査が完了し、ウェハー100全体の検査結果データを検査装置112に記録できた時点で、図8に示すように、非接触通信インターフェイス部808を介して、検査装置812が記録していた検査結果データを非接触TAGチップ807に記録する。
続いて、第2ウェハー検査を実施することになるが、図9において、まず、検査結果記録回路に第1ウェハー検査結果を記録した非接触TAGチップ807のデータを、検査装置112が非接触通信インターフェイス部808を介して読み出し、プローブカード111の動きを制御するデータとする。920は、図7に示したものと同様の配列形式である。
そして、それ以降は、実施の形態3と同じく、半導体ウェハー100に対して第2ウェハー検査が開始されると、第1ウェハー検査結果データにおける不良品チップに該当する座標のチップについては、第2ウェハー検査において検査をスキップするように、検査装置112がプローブカード111を制御する。この結果、第1ウェハー検査にて発見された不良品チップがスキップされ、無駄なプローブコンタクトを行うことなく第2ウェハー検査を実施することが可能となる。
このように、本実施の形態4における半導体集積回路および検査装置および検査方法では、メモリ部の検査である第1ウェハー検査の検査結果を記録する専用のチップとして非接触TAGチップ807をウェハー100内に構成して、検査結果データを保有できる機能を有し、また、ロジック部の検査である第2ウェハー検査において、非接触TAGチップ807から第1ウェハー検査結果を読み出し、第1ウェハー検査での良品チップのみ検査する機能を有することにより、第2ウェハー検査において、不良品チップに対しプローブ針を落とさずスキップできて、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第1ウェハー検査時に、非接触TAGチップ807に検査結果データを自動的に記録するため、第2ウェハー検査において、スキップするチップ情報を人為的なミスにより誤ることなく、検査することが可能となる。
(実施の形態5)
図10は、本発明の実施の形態5の半導体集積回路およびその検査装置の構成を示す概要図である。図10に示す半導体ウェハー100は、第1ウェハー検査を完了したウェハーであり、不良品チップ101bにはインクマーク1004が打たれている。検査装置112は、半導体ウェハー100を検査するためのプローブカード111と、インクマーク1004の有無を識別できるセンサー1014とを含む。この検査装置112は、第1ウェハー検査結果データとして不良品チップ101bに打たれているインクマーク1004をセンサー1014が認識した場合は、その不良品チップ101bの検査をスキップするようにプローブカード111の動きを制御できる構成となっている。
図10は、本発明の実施の形態5の半導体集積回路およびその検査装置の構成を示す概要図である。図10に示す半導体ウェハー100は、第1ウェハー検査を完了したウェハーであり、不良品チップ101bにはインクマーク1004が打たれている。検査装置112は、半導体ウェハー100を検査するためのプローブカード111と、インクマーク1004の有無を識別できるセンサー1014とを含む。この検査装置112は、第1ウェハー検査結果データとして不良品チップ101bに打たれているインクマーク1004をセンサー1014が認識した場合は、その不良品チップ101bの検査をスキップするようにプローブカード111の動きを制御できる構成となっている。
このように構成された本実施の形態5の半導体集積回路および検査装置について、その動作を説明する。メモリ部の検査である第1ウェハー検査において、全ての製品チップ101に対して検査が完了すると、不良品チップ101bを識別するために、不良品チップ101bに対して自動的にインクマーク1004を打つ。
続いてロジック部の検査である第2ウェハー検査を実施することになるが、製品チップ101に対し検査が開始され、その検査を進めていくと、図10に示すように第1ウェハー検査の不良品チップ101bにはインクマーク1004が打たれているため、センサー1014により不良品チップであることを検知して、その結果を検査装置112に伝達する。それにもとづき、検査装置112は、不良品チップ101bの検査をスキップするようにプローブカード111を制御する。この結果、第1ウェハー検査にて発見された不良品チップ101bがスキップされ、無駄なプローブコンタクトを行うことなく第2ウェハー検査を実施することが可能となる。
このように、本実施の形態5における半導体集積回路および検査装置および検査方法では、第1ウェハー検査において不良品チップ101bにインクマーク1004を打つとともに、第2ウェハー検査においてインクマーク1004が打たれた不良品チップ101bを認識し、これを検査せずにスキップする機能を有することにより、第2ウェハー検査において不良品チップ101bに対しプローブ針を落とさずスキップできて、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができる。さらに、第1ウェハー検査時に不良品チップ101bに自動的にインクマークを打つことができるため、第2ウェハー検査において、スキップするチップ情報を人為的なミスにより誤ることなく検査することが可能となる。
本発明にかかる半導体集積回路、その検査装置、その検査方法は、第2ウェハー検査において、不良品チップに対してプローブ針を落とさずスキップして、検査時間の短縮およびウェハー検査枚数当たりのプローブ針の磨耗の軽減を図ることができ、さらに、第2ウェハー検査において、スキップするチップ情報を誤ることがないようにすることができるので、これら半導体集積回路、その検査装置、その検査方法等として有用である。
100 半導体ウェハー
101 チップ
101a 良品チップ
101b 不良品チップ
101A スタートチップ
101Z エンドチップ
111 プローブカード
112 検査装置
403 データを持つタイプのチップ
807 非接触TAGチップ
1004 インクマーク
101 チップ
101a 良品チップ
101b 不良品チップ
101A スタートチップ
101Z エンドチップ
111 プローブカード
112 検査装置
403 データを持つタイプのチップ
807 非接触TAGチップ
1004 インクマーク
Claims (20)
- 第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路であって、スタートチップを除く任意のチップが不良品チップである場合に、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせた半導体集積回路。
- 第1ウェハー検査の際と第2ウェハー検査の際とのいずれの際にも不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせた請求項1記載の半導体集積回路。
- 第1ウェハー検査の際に不良品チップの後に検査されるとともに第2ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせた請求項1記載の半導体集積回路。
- 第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有する請求項1から3までのいずれか1項記載の半導体集積回路。
- 第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路であって、前記第1ウェハー検査の後に行われる第2ウェハー検査において最初に検査されるチップが、第1ウェハー検査の結果を記録する専用のチップとして構成されている半導体集積回路。
- 第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路であって、前記第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に設けた半導体集積回路。
- 第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路のための検査装置であって、
スタートチップを除く任意のチップが不良品チップである場合に、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせる手段と、
前記第2ウェハー検査の際に、スタートチップを除く任意の不良品チップの前の良品チップに持たせてあるデータを読み出し、不良品チップを検査せずにスキップする手段とを有する半導体集積回路の検査装置。 - 第1ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせる手段と、複数のチップについて第2ウェハー検査を第1ウェハー検査と同じ順番で行う手段とを有する請求項7記載の半導体集積回路の検査装置。
- 第1ウェハー検査の際に不良品チップの後に検査される良品チップに、前のチップが不良であることを示すデータを持たせる手段と、複数のチップについて第2ウェハー検査を第1ウェハー検査とは逆の順番で行う手段とを有する請求項7記載の半導体集積回路の検査装置。
- 半導体集積回路は第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有する請求項7から9までのいずれか1項記載の半導体集積回路の検査装置。
- 半導体集積回路のための検査装置であって、前記半導体集積回路は、第1ウェハー検査の結果を記録する専用のチップを有し、前記検査装置は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のチップを検査して、不良品チップを検査せずにスキップする手段を有する半導体集積回路の検査装置。
- 半導体集積回路のための検査装置であって、前記半導体集積回路は、第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に有し、前記検査装置は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のTAGチップを検査して、不良品チップを検査せずにスキップする手段を有する半導体集積回路の検査装置。
- 半導体集積回路のための検査装置であって、第1ウェハー検査の際に不良品チップにマークを付す手段と、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記マークが付された不良品チップを認識することにより、この不良品チップを検査せずにスキップする手段とを有する半導体集積回路の検査装置。
- 第1ウェハー検査の結果をデータとして記録する機能を有する半導体集積回路のための検査方法であって、スタートチップを除く任意のチップが不良品チップである場合に、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせ、前記第2ウェハー検査の際に、スタートチップを除く任意の不良品チップの前の良品チップに持たせてあるデータを読み出し、不良品チップを検査せずにスキップする半導体集積回路の検査方法。
- 第1ウェハー検査の際に不良品チップの前に検査される良品チップに、次のチップが不良であることを示すデータを持たせ、複数のチップについて第2ウェハー検査を第1ウェハー検査と同じ順番で行う請求項14記載の半導体集積回路の検査方法。
- 第1ウェハー検査の際に不良品チップの後に検査される良品チップに、前のチップが不良であることを示すデータを持たせ、複数のチップについて第2ウェハー検査を第1ウェハー検査とは逆の順番で行う請求項14記載の半導体集積回路の検査方法。
- 半導体集積回路は第1ウェハー検査の結果をヒューズトリミングにより記録できる機能または不揮発性メモリにより記録できる機能を有する請求項14から16までのいずれか1項記載の半導体集積回路の検査方法。
- 半導体集積回路のための検査方法であって、前記半導体集積回路は、第1ウェハー検査の結果を記録する専用のチップを有し、前記検査方法は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のチップを検査して、不良品チップを検査せずにスキップする半導体集積回路の検査方法。
- 半導体集積回路のための検査方法であって、前記半導体集積回路は、第1ウェハー検査の結果を記録する専用のTAGチップをウェハー内に有し、前記検査方法は、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記専用のTAGチップを検査して、不良品チップを検査せずにスキップする半導体集積回路の検査方法。
- 半導体集積回路のための検査方法であって、第1ウェハー検査の際に不良品チップにマークを付し、前記第1ウェハー検査の後に行われる第2ウェハー検査の際に前記マークが付された不良品チップを認識することにより、この不良品チップを検査せずにスキップする半導体集積回路の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003288309A JP2005057145A (ja) | 2003-08-07 | 2003-08-07 | 半導体集積回路、その検査装置、その検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003288309A JP2005057145A (ja) | 2003-08-07 | 2003-08-07 | 半導体集積回路、その検査装置、その検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005057145A true JP2005057145A (ja) | 2005-03-03 |
Family
ID=34366995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003288309A Pending JP2005057145A (ja) | 2003-08-07 | 2003-08-07 | 半導体集積回路、その検査装置、その検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005057145A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8890557B2 (en) | 2012-04-10 | 2014-11-18 | International Business Machines Corporation | Built-in self-test method and structure |
JP2017084958A (ja) * | 2015-10-28 | 2017-05-18 | 三菱電機株式会社 | 半導体装置の評価装置及び評価方法 |
-
2003
- 2003-08-07 JP JP2003288309A patent/JP2005057145A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8890557B2 (en) | 2012-04-10 | 2014-11-18 | International Business Machines Corporation | Built-in self-test method and structure |
JP2017084958A (ja) * | 2015-10-28 | 2017-05-18 | 三菱電機株式会社 | 半導体装置の評価装置及び評価方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104237766B (zh) | 芯片测试方法和装置 | |
JP2010123159A (ja) | 半導体集積回路 | |
KR100272712B1 (ko) | 간단한 검사용 배선을 갖고 짧은 시간에 검사될 수 있는 반도체 웨이퍼상의 반도체 장치 | |
US7719301B2 (en) | Testing method of semiconductor integrated circuit and information recording medium | |
JP4322827B2 (ja) | 半導体チップ | |
KR100457367B1 (ko) | 불휘발성 반도체 기억 장치 및 그 불량 구제 방법 | |
JP2005057145A (ja) | 半導体集積回路、その検査装置、その検査方法 | |
JPH1144740A (ja) | 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 | |
JP2006351088A (ja) | 半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置 | |
TWI249170B (en) | Semiconductor storage device and evaluation method | |
JPH1098082A (ja) | 最適プロ−ビングモ−ド設定方法 | |
JP2008082976A (ja) | Fbm生成装置、fbm生成方法 | |
JP2007035925A (ja) | 半導体ウェハ、検査装置および方法 | |
JPH0574878A (ja) | ウエーハの試験方法 | |
JP5358125B2 (ja) | 半導体装置及び半導体チップのクラック検出方法 | |
KR20170060297A (ko) | 반도체 장치 및 그를 포함하는 반도체 시스템 | |
JP2006139908A (ja) | 多様なパターンデータが書き込み可能な半導体メモリ素子およびその電気的検査方法 | |
JP2004342676A (ja) | 半導体ウエハ検査方法および半導体ウエハ検査装置 | |
TW562947B (en) | Analysis method for memory repair | |
JP2009099602A (ja) | 半導体装置およびその検査方法 | |
JPS62169342A (ja) | メモリicテスト装置 | |
JPS63239836A (ja) | ウエハ検査方法 | |
JP2006351947A (ja) | 半導体チップ及びプローバ装置及び半導体チップの識別マーキング方法 | |
JPH0712903A (ja) | 半導体集積回路装置及びその検査方法 | |
JPH07230698A (ja) | 半導体装置及びその検査装置 |