JP2005038504A - Data erasing method, and memory device having data erasure circuit using the method - Google Patents

Data erasing method, and memory device having data erasure circuit using the method Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data erasing method for shortening a time necessary for data erasure without increasing power consumption for the data erasure, and a memory device having a data erasing circuit using the data erasure method. <P>SOLUTION: In the data erasing method for erasing data stored by discharging charges stored in a floating gate by applying an erasing voltage between a semiconductor substrate and a control gate, the potential of the semiconductor substrate side is increased while the control gate is kept in a floating state, and then the potential of the control gate is set to a predetermined potential, and thus an erasing voltage is applied between the semiconductor substrate and the control gate. The potential of the control gate is set to the predetermined potential by taking a predetermined time for lowering so that the increased potential of the semiconductor substrate side is not lowered. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、データ消去方法及び同方法を用いたデータ消去回路を有するメモリ装置に関するものである。   The present invention relates to a data erasing method and a memory device having a data erasing circuit using the method.

従来より、コンピュータをはじめとする各種電子機器は、データの記憶及び消去を行うことができるメモリ装置を内蔵している。   Conventionally, various electronic devices such as computers have built-in memory devices that can store and erase data.

このメモリ装置は、通常、データを記憶する記憶素子とデータを消去するデータ消去回路とから構成されている。   This memory device is usually composed of a storage element for storing data and a data erasing circuit for erasing data.

この記憶素子として、半導体基板上に制御ゲートと浮遊ゲートとを有する構造をした不揮発性半導体メモリセルが使用されており、この記憶素子は、浮遊ゲートに蓄積される電子の有無によってデータの記憶を行っている。   As this storage element, a nonvolatile semiconductor memory cell having a structure having a control gate and a floating gate on a semiconductor substrate is used. This storage element stores data depending on the presence or absence of electrons accumulated in the floating gate. Is going.

かかる記憶素子においてデータの消去を行う場合は、浮遊ゲートに蓄積されている電子を半導体基板側へ排出してデータの消去を行っていた。   When erasing data in such a storage element, the data stored in the floating gate is discharged to the semiconductor substrate side to erase the data.

そして、浮遊ゲートに蓄積している電子を半導体基板側へ排出する際は、まず、制御ゲートを接地状態とし、その後、データ消去回路に内蔵している昇圧電圧発生回路によって半導体基板を昇圧して、半導体基板の電位を所定の電位まで上昇させていた。   When discharging the electrons accumulated in the floating gate to the semiconductor substrate side, first, the control gate is grounded, and then the semiconductor substrate is boosted by the boost voltage generating circuit built in the data erasing circuit. The potential of the semiconductor substrate was raised to a predetermined potential.

このようにすることで、制御ゲートと半導体基板との間に所定の消去電圧を印加し、この消去電圧によって浮遊ゲートに蓄積している電子を半導体基板側へ排出してデータの消去を行っていた（例えば、特許文献１参照。）。
特開２０００−２９４６５８号公報 By doing so, a predetermined erase voltage is applied between the control gate and the semiconductor substrate, and the electrons stored in the floating gate are discharged to the semiconductor substrate side by this erase voltage to erase the data. (For example, refer to Patent Document 1).
JP 2000-294658 A

ところが、上記従来のデータ消去方法では、半導体基板側の電位を上昇させる際に、制御ゲートを接地状態としていたために、制御ゲートと半導体基板が容量結合してしまい、半導体基板を昇圧するための電荷の一部が制御ゲート側へ漏出していた。   However, in the above conventional data erasing method, when the potential on the semiconductor substrate side is raised, the control gate is grounded, so that the control gate and the semiconductor substrate are capacitively coupled, and the semiconductor substrate is boosted. Part of the charge leaked to the control gate side.

そのため、半導体基板の昇圧に時間がかかり、データの消去に要する時間が増大するという問題があった。   Therefore, there is a problem that it takes time to boost the semiconductor substrate and the time required for erasing data increases.

また、上述した電荷の漏出のために、データ消去時の消費電力が増大するという問題もあった。   There is also a problem that the power consumption during data erasure increases due to the leakage of charges described above.

そこで、請求項１に係る本発明では、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとした。   Accordingly, in the present invention according to claim 1, a data erasing method for erasing data stored by discharging charges accumulated in the floating gate by applying an erasing voltage between the semiconductor substrate and the control gate. In this case, the erase voltage is applied between the semiconductor substrate and the control gate by raising the potential on the semiconductor substrate side while keeping the control gate in a floating state, and then setting the potential of the control gate to a predetermined potential. .

また、請求項２に係る本発明では、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとした。   According to the second aspect of the present invention, the potential of the control gate is lowered to a predetermined potential over a predetermined time so that the increased potential on the semiconductor substrate side does not drop.

そして、請求項３に係る本発明では、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去回路を有するメモリ装置において、データ消去回路は、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとした。   According to the third aspect of the present invention, a data erasing circuit for erasing data stored by discharging charges stored in the floating gate by applying an erasing voltage between the semiconductor substrate and the control gate. In the memory device having the above, the data erasing circuit raises the potential on the semiconductor substrate side while keeping the control gate in a floating state, and then sets the potential of the control gate to a predetermined potential, so that the gap between the semiconductor substrate and the control gate is increased. An erasing voltage was applied to.

また、請求項４に係る本発明では、データ消去回路は、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとした。   In the data erasing circuit according to the fourth aspect of the present invention, the data erasing circuit lowers the potential of the control gate to a predetermined potential by lowering the potential over a predetermined time so that the increased potential on the semiconductor substrate side does not decrease. It was decided.

請求項１に係る本発明によれば、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとしたため、半導体基板の電位上昇に要する時間を短縮することができ、データ消去に要する時間を短縮することができる。   According to the first aspect of the present invention, a data erasing method for erasing stored data by discharging charges accumulated in the floating gate by applying an erasing voltage between the semiconductor substrate and the control gate. In this case, the erase voltage is applied between the semiconductor substrate and the control gate by raising the potential on the semiconductor substrate side while keeping the control gate in a floating state, and then setting the potential of the control gate to a predetermined potential. In addition, the time required for increasing the potential of the semiconductor substrate can be reduced, and the time required for erasing data can be reduced.

さらに、半導体基板の昇圧中に電荷の漏出を防止できるため、データ消去に要する消費電力の増大を防止することができる。   Further, since leakage of electric charges can be prevented during boosting of the semiconductor substrate, an increase in power consumption required for erasing data can be prevented.

また、請求項２に係る本発明によれば、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとしたため、制御ゲートの電位降下に伴う半導体基板の電位降下を防止でき、データ消去時に、半導体基板の昇圧に要する消費電力の増大を防止することができる。   According to the second aspect of the present invention, since the potential of the control gate is lowered to a predetermined potential over a predetermined time so that the increased potential on the semiconductor substrate side does not drop. The potential drop of the semiconductor substrate accompanying the potential drop of the control gate can be prevented, and an increase in power consumption required for boosting the semiconductor substrate can be prevented during data erasing.

また、請求項３に係る本発明によれば、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去回路を有するメモリ装置において、データ消去回路は、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとしたため、半導体基板の電位上昇に要する時間を短縮することができ、データ消去に要する時間を短縮することができる。   According to the third aspect of the present invention, the data for erasing the stored data by discharging the charge accumulated in the floating gate by applying an erasing voltage between the semiconductor substrate and the control gate. In a memory device having an erasing circuit, the data erasing circuit raises the potential on the semiconductor substrate side while keeping the control gate in a floating state, and then sets the potential of the control gate to a predetermined potential. Since the erase voltage is applied during this period, the time required for increasing the potential of the semiconductor substrate can be reduced, and the time required for erasing data can be reduced.

さらに、半導体基板の昇圧中に電荷の漏出を防止できるため、データ消去に要する消費電力の増大を防止することができる。   Further, since leakage of electric charges can be prevented during boosting of the semiconductor substrate, an increase in power consumption required for erasing data can be prevented.

また、請求項４に係る本発明によれば、データ消去回路は、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとしたため、制御ゲートの電位降下に伴う半導体基板の電位降下を防止でき、データ消去時に、半導体基板の昇圧に要する消費電力の増大を防止することができる。   According to the fourth aspect of the present invention, the data erasing circuit lowers the potential of the control gate to a predetermined potential by lowering the potential on the semiconductor substrate side over a predetermined time so as not to decrease. Therefore, the potential drop of the semiconductor substrate due to the potential drop of the control gate can be prevented, and the increase in power consumption required for boosting the semiconductor substrate during data erasing can be prevented.

本発明に係るメモリ装置は、コントローラと複数の記憶素子からなる記憶領域と昇圧電圧発生回路とから構成している。   A memory device according to the present invention includes a controller, a storage area including a plurality of storage elements, and a boosted voltage generation circuit.

この記憶素子は、半導体基板の上方に制御ゲートを設けるとともに、これら半導体基板と制御ゲートとの間に電荷を蓄積するための浮遊ゲートを有しており、この浮遊ゲートに蓄積する電荷の有無によってデータの記憶を行うことができる構成としている。   This memory element has a control gate provided above the semiconductor substrate, and has a floating gate for accumulating charges between the semiconductor substrate and the control gate. The data can be stored.

さらに、この記憶素子は、制御ゲートにスイッチを接続しており、このスイッチは切断状態から接続状態に切り替える際に所定の時定数を有する構成としている。   Further, the storage element has a switch connected to the control gate, and the switch has a predetermined time constant when switching from the disconnected state to the connected state.

かかる構造のメモリ装置において、データの消去を行う場合は、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行う。   In the memory device having such a structure, when erasing data, by applying an erasing voltage between the semiconductor substrate and the control gate, the charge stored in the floating gate is discharged to erase the stored data. Do.

特に本発明では、まずスイッチを切断状態とすることで制御ゲートを浮遊状態にしながら、昇圧電圧発生回路によって半導体基板側の電位を上昇させ、その後スイッチを接続することで、制御ゲートの電位を所定の電位にして、半導体基板と制御ゲートとの間に消去電圧を印加している。   In particular, in the present invention, the potential on the semiconductor substrate side is raised by the boost voltage generation circuit while the control gate is first floated by turning off the switch, and then the switch is connected to set the potential of the control gate to a predetermined level. An erasing voltage is applied between the semiconductor substrate and the control gate.

このようにすることで、半導体基板の電位を上昇させる際に、半導体基板と制御ゲートとが容量結合することを防止できるため、半導体基板を昇圧するための電荷の一部が制御ゲート側に漏出することを防止できるので、半導体基板の電位上昇に要する時間を短縮することができ、データ消去に要する時間を短縮することができる。   In this way, when the potential of the semiconductor substrate is increased, it is possible to prevent capacitive coupling between the semiconductor substrate and the control gate, so that part of the charge for boosting the semiconductor substrate leaks to the control gate side. Therefore, the time required for increasing the potential of the semiconductor substrate can be shortened, and the time required for erasing data can be shortened.

さらに、半導体基板の昇圧中に電荷の漏出を防止できるため、データ消去に要する消費電力の増大を防止することができる。   Further, since leakage of electric charges can be prevented during boosting of the semiconductor substrate, an increase in power consumption required for erasing data can be prevented.

また、切断状態から接続状態に切り替える際に、所定の時定数を有するスイッチを制御ゲートに接続した場合には、消去電圧を印加するために制御ゲートの電位を所定の電位に降下させる際に、制御ゲートの電位を所定の時間をかけて徐々に降下させることができる。   Further, when a switch having a predetermined time constant is connected to the control gate when switching from the disconnected state to the connected state, when the potential of the control gate is lowered to the predetermined potential in order to apply the erase voltage, The potential of the control gate can be gradually lowered over a predetermined time.

そのため、制御ゲートの電位の降下にともなって、一度上昇させた半導体基板側の電位が再び降下することを防止することができ、データ消去時に、半導体基板の昇圧に要する消費電力の増大を防止することができる。   Therefore, it is possible to prevent the potential on the side of the semiconductor substrate that has been raised once from dropping again as the potential of the control gate drops, and to prevent an increase in power consumption required for boosting the semiconductor substrate during data erasing. be able to.

このように、本発明では、一度上昇させた半導体基板側の電位が降下しないように、所定の時間をかけて制御ゲートの電位を徐々に降下させている。これは、一度上昇させた半導体基板側の電位が降下しないだけの時間よりも長い時間の時定数を有するスイッチを制御ゲートに接続することで実現している。   Thus, in the present invention, the potential of the control gate is gradually lowered over a predetermined time so that the potential on the semiconductor substrate side once raised does not drop. This is realized by connecting a switch having a time constant longer than the time that the potential on the semiconductor substrate side once raised does not drop to the control gate.

以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
なお、以下の説明では、３トランジスタＮＡＮＤ型不揮発性半導体メモリ装置を例として説明するが、本発明は、これ以外の記憶素子に対しても適用することができる。 Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.
In the following description, a three-transistor NAND nonvolatile semiconductor memory device will be described as an example, but the present invention can be applied to other memory elements.

本発明に係るメモリ装置１は、図１に示すように、コントローラ２と記憶領域４とデータ消去回路３とから構成しており、同データ消去回路３には、昇圧電圧発生回路５を設けている。   As shown in FIG. 1, the memory device 1 according to the present invention comprises a controller 2, a storage area 4, and a data erasing circuit 3. The data erasing circuit 3 is provided with a boosted voltage generating circuit 5. Yes.

そして、データ消去回路３と記憶領域４とは、コントローラ２と接続している。   The data erasing circuit 3 and the storage area 4 are connected to the controller 2.

また、記憶領域４には、複数個の記憶素子６を設けて、所要のデータを記憶可能としている。   In addition, a plurality of storage elements 6 are provided in the storage area 4 so that required data can be stored.

記憶素子６は、図２に示すように、半導体基板７の内部にＮ型の不純物をドープしたＮウェル８を形成するとともに、同Ｎウェル８の内部にＰ型の不純物をドープしたＰウェル９を形成し、同Ｐウェル９の上面に、酸化膜１０を介してソース選択ゲート１１と、制御ゲート１２と、ドレイン選択ゲート１３とを互いに所定の間隔をあけて設けている。   As shown in FIG. 2, the memory element 6 includes an N well 8 doped with an N-type impurity inside a semiconductor substrate 7 and a P well 9 doped with a P-type impurity inside the N well 8. A source selection gate 11, a control gate 12, and a drain selection gate 13 are provided on the upper surface of the P well 9 with a predetermined interval therebetween via an oxide film 10.

また、記憶素子６は、制御ゲート１２とＰウェル９との間に、記憶するデータに応じて電子を蓄積するための浮遊ゲート１４を設けている。   Further, the storage element 6 is provided with a floating gate 14 for accumulating electrons according to data to be stored between the control gate 12 and the P well 9.

さらに、記憶素子６は、ソース選択ゲート１１と制御ゲート１２との間、制御ゲート１２とドレイン選択ゲート１３との間、ソース選択ゲート１１の左側、及びドレイン選択ゲート１３の右側に、Ｐウェル９の内部にＮ型不純物を注入することによって形成した第１〜第４のＮ型拡散層１５〜１８をそれぞれ設けている。また、図中、２０は、第１のＮ型拡散層１５に接続したソース線であり、２１は、第４のＮ型拡散層１８に接続したビット線である。   Further, the storage element 6 includes a P-well 9 between the source selection gate 11 and the control gate 12, between the control gate 12 and the drain selection gate 13, on the left side of the source selection gate 11, and on the right side of the drain selection gate 13. Are provided with first to fourth N-type diffusion layers 15 to 18 formed by implanting N-type impurities. In the figure, 20 is a source line connected to the first N-type diffusion layer 15, and 21 is a bit line connected to the fourth N-type diffusion layer 18.

しかも、記憶素子６は、制御ゲート１２にワード線１９を接続している。このワード線１９には、制御ゲート１２に対して所定の電圧を印加する状態と、同所定の電圧を印加しない開放状態とを切り替え可能とするスイッチ（図示しない）を設けている。このスイッチは、切断状態から接続状態に切り替えた際に、所定の時定数を有する構成となっており、かかる時定数の作用でスイッチを導通させたときにワード線１９の電位が徐々に変化するようになっている。   In addition, the storage element 6 has a word line 19 connected to the control gate 12. The word line 19 is provided with a switch (not shown) that can switch between a state in which a predetermined voltage is applied to the control gate 12 and an open state in which the predetermined voltage is not applied. The switch has a predetermined time constant when switched from the disconnected state to the connected state, and the potential of the word line 19 gradually changes when the switch is turned on by the action of the time constant. It is like that.

データ消去回路３は、コントローラ２の制御に基づいて記憶領域４に記憶したデータを消去するようにしている。   The data erasing circuit 3 erases data stored in the storage area 4 based on the control of the controller 2.

すなわち、コントローラ２では、外部から入力された消去信号Ｓ１をデコードして、データを消去する記憶素子６のアドレスを含んだ消去信号Ｓ２を生成し、同消去信号Ｓ２をデータ消去回路３へ出力する。   That is, the controller 2 decodes the erase signal S1 inputted from the outside, generates an erase signal S2 including the address of the storage element 6 from which data is erased, and outputs the erase signal S2 to the data erase circuit 3 .

そして、データ消去回路３は、コントローラ２から消去信号Ｓ２が入力されると、図３に示す消去フローチャートに沿ってデータの消去を行う。   When the erase signal S2 is input from the controller 2, the data erase circuit 3 erases data according to the erase flowchart shown in FIG.

まず、コントローラ２が、データ消去回路３に対して消去信号Ｓ２を入力する（ステップＴ１）。   First, the controller 2 inputs an erase signal S2 to the data erase circuit 3 (step T1).

データ消去回路３は、消去信号Ｓ２に基づいて、ワード線１９に設けたスイッチを切断状態として、ワード線を開放状態とする（ステップＴ２）。   Based on the erase signal S2, the data erasing circuit 3 disconnects the switch provided on the word line 19 and opens the word line (step T2).

このように、ワード線１９を開放状態とすることで、制御ゲート１２は、他の部分から絶縁された浮遊状態となる。   Thus, by opening the word line 19, the control gate 12 is in a floating state insulated from other portions.

なお、このときデータ消去回路３は、制御ゲート１２を浮遊状態とする際に、ソース選択ゲート１１及びドレイン選択ゲート１３も浮遊状態とするように構成している。   At this time, the data erasing circuit 3 is configured such that when the control gate 12 is in a floating state, the source selection gate 11 and the drain selection gate 13 are also in a floating state.

次に、制御ゲート１２を浮遊状態とした状態のままで、昇圧電圧発生回路５を動作させることにより、半導体基板７の一部であるＰウェル９を昇圧し、Ｐウェル９の電位を所定の昇圧電圧の電位まで上昇させる（ステップＴ３）。   Next, by operating the boosted voltage generation circuit 5 while the control gate 12 is in a floating state, the P well 9 which is a part of the semiconductor substrate 7 is boosted, and the potential of the P well 9 is set to a predetermined level. The voltage is raised to the boosted voltage (step T3).

このとき、制御ゲート１２が浮遊状態となっているために、Ｐウェルの昇圧を短時間で行うことができる。   At this time, since the control gate 12 is in a floating state, the P well can be boosted in a short time.

すなわち、従来のデータ消去方法では、制御ゲート１２を接地した状態でＰウェル９の昇圧を行っていたため、制御ゲート１２とＰウェルが容量結合してしまい、Ｐウェル９を昇圧するための電荷の一部が制御ゲート１２側へ漏出していた。   That is, in the conventional data erasing method, since the P well 9 is boosted with the control gate 12 grounded, the control gate 12 and the P well are capacitively coupled, and the charge for boosting the P well 9 is increased. Some leaked to the control gate 12 side.

そのために、図４中符号ｂで示すように、Ｐウェル９の電位が徐々にしか上昇せず、Ｐウェル９の電位を所定の電位にするまでに時間がかかっていた。   Therefore, as indicated by symbol b in FIG. 4, the potential of the P well 9 only rises gradually, and it takes time to bring the potential of the P well 9 to a predetermined potential.

これに対して、本実施の形態では、制御ゲート１２を浮遊状態としたままでＰウェル９の昇圧を行っているため、制御ゲート１２とＰウェル９とが容量結合を起こさないので、Ｐウェル９を昇圧するための電荷の一部が、制御ゲート１２、ソース選択ゲート１１及びドレイン選択ゲート１３へ漏出することを防止できる。   On the other hand, in this embodiment, since the P well 9 is boosted while the control gate 12 is in a floating state, the control gate 12 and the P well 9 do not cause capacitive coupling. It is possible to prevent a part of the charge for boosting 9 from leaking to the control gate 12, the source selection gate 11 and the drain selection gate 13.

そのために、図４中符号ａで示すように、Ｐウェル９の電位が一気に上昇し、従来のデータ消去方法の場合と比較して、より短時間でＰウェル９の電位を所定の電位まで上昇することができ、データの消去に要する時間を短縮することができる。   For this reason, as indicated by the symbol a in FIG. 4, the potential of the P well 9 rises all at once, and the potential of the P well 9 rises to a predetermined potential in a shorter time than in the case of the conventional data erasing method. The time required for erasing data can be reduced.

しかも、上述したように電荷の漏出を防止できることで、データ消去に要する消費電力を削減することができ、省電力化を図ることができる。   In addition, since leakage of electric charges can be prevented as described above, power consumption required for erasing data can be reduced, and power saving can be achieved.

なお、本実施の形態において、Ｐウェル９を昇圧する場合に、消去回路３は、制御ゲート１２を浮遊状態にするとともに、ソース選択ゲート１１及びドレイン選択ゲート１３も浮遊状態とするように構成している。   In this embodiment, when boosting the P-well 9, the erase circuit 3 is configured so that the control gate 12 is in a floating state, and the source selection gate 11 and the drain selection gate 13 are also in a floating state. ing.

そのため、Ｐウェル９の昇圧時に、ソース選択ゲート１１とドレイン選択ゲート１３とがＰウェル９と容量結合することを防止できて、Ｐウェル９を昇圧するための電荷の一部が、ソース選択ゲート１１とドレイン選択ゲート１３とに漏出することを防止できる。   Therefore, it is possible to prevent the source selection gate 11 and the drain selection gate 13 from being capacitively coupled to the P well 9 when the P well 9 is boosted, and a part of the charge for boosting the P well 9 is generated by the source selection gate. 11 and the drain selection gate 13 can be prevented from leaking out.

このように、Ｐウェル９の昇圧時に電荷の漏出を防止できるため、Ｐウェル９の電位を短時間で所定の電位まで上昇することができ、データ消去に要する消費電力を削減することもできる。   As described above, since leakage of electric charges can be prevented when the P well 9 is boosted, the potential of the P well 9 can be raised to a predetermined potential in a short time, and power consumption required for data erasing can be reduced.

次に、Ｐウェル９の電位が所定の電位に達したところで、ワード線１９に設けたスイッチを接続状態に切り替えて、制御ゲート１２の電位を所定電位（ここでは、０Ｖ）まで降下させる（ステップＴ４）。   Next, when the potential of the P well 9 reaches a predetermined potential, the switch provided on the word line 19 is switched to the connected state, and the potential of the control gate 12 is lowered to a predetermined potential (here, 0 V) (step). T4).

このように、制御ゲート１２の電位を降下させることによって、制御ゲート１２とＰウェル９との間に所定の消去電圧が印加され、浮遊ゲート１４に蓄積していた電子２２は、Ｐウェル９側へ排出されて、記憶素子６に記憶していたデータが消去される（ステップＴ５）。   Thus, by lowering the potential of the control gate 12, a predetermined erase voltage is applied between the control gate 12 and the P well 9, and the electrons 22 accumulated in the floating gate 14 are transferred to the P well 9 side. The data stored in the storage element 6 is erased (step T5).

このとき、上述したように、ワード線１９に設けたスイッチは、所定の時定数を有しているため、このスイッチを接続状態に切り替えて、制御ゲート１２に０Ｖを印加した場合は、図５に示すように、制御ゲート１２の電位が徐々に降下する。   At this time, as described above, since the switch provided on the word line 19 has a predetermined time constant, when this switch is switched to the connected state and 0 V is applied to the control gate 12, FIG. As shown in FIG. 4, the potential of the control gate 12 gradually decreases.

したがって、制御ゲート１２の電位の降下に伴って、一度上昇させたＰウェル９の電位が再び降下することを防止することができ、データ消去時に、Ｐウェル９の昇圧に要する消費電力の増大を防止することができる。   Therefore, it is possible to prevent the potential of the P well 9 once raised from dropping again as the potential of the control gate 12 drops, and increase the power consumption required for boosting the P well 9 during data erasing. Can be prevented.

本発明に係るメモリ装置を示す説明図。FIG. 3 is an explanatory diagram showing a memory device according to the present invention. 本発明に係る記憶素子を示す説明図。Explanatory drawing which shows the memory element which concerns on this invention. 消去フローチャート。Erasing flowchart. Ｐウェルの電位上昇を示す説明図。Explanatory drawing which shows the electric potential rise of P well. 制御ゲートの電位上昇を示す説明図。Explanatory drawing which shows the electric potential rise of a control gate.

符号の説明Explanation of symbols

１ メモリ装置
２ コントローラ
３ データ消去回路
４ 記憶領域
５ 昇圧電圧発生回路
６ 記憶素子
７ 半導体基板
８ Ｎウェル
９ Ｐウェル
１０ 酸化膜
１１ ソース選択ゲート
１２ 制御ゲート
１３ ドレイン選択ゲート
１４ 浮遊ゲート
１５ 第１のＮ型拡散層
１６ 第２のＮ型拡散層
１７ 第３のＮ型拡散層
１８ 第４のＮ型拡散層
１９ ワード線
２０ ソース線
２１ ビット線
２２ 電子
ａ 本発明のＰウェルの電位上昇特性
ｂ 従来のＰウェルの電位上昇特性
Ｓ１ 消去命令信号
Ｓ２ 消去信号 DESCRIPTION OF SYMBOLS 1 Memory device 2 Controller 3 Data erasure circuit 4 Storage area 5 Boost voltage generation circuit 6 Storage element 7 Semiconductor substrate 8 N well 9 P well 10 Oxide film 11 Source selection gate 12 Control gate 13 Drain selection gate 14 Floating gate 15 First N type diffusion layer 16 Second N type diffusion layer 17 Third N type diffusion layer 18 Fourth N type diffusion layer 19 Word line 20 Source line 21 Bit line 22 Electron a Potential rise characteristic b of the P well of the present invention Conventional P-well potential rise characteristic S1 Erase command signal S2 Erase signal

Claims (4)

半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、
前記制御ゲートを浮遊状態にしながら前記半導体基板側の電位を上昇させ、その後、前記制御ゲートの電位を所定の電位にすることによって、前記半導体基板と前記制御ゲートとの間に前記消去電圧を印加することを特徴とするデータ消去方法。 In a data erasing method for erasing stored data by discharging an electric charge accumulated in a floating gate by applying an erasing voltage between a semiconductor substrate and a control gate,
The erase voltage is applied between the semiconductor substrate and the control gate by raising the potential on the semiconductor substrate side while keeping the control gate in a floating state, and then setting the potential of the control gate to a predetermined potential. A data erasing method characterized by: 前記制御ゲートの電位を、上昇させた前記半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることを特徴とする請求項１記載のデータ消去方法。   2. The data erasing method according to claim 1, wherein the potential of the control gate is lowered to a predetermined potential by dropping over a predetermined time so that the raised potential on the semiconductor substrate side does not drop. 半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去回路を有するメモリ装置において、
前記データ消去回路は、前記制御ゲートを浮遊状態にしながら前記半導体基板側の電位を上昇させ、その後、前記制御ゲートの電位を所定の電位にすることによって、前記半導体基板と前記制御ゲートとの間に前記消去電圧を印加することを特徴とするデータ消去回路を有するメモリ装置。 In a memory device having a data erasing circuit for erasing data stored by discharging an electric charge accumulated in a floating gate by applying an erasing voltage between a semiconductor substrate and a control gate,
The data erasing circuit raises the potential on the semiconductor substrate side while keeping the control gate in a floating state, and then sets the potential of the control gate to a predetermined potential, so that the gap between the semiconductor substrate and the control gate is increased. A memory device having a data erasing circuit, wherein the erasing voltage is applied to the memory device. 前記データ消去回路は、前記制御ゲートの電位を、上昇させた前記半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることを特徴とする請求項３記載のデータ消去回路を有するメモリ装置。   4. The data erasing circuit sets the potential of the control gate to a predetermined potential by lowering it over a predetermined time so that the increased potential on the semiconductor substrate side does not decrease. A memory device having the data erasing circuit described.
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