JP2002043446A - Nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、コントロールゲートとフローティ
ングゲートの２層からなるゲート電極を有するフラッシ
ュメモリとして機能する不揮発性半導体記憶装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a nonvolatile semiconductor memory device functioning as a flash memory having a gate electrode composed of a control gate and a floating gate.
【０００２】[0002]
【従来の技術】近年、電気的に且つ一括に消去が可能な
フラッシュメモリ装置の需要が拡大している。2. Description of the Related Art In recent years, demand for flash memory devices that can be erased electrically and collectively has been increasing.
【０００３】ところで、フラッシュメモリ装置は、一般
に、高い信頼性を得るのが難しいことが知られている。
フラッシュメモリ装置の信頼性を低下させる原因の一つ
に、製造時の配線形成工程におけるチャージアップダメ
ージがある。このチャージアップダメージは、メタル配
線をドライエッチング法により加工する際に発生する正
又は負の電荷が蓄積（チャージアップ）し、蓄積した電
荷が大量である場合に、コントロールゲートの電位の絶
対値が大きくなって、トンネル絶縁膜に過大な電界が掛
かることにより被るダメージのことをいい、これによ
り、フラッシュメモリセルの信頼性が大きく低下する。Incidentally, it is generally known that it is difficult to obtain high reliability in a flash memory device.
One of the causes of reducing the reliability of the flash memory device is charge-up damage in a wiring forming process at the time of manufacturing. This charge-up damage occurs when positive or negative charges generated when processing a metal wiring by dry etching accumulate (charge up), and when the accumulated charge is large, the absolute value of the potential of the control gate is reduced. This refers to damage caused by the application of an excessive electric field to the tunnel insulating film, which greatly reduces the reliability of the flash memory cell.
【０００４】このため、配線形成工程におけるチャージ
アップダメージを低減する方法が模索されている。For this reason, a method for reducing charge-up damage in a wiring forming process has been sought.
【０００５】以下、従来の配線形成工程におけるチャー
ジアップダメージの低減方法について説明する。A method for reducing charge-up damage in a conventional wiring forming process will be described below.
【０００６】図１３は従来のフラッシュメモリセル及び
チャージアップダメージ低減回路を示している。図１３
において、１０１はコントロールゲートがワード線デコ
ーダ１０２と接続されたフラッシュメモリセルであり、
１０３は陰極がフラッシュメモリセル１０１のコントロ
ールゲートと接続され、陽極が接地された逆方向接続ダ
イオードからなるチャージアップダメージ低減回路であ
る。FIG. 13 shows a conventional flash memory cell and a charge-up damage reduction circuit. FIG.
, 101 is a flash memory cell having a control gate connected to a word line decoder 102;
Reference numeral 103 denotes a charge-up damage reduction circuit including a reverse connection diode having a cathode connected to the control gate of the flash memory cell 101 and an anode grounded.
【０００７】図１４はチャージアップダメージ低減回路
１０３の断面構成であって、Ｐ型の半導体基板１１０の
上部にＰ型ウェル１１１が形成されており、該Ｐ型ウェ
ル１１１の上部には、互いに素子分離膜１１２により分
離されたＮ型拡散層１１３及びＰ型拡散層１１４が形成
されている。Ｎ型拡散層１１３はフラッシュメモリセル
１０１のコントロールゲートと接続され、Ｐ型ウェル１
１１及び半導体基板１１０はＰ型拡散層１１４を介して
接地電位に固定されている。FIG. 14 shows a cross-sectional structure of the charge-up damage reduction circuit 103. A P-type well 111 is formed on a P-type semiconductor substrate 110. An N-type diffusion layer 113 and a P-type diffusion layer 114 separated by the separation film 112 are formed. The N-type diffusion layer 113 is connected to the control gate of the flash memory cell 101, and is connected to the P-type well 1
11 and the semiconductor substrate 110 are fixed to the ground potential via a P-type diffusion layer 114.
【０００８】図１５はチャージアップダメージ低減回路
１０３（＝逆方向接続ダイオード）の電流特性を表わし
ている。図１５において、横軸はコントロールゲートの
電圧ＶCGを表わし、縦軸は逆方向接続ダイオードにおけ
るＮ型拡散層１１３からＰ型ウェル１１１の方向に流れ
る電流Ｉdiode を表わしている。図１５に示すように、
コントロールゲートの電圧がＶ１１（例えば約−０．６
Ｖ）以下となると、逆方向接続ダイオードに順方向バイ
アスが印加されるため該逆方向接続ダイオードに電流が
流れる。また、コントロールゲートの電圧がＶ１２（例
えば約１５Ｖ）以上となると、逆方向接続ダイオードが
ブレイクダウンするため該逆方向接続ダイオードに電流
が流れる。すなわち、逆方向接続ダイオードは、Ｖ１１
(約−０．６Ｖ)からＶ１２（約１５Ｖ）の間は電流が流
れない。FIG. 15 shows the current characteristics of the charge-up damage reduction circuit 103 (= diode in reverse connection). 15, the horizontal axis represents the voltage V CG of the control gate, and the vertical axis represents the current I diode flowing from the N-type diffusion layer 113 to the P-type well 111 in the reverse-connected diode. As shown in FIG.
When the voltage of the control gate is V11 (for example, about -0.6
V) or less, a forward bias is applied to the reverse connection diode, so that a current flows through the reverse connection diode. Further, when the voltage of the control gate becomes V12 (for example, about 15 V) or more, the reverse connection diode breaks down, so that a current flows through the reverse connection diode. That is, the reverse connection diode is connected to V11
No current flows between (about -0.6 V) and V12 (about 15 V).
【０００９】次に、従来のチャージアップダメージ低減
回路の動作について説明する。Next, the operation of the conventional charge-up damage reduction circuit will be described.
【００１０】消去時にコントロールゲートを０Ｖとし、
ソースの電位を１２Ｖとすることによりフローティング
ゲートから電子を引き抜く、いわゆるゲート接地消去方
式においては、すべての動作時にわたってコントロール
ゲートに印加される電圧が０Ｖ〜１２Ｖである。この電
圧範囲においては、逆方向接続ダイオードに電流が流れ
ないため、フラッシュメモリセルの動作に支障が生じな
い。At the time of erasing, the control gate is set to 0 V,
In a so-called grounded gate erasing method in which electrons are extracted from the floating gate by setting the source potential to 12 V, the voltage applied to the control gate is 0 V to 12 V during all operations. In this voltage range, no current flows through the reverse-connected diode, so that the operation of the flash memory cell is not hindered.
【００１１】一方、製造プロセスにおける配線形成時に
は、フラッシュメモリセルのコントロールゲートに正又
は負の電荷がチャージアップする。しかしながら、従来
のチャージアップダメージ低減回路１０３のように、フ
ラッシュメモリセル１０１のコントロールゲートに逆方
向接続ダイオードが接続されているため、図１５に示す
ように、コントロールゲートの印加範囲がＶ１１以下及
びＶ１２以上の場合は、チャージアップした電荷が流出
する。このため、トンネル絶縁膜に対するダメージが低
減されるので、装置の信頼性が大きく低下することを防
止できる。On the other hand, at the time of forming the wiring in the manufacturing process, positive or negative charges are charged up to the control gate of the flash memory cell. However, since the reverse connection diode is connected to the control gate of the flash memory cell 101 as in the conventional charge-up damage reduction circuit 103, the application range of the control gate is less than V11 and V12 as shown in FIG. In the case described above, the charge that has been charged up flows out. Therefore, damage to the tunnel insulating film is reduced, so that it is possible to prevent the reliability of the device from being greatly reduced.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、前記従
来の配線形成工程におけるチャージアップダメージの低
減方法は、以下に示す２つの問題を有している。However, the above-described conventional method of reducing the charge-up damage in the wiring forming process has the following two problems.
【００１３】第１の問題はコントロールゲートに対して
絶対値が大きい負電圧を印加できないという問題であ
る。近年、フラッシュメモリセルの微細化に伴い、消去
動作時にソースに印加する約１２Ｖという正の高電圧を
低電圧化する方式が提案されている。その１つに［表
１］に示すゲート負電圧消去方式がある。The first problem is that a negative voltage having a large absolute value cannot be applied to the control gate. In recent years, with the miniaturization of flash memory cells, there has been proposed a method of reducing a positive high voltage of about 12 V applied to a source during an erasing operation to a low voltage. One of them is a gate negative voltage erasing method shown in [Table 1].
【００１４】[0014]
【表１】 [Table 1]
【００１５】まず、書き込み動作時には、選択されたフ
ラッシュメモリセルのコントロールゲートに１２Ｖを、
ドレインに５Ｖを、ソース及びＰ型ウェル１１１に接地
電位をそれぞれ印加する。この電圧設定により、ドレイ
ンの近傍にチャンネルホットエレクトロンが発生し、フ
ローティングゲートに電子が注入される。書き込み後に
は、フラッシュメモリセルのしきい値電圧が約６Ｖとな
る。一方、非選択のフラッシュメモリセルは、コントロ
ールゲートに０Ｖを印加し、ドレインをオープンとする
ことにより、誤書き込みを防止している。First, during a write operation, 12 V is applied to the control gate of the selected flash memory cell.
5 V is applied to the drain, and the ground potential is applied to the source and the P-type well 111. By this voltage setting, channel hot electrons are generated near the drain, and electrons are injected into the floating gate. After writing, the threshold voltage of the flash memory cell becomes about 6V. On the other hand, in the unselected flash memory cells, erroneous writing is prevented by applying 0 V to the control gate and leaving the drain open.
【００１６】次に、消去動作時には、コントロールゲー
トに−８Ｖを、ソースに５Ｖを、Ｐ型ウェル１１１に接
地電位をそれぞれ印加し、ドレインをオープンにする。
この電位設定により、フローティングゲートからソース
に向けて、ファウラー・ノルドハイム・トンネル電流が
流れ、フローティングゲート中の電子が引き抜かれる。
消去後には、フラッシュメモリセルのしきい値電圧は約
２Ｖとなる。一方、非選択のフラッシュメモリセルは、
コントロールゲート及びソースを共に０Ｖとすることに
よって誤消去を防止している。Next, during the erase operation, -8 V is applied to the control gate, 5 V is applied to the source, and the ground potential is applied to the P-type well 111, and the drain is opened.
With this potential setting, a Fowler-Nordheim tunnel current flows from the floating gate to the source, and electrons in the floating gate are extracted.
After erasing, the threshold voltage of the flash memory cell becomes about 2V. On the other hand, unselected flash memory cells
Erroneous erasure is prevented by setting both the control gate and the source to 0V.
【００１７】次に、読み出し動作時には、コントロール
ゲートに５Ｖを、ドレインに１Ｖを、ソース及びＰ型ウ
ェル１１１に接地電位をそれぞれ印加する。この電位設
定により、フラッシュメモリセルが、消去状態の場合に
はドレインからソースに向けて電流が流れ、書き込み状
態の場合には電流が流れない。このように、ドレインか
らソースに流れる電流量の差を検出することにより、消
去状態と書き込み状態との判別が可能となる。一方、非
選択のフラッシュメモリセルは、コントロールゲートに
接地電位を印加し、ドレインをオープンにすることによ
り、誤読み出しを防止している。Next, at the time of a read operation, 5 V is applied to the control gate, 1 V is applied to the drain, and a ground potential is applied to the source and the P-type well 111. With this potential setting, current flows from the drain to the source when the flash memory cell is in the erased state, and does not flow when it is in the written state. Thus, by detecting the difference in the amount of current flowing from the drain to the source, it is possible to distinguish between an erased state and a written state. On the other hand, unselected flash memory cells prevent erroneous reading by applying a ground potential to the control gate and opening the drain.
【００１８】しかしながら、ゲート負電圧消去方式を採
用するフラッシュメモリセルは、従来の配線形成工程に
おけるチャージアップダメージ低減回路を用いることが
できない。なぜなら、コントロールゲートに印加する負
電圧（−８Ｖ）は、逆方向接続ダイオードが順方向バイ
アスとなる電圧領域であるため、該負電圧をコントロー
ルゲートに印加することができないからである。However, a flash memory cell employing a gate negative voltage erasing method cannot use a charge-up damage reduction circuit in a conventional wiring forming process. This is because the negative voltage (−8 V) applied to the control gate cannot be applied to the control gate since the reverse connection diode is in a voltage region where the forward bias is applied.
【００１９】第２の問題は、配線形成中に１５Ｖ程度の
正電圧がコントロールゲートに印加される場合があるた
め、フラッシュメモリセルの信頼性の低下を十分に防止
できないという問題である。具体的には、従来のチャー
ジアップダメージ低減回路は逆方向接続ダイオードを用
いているため、Ｖ１１（約−０．６Ｖ）からＶ１２（約
１５Ｖ）の電圧がコントロールゲートに印加されてしま
う。この約１５Ｖの範囲の電圧値は、装置の信頼性を大
きく低下させる虞はないものの、トンネル絶縁膜には大
きなファウラー・ノルドハイム・トンネル電流が流れる
電圧値であるため、信頼性の低下を少なからず引き起こ
す懸念がある。The second problem is that since a positive voltage of about 15 V may be applied to the control gate during the formation of the wiring, it is not possible to sufficiently prevent the reliability of the flash memory cell from lowering. Specifically, since the conventional charge-up damage reduction circuit uses a reverse connection diode, a voltage from V11 (about -0.6 V) to V12 (about 15 V) is applied to the control gate. Although the voltage value in the range of about 15 V does not significantly reduce the reliability of the device, it is a voltage value at which a large Fowler-Nordheim tunnel current flows through the tunnel insulating film. There is concern to cause.
【００２０】以上、説明したように、従来の配線形成工
程におけるチャージアップダメージ低減方法は、ゲート
負電圧消去方式のフラッシュメモリに適用できない。ま
た、ゲート接地消去方式のフラッシュメモリセルに適用
した場合であっても、配線形成時におけるチャージアッ
プダメージ低減効果を十分に得られないという２つの問
題を有している。As described above, the conventional method of reducing the charge-up damage in the wiring forming process cannot be applied to the flash memory of the gate negative voltage erasing method. Further, even when the present invention is applied to a flash memory cell of the grounded gate erasing method, there is a two problem that the effect of reducing the charge-up damage at the time of forming the wiring cannot be sufficiently obtained.
【００２１】本発明は、前記従来の問題に鑑み、不揮発
性半導体記憶装置を、ゲート負電圧消去方式が適用でき
ると共に、配線形成工程におけるチャージアップダメー
ジ低減効果を確実に得られるようにすることを目的とす
る。The present invention has been made in view of the above-mentioned conventional problems, and has been made to ensure that a non-volatile semiconductor memory device can apply a gate negative voltage erasing method and can reliably obtain a charge-up damage reduction effect in a wiring forming step. Aim.
【００２２】[0022]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、メモリセルの動作時にＥＳＤ保護素子に
相当するチャージアップダメージ低減回路を動作させな
いようにする構成とする。In order to achieve the above object, the present invention has a configuration in which a charge-up damage reduction circuit corresponding to an ESD protection element is not operated during the operation of a memory cell.
【００２３】具体的に、本発明に係る不揮発性半導体記
憶装置は、半導体基板の上に形成されたフローティング
ゲート及びコントロールゲートを有するメモリセルと、
コントロールゲートに接続されたチャージアップダメー
ジ低減回路と、チャージアップダメージ低減回路に接続
されたダメージ低減回路制御手段とを備え、チャージア
ップダメージ低減回路は、配線形成時に発生する電荷の
チャージアップによるコントロールゲートの電位を所定
の電圧範囲内に制限し、ダメージ低減回路制御手段は、
メモリセルの各動作状態においてチャージアップダメー
ジ低減回路に電流が流れないように制御する。Specifically, a nonvolatile semiconductor memory device according to the present invention comprises a memory cell having a floating gate and a control gate formed on a semiconductor substrate;
A charge-up damage reduction circuit connected to the control gate; and a damage-reduction circuit control means connected to the charge-up damage reduction circuit. Is limited within a predetermined voltage range, and the damage reduction circuit control means includes:
Control is performed so that current does not flow through the charge-up damage reduction circuit in each operation state of the memory cell.
【００２４】本発明の不揮発性半導体記憶装置による
と、チャージアップダメージ低減回路が配線形成時に発
生する電荷のチャージアップによるコントロールゲート
の電位を所定の電圧範囲内に制限する一方、メモリセル
の各動作状態においてはダメージ低減回路制御手段がチ
ャージアップダメージ低減回路に電流が流れないように
制御するため、ゲート負電圧消去方式を採用できると共
に、配線形成時においてはトンネル絶縁膜のチャージア
ップダメージを低減できる。その上、ゲート負電圧消去
方式を採用できることから、メモリセルの低電圧動作が
可能となる。According to the nonvolatile semiconductor memory device of the present invention, the charge-up damage reduction circuit limits the potential of the control gate to a predetermined voltage range due to the charge-up of the charge generated at the time of forming the wiring, while the operation of each memory cell is controlled. In the state, the damage reduction circuit control means controls the current so as not to flow through the charge-up damage reduction circuit, so that the gate negative voltage erasing method can be adopted and the charge-up damage of the tunnel insulating film can be reduced at the time of wiring formation. . In addition, since the gate negative voltage erasing method can be adopted, low-voltage operation of the memory cell becomes possible.
【００２５】本発明の不揮発性半導体記憶装置におい
て、チャージアップダメージ低減回路が、一方の電極が
コントロールゲートと接続されたダイオードからなり、
ダメージ低減回路制御手段が、ダイオードの他方の電極
と接続されており、メモリセルの動作状態に応じてダイ
オードの他方の電極に印加する電圧を変更することが好
ましい。In the nonvolatile semiconductor memory device according to the present invention, the charge-up damage reducing circuit comprises a diode having one electrode connected to the control gate,
Preferably, the damage reduction circuit control means is connected to the other electrode of the diode, and changes the voltage applied to the other electrode of the diode according to the operation state of the memory cell.
【００２６】この場合に、ダイオードが、半導体基板に
形成され他方の電極となる第１導電型のウェルと該ウェ
ルに形成され一方の電極となる第２導電型の拡散層とか
ら構成されていることが好ましい。In this case, the diode includes a first conductivity type well formed on the semiconductor substrate and serving as the other electrode, and a second conductivity type diffusion layer formed on the well and serving as one electrode. Is preferred.
【００２７】この場合に、第１導電型がＮ型であり且つ
第２導電型がＰ型であり、ダメージ低減回路制御手段が
Ｎ型ウェルの電位をメモリセルの各動作状態においてコ
ントロールゲートに印加される電圧よりも大きいか等し
い値に設定することが好ましい。このようにすると、ダ
イオードは順方向接続となるため、コントロールゲート
に対する負バイアス時には電流が流れないので、ゲート
負電圧消去方式による消去動作にそのまま対応できる。
また、例えば書き込み動作時には、コントロールゲート
に正バイアスが印加されるが、ダメージ低減回路制御手
段がＮ型ウェルの電位を正バイアスよりも大きいか等し
い値に設定するため、ダイオードに順方向の電流が流れ
ることがないので、読み出し動作を確実に行なえる。In this case, the first conductivity type is N-type and the second conductivity type is P-type, and the damage reduction circuit control means applies the potential of the N-type well to the control gate in each operation state of the memory cell. It is preferable that the voltage is set to a value higher than or equal to the applied voltage. In this case, since the diode is connected in the forward direction, no current flows when a negative bias is applied to the control gate, so that the erasing operation by the gate negative voltage erasing method can be directly handled.
Further, for example, during a write operation, a positive bias is applied to the control gate. However, since the damage reduction circuit control means sets the potential of the N-type well to a value higher than or equal to the positive bias, a forward current flows through the diode. Since there is no flow, the read operation can be performed reliably.
【００２８】または、この場合に、第１導電型がＰ型で
あり且つ第２導電型がＮ型であり、ダメージ低減回路制
御手段がＰ型ウェルの電位をメモリセルの各動作状態に
おいてコントロールゲートに印加される電圧よりも小さ
いか等しい値に設定することが好ましい。このようにす
ると、ダイオードは逆方向接続となるため、コントロー
ルゲートに対する正バイアス時には電流が流れないの
で、書き込み動作及び読み出し動作時にはそのまま対応
できる。また、消去動作時には、コントロールゲートに
負バイアスが印加されるが、ダメージ低減回路制御手段
がＰ型ウェルの電位を負バイアスよりも小さいか等しい
値に設定するため、ダイオードに順方向の電流が流れる
ことがないので、消去動作を確実に行なえる。Alternatively, in this case, the first conductivity type is P-type and the second conductivity type is N-type, and the damage reduction circuit control means sets the potential of the P-type well to the control gate in each operation state of the memory cell. Is preferably set to a value smaller than or equal to the voltage applied to In this case, since the diode is connected in the reverse direction, current does not flow at the time of forward bias to the control gate, so that the write operation and the read operation can be directly performed. In the erase operation, a negative bias is applied to the control gate. However, a forward current flows through the diode because the damage reduction circuit control means sets the potential of the P-type well to a value smaller than or equal to the negative bias. Therefore, the erasing operation can be performed reliably.
【００２９】本発明の不揮発性半導体記憶装置におい
て、配線形成時におけるコントロールゲートの電位が、
ダイオードにおける順方向電流及び逆方向電流が流れな
い電圧範囲内に制限されることが好ましい。In the nonvolatile semiconductor memory device of the present invention, the potential of the control gate at the time of forming the wiring is
It is preferable that the forward current and the reverse current in the diode be limited to a voltage range in which no current flows.
【００３０】本発明の不揮発性半導体記憶装置は、半導
体基板の上に形成された２層以上の配線層からなる多層
配線をさらに備え、コントロールゲートとダイオードと
が、多層配線のうちの基板側から１層目の配線層によっ
て互いに接続されていることが好ましい。このようにす
ると、１層目の配線層を含め、２層目以降のすべての配
線層において製造工程時のチャージアップダメージを低
減できる。The nonvolatile semiconductor memory device of the present invention further includes a multi-layer wiring composed of two or more wiring layers formed on a semiconductor substrate, wherein the control gate and the diode are arranged from the substrate side of the multi-layer wiring. Preferably, they are connected to each other by a first wiring layer. In this manner, charge-up damage during the manufacturing process can be reduced in all of the second and subsequent wiring layers including the first wiring layer.
【００３１】本発明の不揮発性半導体記憶装置におい
て、チャージアップダメージ低減回路が、半導体基板に
形成され、互いに極性が異なる一方の電極がそれぞれコ
ントロールゲートと電気的に接続された第１のダイオー
ド及び第２のダイオードからなり、ダメージ低減回路制
御手段が、メモリセルの動作状態に応じて、第１のダイ
オード及び第２のダイオードの他方の電極に印加する電
圧をそれぞれ変更することが好ましい。In the nonvolatile semiconductor memory device according to the present invention, a charge-up damage reduction circuit is formed on a semiconductor substrate, and one of electrodes having different polarities is electrically connected to a control gate. It is preferable that the damage reduction circuit control means includes two diodes and changes the voltage applied to the other electrode of the first diode and the voltage applied to the other electrode of the second diode in accordance with the operation state of the memory cell.
【００３２】この場合に、第１のダイオードが半導体基
板に形成され他方の電極となる第１導電型の第１ウェル
と該第１ウェルに形成され一方の電極となる第２導電型
の第１拡散層とから構成されており、第２のダイオード
が半導体基板に形成され他方の電極となる第２導電型の
第２ウェルと該第２ウェルに形成され一方の電極となる
第１導電型の第２拡散層とから構成されていることが好
ましい。In this case, a first diode of the first conductivity type formed on the semiconductor substrate as the other electrode and a first diode of the second conductivity type formed in the first well and serving as one electrode are formed on the semiconductor substrate. A second diode is formed on the semiconductor substrate and has a second conductivity type second well serving as the other electrode, and a first conductivity type second well is formed in the second well and serves as one electrode. Preferably, the second diffusion layer is formed.
【００３３】この場合に、第１導電型がＮ型であり且つ
第２導電型がＰ型であり、ダメージ低減回路制御手段
が、第１のダイオードのＮ型ウェルの電位をメモリセル
の各動作状態においてコントロールゲートに印加される
電圧よりも大きいか等しい値に設定すると共に、第２の
ダイオードのＰ型ウェルの電位をメモリセルの各動作状
態においてコントロールゲートに印加される電圧よりも
小さいか等しい値に設定することが好ましい。In this case, the first conductivity type is N-type and the second conductivity type is P-type, and the damage reduction circuit control means controls the potential of the N-type well of the first diode in each operation of the memory cell. In the state, the voltage applied to the control gate is set to a value larger than or equal to the voltage applied to the control gate, and the potential of the P-type well of the second diode is set smaller or equal to the voltage applied to the control gate in each operation state of the memory cell. It is preferable to set it to a value.
【００３４】このようにすると、第１のダイオードは順
方向接続となり且つ第２のダイオードは逆方向接続とな
るため、配線形成時におけるチャージアップが正電荷に
よる場合には第１のダイオードが順方向となり、負電荷
による場合には第２のダイオードが順方向となるため、
蓄積された電荷が流出しやすくなるので、トンネル絶縁
膜に対するダメージをほぼ完全に防止できるようにな
る。その上、コントロールゲートが正バイアスとなる書
き込み動作時及び読み出し動作時には、ダメージ低減回
路制御手段が第１のダイオードのＮ型ウェルの電位を正
バイアスよりも大きいか等しい値に設定するため、ダイ
オードに順方向の電流が流れることがない。一方、コン
トロールゲートが負バイアスとなる消去動作時には、ダ
メージ低減回路制御手段が第２のダイオードのＰ型ウェ
ルの電位を負バイアスよりも小さいか等しい値に設定す
るため、ダイオードに順方向の電流が流れることがない
ので、メモリセルのいずれの動作をも確実に行なえる。In this case, since the first diode is connected in the forward direction and the second diode is connected in the reverse direction, if the charge-up at the time of forming the wiring is positive, the first diode is connected in the forward direction. In the case of the negative charge, the second diode is in the forward direction.
Since the accumulated electric charge easily flows out, damage to the tunnel insulating film can be almost completely prevented. In addition, during a write operation and a read operation in which the control gate has a positive bias, the damage reduction circuit control means sets the potential of the N-type well of the first diode to a value greater than or equal to the positive bias. No forward current flows. On the other hand, during an erasing operation in which the control gate has a negative bias, the damage reduction circuit control means sets the potential of the P-type well of the second diode to a value smaller than or equal to the negative bias. Since there is no flow, any operation of the memory cell can be reliably performed.
【００３５】また、この場合に、配線形成時におけるコ
ントロールゲートの電位が、第１のダイオード及び第２
のダイオードにおける各順方向電流が流れない電圧範囲
内に制限されることが好ましい。Further, in this case, the potential of the control gate at the time of forming the wiring is changed between the first diode and the second diode.
Is preferably limited to a voltage range in which each forward current in the diode does not flow.
【００３６】また、この場合に、本発明の不揮発性半導
体記憶装置は、半導体基板の上に形成された２層以上の
配線層からなる多層配線をさらに備え、コントロールゲ
ートと第１のダイオード、及びコントロールゲートと第
２のダイオードとが、多層配線のうちの基板側から１層
目の配線層によってそれぞれ接続されていることが好ま
しい。In this case, the nonvolatile semiconductor memory device of the present invention further includes a multi-layer wiring composed of two or more wiring layers formed on the semiconductor substrate, and includes a control gate, a first diode, and It is preferable that the control gate and the second diode are respectively connected by a first wiring layer from the substrate side of the multilayer wiring.
【００３７】[0037]
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。(First Embodiment) A first embodiment of the present invention.
An embodiment will be described with reference to the drawings.
【００３８】図１は本発明の第１の実施形態に係る不揮
発性半導体記憶装置の模式的な構成を示している。図１
に示すように、フラッシュメモリセル１１におけるコン
トロールゲート３７は、ワード線デコーダ１２とチャー
ジアップダメージ低減回路１４Ａとに接続されている。FIG. 1 shows a schematic configuration of a nonvolatile semiconductor memory device according to the first embodiment of the present invention. Figure 1
As shown in (1), the control gate 37 in the flash memory cell 11 is connected to the word line decoder 12 and the charge-up damage reduction circuit 14A.
【００３９】チャージアップダメージ低減回路１４Ａ
は、陽極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陰極がダメージ低減回路制御手段
としてのＮＷ電圧制御回路１３と接続された順方向接続
ダイオード１４ａを含んでいる。順方向接続ダイオード
１４ａの陰極は逆方向接続ダイオード１５ａの陰極と接
続されており、該逆方向接続ダイオード１５ａの陽極は
接地されている。ここで、フラッシュメモリセル１１
は、アレイ状に配置された複数個のセルのうちの１つを
表わしている。Charge-up damage reduction circuit 14A
Includes a forward connection diode 14a having an anode connected to the control gate 37 of the flash memory cell 11 and a cathode connected to the NW voltage control circuit 13 as damage reduction circuit control means. The cathode of the forward connection diode 14a is connected to the cathode of the reverse connection diode 15a, and the anode of the reverse connection diode 15a is grounded. Here, the flash memory cell 11
Represents one of a plurality of cells arranged in an array.
【００４０】図２（ａ）はフラッシュメモリセル１１の
断面構成を表わしている。図２（ａ）に示すように、例
えば、Ｐ型ウェル３１Ｐが形成されたＰ型シリコンから
なる半導体基板３３の主面上には、熱酸化膜からなるト
ンネル絶縁膜３４が形成されており、該トンネル絶縁膜
３４の上には、ポリシリコンからなるフローティングゲ
ート３５、シリコン酸化膜からなる容量絶縁膜３６及び
ポリシリコンからなるコントロールゲート３７が順次形
成されている。FIG. 2A shows a sectional structure of the flash memory cell 11. As shown in FIG. 2A, for example, a tunnel insulating film 34 made of a thermal oxide film is formed on a main surface of a semiconductor substrate 33 made of P-type silicon on which a P-type well 31P is formed. On the tunnel insulating film 34, a floating gate 35 made of polysilicon, a capacitance insulating film 36 made of a silicon oxide film, and a control gate 37 made of polysilicon are sequentially formed.
【００４１】Ｐ型ウェル３１Ｐの上部におけるゲート長
方向の一方の領域にはＮ型ドレイン拡散層３８が形成さ
れ、他方の領域にはＮ型ソース拡散層３９が形成されて
いる。ここで、Ｎ型ソース拡散層３９は、Ｎ型ドレイン
拡散層３８と比べて、拡散深さが大きく且つフローティ
ングゲート３５とのオーバラップ量も大きくなるように
形成されている。An N-type drain diffusion layer 38 is formed in one region in the gate length direction above the P-type well 31P, and an N-type source diffusion layer 39 is formed in the other region. Here, the N-type source diffusion layer 39 is formed such that the diffusion depth is larger and the amount of overlap with the floating gate 35 is larger than that of the N-type drain diffusion layer 38.
【００４２】図２（ｂ）はチャージアップダメージ低減
回路１４Ａの断面構成を示している。図２（ｂ）に示す
ように、図２（ａ）に示した半導体基板３３の他の領域
には、Ｎ型ウェル３２ＮとＰ型ウェル３２Ｐとが互いに
接合するように形成されている。FIG. 2B shows a sectional configuration of the charge-up damage reducing circuit 14A. As shown in FIG. 2B, in another region of the semiconductor substrate 33 shown in FIG. 2A, an N-type well 32N and a P-type well 32P are formed so as to be joined to each other.
【００４３】Ｎ型ウェル３２Ｎの上部には、絶縁膜から
なる素子分離膜５０によって互いに分離されたＮ型拡散
層４１と第１のＰ型拡散層４２Ａとが形成されている。
第１のＰ型拡散層４２Ａは、図１に示すフラッシュメモ
リセル１１のコントロールゲート３７と接続されてい
る。Above the N-type well 32N, an N-type diffusion layer 41 and a first P-type diffusion layer 42A separated from each other by an element isolation film 50 made of an insulating film are formed.
The first P-type diffusion layer 42A is connected to the control gate 37 of the flash memory cell 11 shown in FIG.
【００４４】また、Ｎ型ウェル３２Ｎは、Ｎ型拡散層４
１を介して図１に示すＮＷ電圧制御回路１３と接続され
ており、フラッシュメモリセル１１の駆動状態に応じ
て、第１のＰ型拡散層４２ＡとＮ型ウェル３２Ｎとから
構成される順方向接続ダイオード１４ａに電流が流れな
いように、ＮＷ電圧制御回路１３から所定の電位が印加
される。The N-type well 32N has an N-type diffusion layer 4
1 and is connected to the NW voltage control circuit 13 shown in FIG. 1 through the first P-type diffusion layer 42A and the N-type well 32N according to the driving state of the flash memory cell 11. A predetermined potential is applied from the NW voltage control circuit 13 so that no current flows through the connection diode 14a.
【００４５】Ｐ型ウェル３２Ｐ及び半導体基板３３は、
Ｐ型ウェル３２Ｐの上部に形成された第２のＰ型拡散層
４２Ｂを介して接地電位に固定されている。なお、図１
に示す逆方向接続ダイオード１５ａは、Ｎ型ウェル３２
ＮとＰ型の半導体基板３３とから構成される。The P-type well 32P and the semiconductor substrate 33
It is fixed to the ground potential via a second P-type diffusion layer 42B formed above the P-type well 32P. FIG.
The reverse connection diode 15a shown in FIG.
It is composed of N and P type semiconductor substrates 33.
【００４６】このように、本実施形態に係る不揮発性半
導体記憶装置は、チャージアップダメージ低減回路１４
Ａとして順方向接続ダイオード１４ａを用いると共に、
ＮＷ電圧制御回路１３によって、順方向接続ダイオード
１４ａを構成するＮ型ウェル３２Ｎの電位をフラッシュ
メモリセル１１の駆動状態に応じて変更することを特徴
としている。As described above, in the nonvolatile semiconductor memory device according to the present embodiment, the charge-up damage reducing circuit 14
A uses the forward connection diode 14a as A,
The NW voltage control circuit 13 changes the potential of the N-type well 32N forming the forward connection diode 14a according to the driving state of the flash memory cell 11.
【００４７】図３はＮ型ウェル３２Ｎの電位ＶNWを０Ｖ
に固定した場合のチャージアップダメージ低減回路１４
Ａ（＝順方向接続ダイオード１４ａ）の電流特性を表わ
している。図３において、横軸はコントロールゲート３
７の電圧ＶCGを表わし、縦軸は順方向接続ダイオード１
４ａにおけるＰ型拡散層４２ＡからＮ型ウェル３２Ｎの
方向に流れる電流Ｉdiode を表わしている。FIG. 3 shows that the potential V NW of the N-type well 32N is set to 0V.
-Up damage reduction circuit 14 when fixed to
9 shows the current characteristics of A (= forward connection diode 14a). In FIG. 3, the horizontal axis is the control gate 3
Represents 7 voltage V CG of the vertical axis forward connected diodes 1
4A shows a current I diode flowing from the P-type diffusion layer 42A to the N-type well 32N in 4a.
【００４８】図３に示すように、Ｎ型ウェル３２Ｎの電
位ＶNWを０Ｖとした場合は、コントロールゲート３７の
電圧ＶCGの値がＶ１（約０．６Ｖ）以上となると、順方
向バイアスが印加された順方向接続ダイオード１４ａに
電流が流れる。また、コントロールゲート３７の電圧Ｖ
CGの値がＶ２（約−１５Ｖ）以下となると、順方向接続
ダイオード１４ａがブレイクダウンして該順方向接続ダ
イオード１４ａに逆方向の電流が流れる。すなわち、順
方向接続ダイオード１４ａは、Ｎ型ウェル３２Ｎの電位
ＶNWが０Ｖの場合に、コントロールゲート３７の電圧Ｖ
CGがＶ２（約−１５Ｖ）〜Ｖ１（約０．６Ｖ）の範囲で
は電流を流さない。As shown in FIG. 3, when the potential V NW of the N-type well 32N is set to 0 V, when the value of the voltage V CG of the control gate 37 becomes V1 (about 0.6 V) or more, the forward bias is reduced. A current flows through the applied forward connection diode 14a. Also, the voltage V of the control gate 37 is
When the value of CG becomes equal to or lower than V2 (about -15 V), the forward connection diode 14a is broken down, and a reverse current flows through the forward connection diode 14a. That is, when the potential V NW of the N-type well 32N is 0V, the forward connection diode 14a
When CG is in the range of V2 (about −15 V) to V1 (about 0.6 V), no current flows.
【００４９】図４はＮ型ウェル３２Ｎの電位ＶNWを制御
電圧Ｖppとした場合の順方向接続ダイオード１４ａの電
流特性を表わしている。図４に示すように、Ｎ型ウェル
３２Ｎの電位ＶNWを制御電圧Ｖppとした場合は、コント
ロールゲート３７の電圧ＶCGの値がＶ１＋Ｖpp以上とな
ると、順方向バイアスにより順方向接続ダイオード１４
ａに電流が流れる。また、コントロールゲート３７の電
圧ＶCGの値がＶ２＋Ｖ pp以下となると、順方向接続ダイ
オード１４ａがブレイクダウンして順方向接続ダイオー
ド１４ａに逆方向の電流が流れる。すなわち、順方向接
続ダイオード１４ａは、Ｎ型ウェル３２Ｎの電位ＶNWが
制御電圧Ｖppの場合に、コントロールゲート３７の電圧
ＶCGがＶ２＋Ｖpp〜Ｖ１＋Ｖppの範囲では電流を流さな
い。一例として、制御電圧Ｖppを１２Ｖとすると、順方
向接続ダイオード１４ａには、コントロールゲート３７
の電圧ＶCGの値が−３Ｖ〜＋１２.６Ｖの範囲で電流が
流れない。FIG. 4 shows the potential V of the N-type well 32N.NWControl
Voltage VppOf the forward connection diode 14a when
It shows the flow characteristics. As shown in FIG.
32N potential VNWIs the control voltage VppIf the
Voltage V of roll gate 37CGIs V1 + VppOver
Then, the forward connection diode 14 is
A current flows through a. In addition, the control gate 37
Pressure VCGIs V2 + V ppWhen the forward connection die
Aether 14a breaks down and forward connection diode
The current in the opposite direction flows through the node 14a. That is, the forward connection
Connection diode 14a is connected to potential V of N-type well 32N.NWBut
Control voltage VppThe voltage of the control gate 37
VCGIs V2 + Vpp~ V1 + VppDo not pass current in the range
No. As an example, the control voltage VppIs 12V
The connection gate 14 includes a control gate 37.
Voltage VCGIs between -3V and + 12.6V.
Not flowing.
【００５０】以下、第１の実施形態に係る不揮発性半導
体記憶装置の動作及びＮＷ電圧制御回路１３の動作を説
明する。ここでは、対象とする半導体記憶装置にゲート
負電圧消去方式を適用する場合を考える。Hereinafter, the operation of the nonvolatile semiconductor memory device according to the first embodiment and the operation of the NW voltage control circuit 13 will be described. Here, a case is considered in which a gate negative voltage erasing method is applied to a target semiconductor memory device.
【００５１】［表２］は［表１］に示したゲート負電圧
消去方式と同一の動作を実現できるように、ＮＷ電圧制
御回路１３から出力される制御電圧Ｖppの値の具体例を
示している。[0051] [Table 2] As can be realized by the same operation as the gate negative voltage erase method shown in [Table 1] shows a concrete example of the value of the control voltage V pp output from NW voltage control circuit 13 ing.
【００５２】[0052]
【表２】 [Table 2]
【００５３】［表２］に示すように、書き込み動作時の
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲で順方向接続ダ
イオード１４ａに電流を流さないようにするには、制御
電圧Ｖppの値を１２Ｖとすれば良い。これにより、チャ
ージアップダメージ低減回路１４Ａに電流が流れる場合
は、製造工程のドライエッチングによってコントロール
ゲート３７が所定値以上にチャージアップしたときにそ
の電荷を半導体基板又は外部に流出する場合に限られる
ため、通常の半導体記憶装置の動作時にコントロールゲ
ート３７から電荷が流出して、装置の正常な動作を行な
えなくなることを防止できる。[0053] As shown in Table 2, application range of the voltage V CG applied to the control gate 37 during the write operation is 0V～12V. In order to prevent a current from flowing through the forward connection diode 14a in this application range, the value of the control voltage V pp may be set to 12V. Thus, when a current flows through the charge-up damage reduction circuit 14A, the charge is limited to a case where the charge flows out to the semiconductor substrate or outside when the control gate 37 is charged up to a predetermined value or more by dry etching in the manufacturing process. In addition, it is possible to prevent charges from flowing out of the control gate 37 during normal operation of the semiconductor memory device, thereby preventing normal operation of the device.
【００５４】消去動作時のコントロールゲート３７に印
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲で順方向接続ダイオード１４ａに電流を流さ
ないようにするには、制御電圧Ｖppの値を０Ｖとすれば
良い。[0054] applying a range of voltages V CG applied to the control gate 37 during the erase operation is -8V～0V. In order to prevent the current from flowing through the forward connection diode 14a in this application range, the value of the control voltage V pp may be set to 0V.
【００５５】読み出し動作時のコントロールゲート３７
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲で順方向接続ダイオード１４ａに電流を流
さないようにするには、制御電圧Ｖppの値を５Ｖとすれ
ば良い。Control gate 37 during read operation
Applying a range of voltages V CG applied to is 0V to 5V.
In order to prevent the current from flowing through the forward connection diode 14a in this application range, the value of the control voltage Vpp may be set to 5V.
【００５６】一方、配線形成時においては、制御電圧Ｖ
ppの値はほぼ０Ｖである。この場合に、コントロールゲ
ート３７の電位ＶCGは、電圧の範囲がＶ２（約−１５
Ｖ）〜Ｖ１（約０．６Ｖ）に制限されるため、コントロ
ールゲート３７がチャージアップすることによって、メ
モリセルの信頼性が大きく低下することを防止できる。On the other hand, when the wiring is formed, the control voltage V
The value of pp is almost 0V. In this case, the potential V CG of the control gate 37 is V2 (about −15).
V) to V1 (approximately 0.6 V), it is possible to prevent the reliability of the memory cell from being significantly reduced due to the charge-up of the control gate 37.
【００５７】以上説明したように、第１の実施形態によ
ると、チャージアップダメージ低減回路１４Ａに順方向
接続ダイオード１４ａを用いると共に、順方向接続ダイ
オード１４ａを構成するＮ型ウェル３２Ｎの電位Ｖ
NWを、フラッシュメモリセル１１の駆動状態に応じて変
更することにより、ゲート負電圧消去方式に適用可能な
チャージアップダメージ低減回路１４Ａを実現できる。
これにより、メモリセルの低電圧動作が可能となると共
に、配線形成時におけるトンネル絶縁膜３４のチャージ
アップダメージを低減できる。As described above, according to the first embodiment, the forward connection diode 14a is used for the charge-up damage reduction circuit 14A, and the potential V of the N-type well 32N constituting the forward connection diode 14a is used.
By changing the NW according to the driving state of the flash memory cell 11, the charge-up damage reduction circuit 14A applicable to the gate negative voltage erasing method can be realized.
Accordingly, low voltage operation of the memory cell is enabled, and charge-up damage of the tunnel insulating film 34 during wiring formation can be reduced.
【００５８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
【００５９】第２の実施形態に係る不揮発性半導体記憶
装置は、チャージアップダメージ低減回路に逆方向接続
ダイオードを用い、且つ、該逆方向接続ダイオードを構
成するＰ型ウェルの電位をフラッシュメモリセルの駆動
状態に応じて変更する構成とする。In the nonvolatile semiconductor memory device according to the second embodiment, a reverse connection diode is used for the charge-up damage reduction circuit, and the potential of the P-type well constituting the reverse connection diode is set to the value of the flash memory cell. The configuration is changed according to the driving state.
【００６０】図５は第２の実施形態に係る不揮発性半導
体記憶装置の模式的な構成を示している。図５に示すよ
うに、フラッシュメモリセル１１におけるコントロール
ゲート３７は、ワード線デコーダ１２とチャージアップ
ダメージ低減回路１４Ｂとに接続されている。FIG. 5 shows a schematic configuration of a nonvolatile semiconductor memory device according to the second embodiment. As shown in FIG. 5, the control gate 37 in the flash memory cell 11 is connected to the word line decoder 12 and the charge-up damage reduction circuit 14B.
【００６１】チャージアップダメージ低減回路１４Ｂ
は、陰極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陽極がダメージ低減回路制御手段
としてのＰＷ電圧制御回路２３と接続された逆方向接続
ダイオード１４ｂを含んでいる。逆方向接続ダイオード
１４ｂの陽極は順方向接続ダイオード１６ａの陽極と接
続されている。さらに、順方向接続ダイオード１６ａの
陰極は逆方向接続ダイオード１６ｂの陰極と接続されて
おり、該逆方向接続ダイオード１６ｂの陽極は接地され
ている。また、順方向接続ダイオード１６ａ及び逆方向
接続ダイオード１６ｂの共通の陰極はダメージ低減回路
制御手段としてのＤＮＷ電圧制御回路２４と接続されて
いる。Charge-up damage reduction circuit 14B
Includes a reverse connection diode 14b having a cathode connected to the control gate 37 of the flash memory cell 11 and an anode connected to the PW voltage control circuit 23 as damage reduction circuit control means. The anode of the reverse connection diode 14b is connected to the anode of the forward connection diode 16a. Further, the cathode of the forward connection diode 16a is connected to the cathode of the reverse connection diode 16b, and the anode of the reverse connection diode 16b is grounded. The common cathode of the forward connection diode 16a and the reverse connection diode 16b is connected to a DNW voltage control circuit 24 as a damage reduction circuit control means.
【００６２】ここで、フラッシュメモリセル１１は、ア
レイ状に配置された複数個のセルのうちの１つを表わし
ている。また、フラッシュメモリセル１１は、図２
（ａ）に示した構成と同一の構成を有している。Here, the flash memory cell 11 represents one of a plurality of cells arranged in an array. In addition, the flash memory cell 11
It has the same configuration as the configuration shown in FIG.
【００６３】図６はチャージアップダメージ低減回路１
４Ｂの断面構成を示している。図６に示すように、Ｐ型
シリコンからなる半導体基板３３におけるチャージアッ
プダメージ低減回路１４Ｂのダイオード形成領域には、
深いＮ型ウェル４０Ｎが形成され、該深いＮ型ウェル４
０Ｎの上方には、Ｐ型ウェル３２Ｐと該Ｐ型ウェル３２
Ｐを囲むように接合するＮ型ウェル３２Ｎが形成されて
いる。FIG. 6 shows a charge-up damage reduction circuit 1.
4B shows a cross-sectional configuration of FIG. As shown in FIG. 6, in the diode formation region of the charge-up damage reduction circuit 14B in the semiconductor substrate 33 made of P-type silicon,
A deep N-type well 40N is formed.
0N, the P-type well 32P and the P-type well 32P.
An N-type well 32N that joins so as to surround P is formed.
【００６４】Ｐ型ウェル３２Ｐの上部には、絶縁膜から
なる素子分離膜５０によって互いに分離された第１のＮ
型拡散層４１Ａと第１のＰ型拡散層４２Ａとが形成され
ている。第１のＮ型拡散層４１Ａは、図５に示すフラッ
シュメモリセル１１のコントロールゲート３７と接続さ
れている。On the upper part of the P-type well 32P, the first N layers separated from each other by an element isolation film 50 made of an insulating film.
A type diffusion layer 41A and a first P type diffusion layer 42A are formed. The first N-type diffusion layer 41A is connected to the control gate 37 of the flash memory cell 11 shown in FIG.
【００６５】また、Ｐ型ウェル３２Ｐは、第１のＰ型拡
散層４２Ａを介して図５に示すＰＷ電圧制御回路２３と
接続されており、フラッシュメモリセル１１の駆動状態
に応じて、第１のＮ型拡散層４１ＡとＰ型ウェル３２Ｐ
とから構成される逆方向接続ダイオード１４ｂに電流が
流れないように、ＰＷ電圧制御回路２３から所定の電位
が印加される。Further, the P-type well 32P is connected to the PW voltage control circuit 23 shown in FIG. 5 through the first P-type diffusion layer 42A. N-type diffusion layer 41A and P-type well 32P
A predetermined potential is applied from the PW voltage control circuit 23 so that no current flows through the reverse connection diode 14b composed of
【００６６】Ｐ型ウェル３２Ｐは、Ｎ型ウェル３２Ｎ及
び深いＮ型ウェル４０Ｎによって他のＰ型ウェル５１Ｐ
及び半導体基板３３と電気的に絶縁されている。さら
に、Ｎ型ウェル３２Ｎ及び深いＮ型ウェル４０Ｎの電位
は、フラッシュメモリセル１１の駆動状態に応じて、Ｐ
型ウェル３２Ｐの電位よりも高く又は等しくなるよう
に、Ｎ型ウェル３２Ｎの第２のＮ型拡散層４１Ｂを介し
て、ＤＮＷ電圧制御回路２４から所定の電位が印加され
る。また、半導体基板３３はＰ型ウェル５１Ｐに形成さ
れた第２のＰ型拡散層４２Ｂを介して接地電位に固定さ
れている。The P-type well 32P is divided into another P-type well 51P by the N-type well 32N and the deep N-type well 40N.
And is electrically insulated from the semiconductor substrate 33. Further, the potentials of the N-type well 32N and the deep N-type well 40N are set to P
A predetermined potential is applied from the DNW voltage control circuit 24 via the second N-type diffusion layer 41B of the N-type well 32N so as to be higher or equal to the potential of the type well 32P. The semiconductor substrate 33 is fixed at the ground potential via a second P-type diffusion layer 42B formed in the P-type well 51P.
【００６７】なお、図５に示す順方向接続ダイオード１
６ａは、Ｐ型ウェル３２Ｐと深いＮ型ウェル４０Ｎとか
ら構成され、逆方向接続ダイオード１６ｂは、深いＮ型
ウェル４０ＮとＰ型の半導体基板３３とから構成され
る。The forward connection diode 1 shown in FIG.
6a is composed of a P-type well 32P and a deep N-type well 40N, and the reverse connection diode 16b is composed of a deep N-type well 40N and a P-type semiconductor substrate 33.
【００６８】図７は、図６におけるＰ型ウェル３２Ｐの
電位ＶPWを０Ｖに固定した場合のチャージアップダメー
ジ低減回路１４Ｂ（＝逆方向接続ダイオード１４ｂ）の
電流特性を表わしている。図７において、横軸はコント
ロールゲート３７の電圧ＶCGを表わし、縦軸は逆方向接
続ダイオード１４ｂにおけるＮ型拡散層４１ＡからＰ型
ウェル３２Ｐの方向に流れる電流Ｉdiode を表わしてい
る。FIG. 7 shows the current characteristics of the charge-up damage reduction circuit 14B (= reverse connection diode 14b) when the potential V PW of the P-type well 32P in FIG. 6 is fixed at 0V. 7, the horizontal axis represents the voltage V CG of the control gate 37, and the vertical axis represents the current I diode flowing in the direction from the N-type diffusion layer 41A to the P-type well 32P in the reverse connection diode 14b.
【００６９】図７に示すように、図６におけるＰ型ウェ
ル３２Ｐの電位ＶPWを、ＰＷ電圧制御回路２３によって
第１のＰ型拡散層４２Ａを介して０Ｖとした場合には、
コントロールゲート３７の電圧ＶCGの値がＶ３（約−
０．６Ｖ）以下となると、順方向バイアスが印加された
逆方向接続ダイオード１４ｂに電流が流れる。また、コ
ントロールゲート３７の電圧ＶCGの値がＶ４（約１５
Ｖ）以上となると、逆方向接続ダイオード１４ｂがブレ
イクダウンして該逆方向接続ダイオード１４ｂに逆方向
の電流が流れる。すなわち、逆方向接続ダイオード１４
ｂは、Ｐ型ウェル３２Ｐの電位ＶPWが０Ｖの場合に、コ
ントロールゲート３７の電圧ＶCGがＶ３（約−０．６
Ｖ）〜Ｖ４（約１５Ｖ）の範囲では電流を流さない。As shown in FIG. 7, when the potential V PW of the P-type well 32P in FIG. 6 is set to 0 V by the PW voltage control circuit 23 via the first P-type diffusion layer 42A,
When the value of the voltage VCG of the control gate 37 is V3 (approximately-
When the voltage becomes 0.6 V) or less, a current flows through the reverse connection diode 14b to which the forward bias is applied. Also, the value of the voltage VCG of the control gate 37 is V4 (about 15
V) or more, the reverse connection diode 14b breaks down and a reverse current flows through the reverse connection diode 14b. That is, the reverse connection diode 14
b, when the potential V PW of P-type well 32P is 0V, the voltage V CG of the control gate 37 is V3 (about -0.6
No current flows in the range of V) to V4 (about 15 V).
【００７０】図８は、図６におけるＰ型ウェル３２Ｐの
電位ＶPWを、ＰＷ電圧制御回路２３によって第１のＰ型
拡散層４２Ａを介して制御電圧Ｖeeとした場合の逆方向
接続ダイオード１４ｂの電流特性を表わしている。図８
に示すように、Ｐ型ウェル３２Ｐの電位ＶPWを制御電圧
Ｖeeとした場合は、コントロールゲート３７の電圧Ｖ CG
の値がＶ３＋Ｖee以下となると、順方向バイアスにより
逆方向接続ダイオード１４ｂに電流が流れる。また、コ
ントロールゲート３７の電圧ＶCGの値がＶ４＋Ｖee以上
となると、逆方向接続ダイオード１４ｂがブレイクダウ
ンして逆方向の電流が流れる。すなわち、逆方向接続ダ
イオード１４ｂは、Ｐ型ウェル３２Ｐの電位ＶPWが制御
電圧Ｖeeの場合に、コントロールゲート３７の電圧ＶCG
がＶ３＋Ｖee〜Ｖ４＋Ｖeeの範囲では電流を流さない。
一例として、制御電圧Ｖeeを−８Ｖとすると、逆方向接
続ダイオード１４ｂには、コントロールゲート３７の電
圧ＶCGの値が−８．６Ｖ〜＋７Ｖの範囲で電流が流れな
い。FIG. 8 shows the P-type well 32P in FIG.
Potential VPWBy the PW voltage control circuit 23
The control voltage V is applied via the diffusion layer 42A.eeReverse direction when
This shows the current characteristics of the connection diode 14b. FIG.
As shown in FIG.PWThe control voltage
Vee, The voltage V of the control gate 37 CG
Is V3 + VeeWhen it becomes less than
A current flows through the reverse connection diode 14b. Also,
Voltage V of control gate 37CGIs V4 + Veethat's all
, The reverse connection diode 14b breaks down.
Current flows in the opposite direction. That is, the reverse connection
The ion 14b has the potential V of the P-type well 32P.PWIs controlled
Voltage VeeThe voltage V of the control gate 37CG
Is V3 + Vee~ V4 + VeeNo current flows in the range.
As an example, the control voltage VeeIs −8V, reverse connection
The connection of the control gate 37 is connected to the connection diode 14b.
Pressure VCGCurrent does not flow when the value is in the range of -8.6 V to +7 V
No.
【００７１】以下、第２の実施形態に係る不揮発性半導
体記憶装置の動作及びＰＷ電圧制御回路の動作を説明す
る。ここでは、対象とする半導体記憶装置にゲート負電
圧消去方式を適用する場合を考える。Hereinafter, the operation of the nonvolatile semiconductor memory device according to the second embodiment and the operation of the PW voltage control circuit will be described. Here, a case is considered in which a gate negative voltage erasing method is applied to a target semiconductor memory device.
【００７２】前掲の［表２］には、［表１］に示したゲ
ート負電圧消去方式と同一の動作を実現できるように、
ＰＷ電圧制御回路２３から出力される制御電圧Ｖeeの値
の具体例が示してある。The above Table 2 shows that the same operation as the gate negative voltage erasing method shown in Table 1 can be realized.
A specific example of the value of the control voltage Vee output from the PW voltage control circuit 23 is shown.
【００７３】［表２］に示すように、書き込み動作時の
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲で逆方向接続ダ
イオード１４ｂに電流を流さないようにするには、制御
電圧Ｖeeの値を０Ｖとすれば良い。これにより、前述し
たように、チャージアップダメージ低減回路１４Ｂに電
流が流れる場合は、製造工程のドライエッチングによっ
てコントロールゲート３７が所定値以上にチャージアッ
プしたときに限られるようになり、通常の半導体記憶装
置の動作時におけるコントロールゲート３７からの電荷
の流出を防ぐことができる。[0073] As shown in Table 2, application range of the voltage V CG applied to the control gate 37 during the write operation is 0V～12V. In order to prevent a current from flowing through the reverse connection diode 14b in this application range, the value of the control voltage Vee may be set to 0V. As a result, as described above, when a current flows through the charge-up damage reduction circuit 14B, the current is limited only when the control gate 37 is charged to a predetermined value or more by dry etching in the manufacturing process. The outflow of charges from the control gate 37 during operation of the device can be prevented.
【００７４】消去動作時のコントロールゲート３７に印
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲で逆方向接続ダイオード１４ｂに電流を流さ
ないようにするには、制御電圧Ｖeeの値を−８Ｖとすれ
ば良い。[0074] applying a range of voltages V CG applied to the control gate 37 during the erase operation is -8V～0V. To no current in the reverse direction connecting diode 14b in this application range, the value of the control voltage ee V may be set to -8 V.
【００７５】読み出し動作時のコントロールゲート３７
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲で逆方向接続ダイオード１４ｂに電流を流
さないようにするには、制御電圧Ｖeeの値を０Ｖとすれ
ば良い。Control gate 37 during read operation
Applying a range of voltages V CG applied to is 0V to 5V.
In order to prevent a current from flowing through the reverse connection diode 14b in this application range, the value of the control voltage Vee may be set to 0V.
【００７６】なお、Ｎ型ウェル３２Ｎの電位は、Ｐ型ウ
ェル３２Ｐの電位よりも高くなるように設定しておけば
良く、例えば、すべての駆動状態において５Ｖに設定す
れば良い。The potential of the N-type well 32N may be set to be higher than the potential of the P-type well 32P. For example, it may be set to 5 V in all driving states.
【００７７】一方、配線形成時においては、制御電圧Ｖ
eeの値はほぼ０Ｖである。この場合に、コントロールゲ
ート３７の電位ＶCGは、電圧の範囲がＶ３（約−０．６
Ｖ）〜Ｖ４（約１５Ｖ）に制限されるため、チャージア
ップによってメモリセルの信頼性が大きく低下すること
を防止できる。On the other hand, when the wiring is formed, the control voltage V
The value of ee is almost 0V. In this case, the potential V CG of the control gate 37 is V3 (about -0.6
V) to V4 (approximately 15 V), so that it is possible to prevent the reliability of the memory cell from being significantly reduced by charge-up.
【００７８】以上説明したように、第２の実施形態によ
ると、チャージアップダメージ低減回路１４Ｂに逆方向
接続ダイオード１４ｂを用いると共に、逆方向接続ダイ
オード１４ｂを構成するＰ型ウェル３２Ｐの電位Ｖ
PWを、フラッシュメモリセル１１の駆動状態に応じて変
更することにより、ゲート負電圧消去方式に適用可能な
チャージアップダメージ低減回路１４Ｂを実現できる。As described above, according to the second embodiment, the reverse connection diode 14b is used for the charge-up damage reduction circuit 14B, and the potential V of the P-type well 32P constituting the reverse connection diode 14b.
By changing the PW according to the driving state of the flash memory cell 11, the charge-up damage reduction circuit 14B applicable to the gate negative voltage erasing method can be realized.
【００７９】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
【００８０】第３の実施形態に係る不揮発性半導体記憶
装置は、チャージアップダメージ低減回路に順方向接続
ダイオード及び逆方向接続ダイオード（以下、ツインダ
イオードと呼ぶ。）を用い、且つ、順方向接続ダイオー
ドを構成するＮ型ウェルの電位と、逆方向接続ダイオー
ドを構成するＰ型ウェルの電位をフラッシュメモリセル
の駆動状態に応じて変更する構成とする。The nonvolatile semiconductor memory device according to the third embodiment uses a forward connection diode and a reverse connection diode (hereinafter referred to as a twin diode) for a charge-up damage reduction circuit, and uses a forward connection diode. And the potential of the P-type well forming the reverse connection diode are changed according to the driving state of the flash memory cell.
【００８１】図９は第３の実施形態に係る不揮発性半導
体記憶装置の模式的な構成を示している。図９に示すよ
うに、フラッシュメモリセル１１におけるコントロール
ゲート３７は、ワード線デコーダ１２とチャージアップ
ダメージ低減回路１４Ｃとに接続されている。FIG. 9 shows a schematic configuration of a nonvolatile semiconductor memory device according to the third embodiment. As shown in FIG. 9, the control gate 37 in the flash memory cell 11 is connected to the word line decoder 12 and the charge-up damage reduction circuit 14C.
【００８２】チャージアップダメージ低減回路１４Ｃ
は、陽極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陰極がダメージ低減回路制御手段
としてのＮＷ／ＤＮＷ電圧制御回路２５と接続された順
方向接続ダイオード１４ａと、陰極がフラッシュメモリ
セル１１のコントロールゲート３７と接続され、陽極が
ダメージ低減回路制御手段としてのＰＷ電圧制御回路２
３と接続された逆方向接続ダイオード１４ｂとを含んで
いる。Charge-up damage reduction circuit 14C
Has a forward connection diode 14a having an anode connected to the control gate 37 of the flash memory cell 11, a cathode connected to the NW / DNW voltage control circuit 25 as a damage reduction circuit control means, and a cathode connected to the flash memory cell 11. The PW voltage control circuit 2 is connected to the control gate 37 and has an anode as a damage reduction circuit control means.
3 and a reverse connection diode 14b connected thereto.
【００８３】順方向接続ダイオード１４ａの陰極は逆方
向接続ダイオード１６ｂの陰極と接続されており、該逆
方向接続ダイオード１６ｂの陽極は接地されている。一
方、逆方向接続ダイオード１４ｂの陽極は順方向接続ダ
イオード１６ａの陽極と接続されており、該順方向接続
ダイオード１６ａの陰極は、逆方向接続ダイオード１６
ｂの陰極と接続されている。The cathode of the forward connection diode 14a is connected to the cathode of the reverse connection diode 16b, and the anode of the reverse connection diode 16b is grounded. On the other hand, the anode of the reverse connection diode 14b is connected to the anode of the forward connection diode 16a, and the cathode of the forward connection diode 16a is connected to the reverse connection diode 16a.
b is connected to the cathode.
【００８４】ここで、フラッシュメモリセル１１は、ア
レイ状に配置された複数個のセルのうちの１つを表わし
ている。また、フラッシュメモリセル１１は、図２
（ａ）に示した構成と同一の構成を有している。Here, the flash memory cell 11 represents one of a plurality of cells arranged in an array. In addition, the flash memory cell 11
It has the same configuration as the configuration shown in FIG.
【００８５】図１０はチャージアップダメージ低減回路
１４Ｃの断面構成を示している。図１０に示すように、
Ｐ型シリコンからなる半導体基板３３におけるチャージ
アップダメージ低減回路１４Ｃのダイオード形成領域に
は、深いＮ型ウェル４０Ｎが形成され、該深いＮ型ウェ
ル４０Ｎの上方には、Ｐ型ウェル３２Ｐと該Ｐ型ウェル
３２Ｐを囲むように接合するＮ型ウェル３２Ｎが形成さ
れている。FIG. 10 shows a sectional structure of the charge-up damage reduction circuit 14C. As shown in FIG.
A deep N-type well 40N is formed in the diode formation region of the charge-up damage reduction circuit 14C in the semiconductor substrate 33 made of P-type silicon. Above the deep N-type well 40N, a P-type well 32P and the P-type well 32N are formed. An N-type well 32N is formed to join so as to surround the well 32P.
【００８６】Ｎ型ウェル３２Ｎの上部には、絶縁膜から
なる素子分離膜５０によって互いに分離された第１のＰ
型拡散層４３Ａと第１のＮ型拡散層４４Ａとが形成され
ている。On the upper part of the N-type well 32N, the first P-type isolation regions 50 separated from each other by an element isolation film 50 made of an insulating film.
A type diffusion layer 43A and a first N type diffusion layer 44A are formed.
【００８７】Ｐ型ウェル３２Ｐの上部には、素子分離膜
５０によって互いに分離された第２のＮ型拡散層４４Ｂ
と第２のＰ型拡散層４３Ｂとが形成されている。On the upper part of the P-type well 32P, the second N-type diffusion layers 44B separated from each other by the element isolation film 50 are formed.
And a second P-type diffusion layer 43B.
【００８８】ここで、Ｎ型ウェル３２Ｎ上の第１のＰ型
拡散層４３ＡとＰ型ウェル３２Ｐ上の第２のＮ型拡散層
４４Ｂは、それぞれ図９に示すフラッシュメモリセル１
１のコントロールゲート３７と接続されている。Here, the first P-type diffusion layer 43A on the N-type well 32N and the second N-type diffusion layer 44B on the P-type well 32P correspond to the flash memory cell 1 shown in FIG.
1 control gate 37.
【００８９】また、Ｎ型ウェル３２Ｎは、第１のＮ型拡
散層４４Ａを介して図９に示すＮＷ／ＤＮＷ電圧制御回
路２５と接続されており、フラッシュメモリセル１１の
駆動状態に応じて、第１のＰ型拡散層４３ＡとＮ型ウェ
ル３２Ｎとから構成される順方向接続ダイオード１４ａ
に電流が流れないように、ＮＷ／ＤＮＷ電圧制御回路２
５から所定の電位を有する第１の制御電圧が印加され
る。The N-type well 32N is connected to the NW / DNW voltage control circuit 25 shown in FIG. 9 through the first N-type diffusion layer 44A. Forward connection diode 14a composed of first P-type diffusion layer 43A and N-type well 32N
NW / DNW voltage control circuit 2 so that no current flows through
5 to a first control voltage having a predetermined potential is applied.
【００９０】同様に、Ｐ型ウェル３２Ｐは、第２のＰ型
拡散層４３Ｂを介して図９に示すＰＷ電圧制御回路２３
と接続されており、フラッシュメモリセル１１の駆動状
態に応じて、第２のＮ型拡散層４４ＢとＰ型ウェル３２
Ｐとから構成される逆方向接続ダイオード１４ｂに電流
が流れないように、ＰＷ電圧制御回路２３から所定の電
位を有する第２の制御電圧が印加される。Similarly, the P-type well 32P is connected to the PW voltage control circuit 23 shown in FIG. 9 via the second P-type diffusion layer 43B.
And the second N-type diffusion layer 44B and the P-type well 32 according to the driving state of the flash memory cell 11.
A second control voltage having a predetermined potential is applied from the PW voltage control circuit 23 so that no current flows through the reverse connection diode 14b composed of P and P.
【００９１】Ｐ型ウェル３２Ｐは、Ｎ型ウェル３２Ｎ及
び深いＮ型ウェル４０Ｎによって、他のＰ型ウェル５１
Ｐ及び半導体基板３３と電気的に絶縁されている。ま
た、半導体基板３３はＰ型ウェル５１Ｐに形成された第
３のＰ型拡散層４３Ｃを介して接地電位に固定されてい
る。The P-type well 32P is formed by the N-type well 32N and the deep N-type well 40N to form another P-type well 51P.
It is electrically insulated from P and the semiconductor substrate 33. The semiconductor substrate 33 is fixed at the ground potential via a third P-type diffusion layer 43C formed in the P-type well 51P.
【００９２】なお、図９に示す順方向接続ダイオード１
６ａは、Ｐ型ウェル３２Ｐと深いＮ型ウェル４０Ｎとか
ら構成され、逆方向接続ダイオード１６ｂは、深いＮ型
ウェル４０ＮとＰ型の半導体基板３３とから構成され
る。The forward connection diode 1 shown in FIG.
6a is composed of a P-type well 32P and a deep N-type well 40N, and the reverse connection diode 16b is composed of a deep N-type well 40N and a P-type semiconductor substrate 33.
【００９３】図１１はＮ型ウェル３２Ｎの電位ＶNW及び
Ｐ型ウェル３２Ｐの電位ＶPWを共に０Ｖに固定した場合
のチャージアップダメージ低減回路１４Ｃ（＝ツインダ
イオード）の電流特性を表わしている。図１１におい
て、横軸はコントロールゲート３７の電圧ＶCGを表わ
し、縦軸はツインダイオードに流れる電流Ｉdiode を表
わしている。FIG. 11 shows the current characteristics of the charge-up damage reduction circuit 14C (= twin diode) when the potential V NW of the N-type well 32N and the potential V PW of the P-type well 32P are both fixed at 0V. 11, the horizontal axis represents the voltage V CG of the control gate 37, and the vertical axis represents the current I Diode flowing through the twin diodes.
【００９４】図１１に示すように、Ｎ型ウェル３２Ｎの
電位ＶNW及びＰ型ウェル３２Ｐの電位ＶPWを０Ｖとした
場合には、コントロールゲート３７の電圧ＶCGの値がＶ
３（約−０．６Ｖ）以下となると、順方向バイアスが印
加された逆方向接続ダイオード１４ｂに電流が流れる。
また、コントロールゲート３７の電圧ＶCGの値がＶ１
（約０．６Ｖ）以上となると、今度は順方向バイアスが
印加された順方向接続ダイオード１４ａに電流が流れ
る。すなわち、ツインダイオードは、Ｐ型ウェル３２Ｐ
の電位ＶPW及びＮ型ウェル３２Ｎの電位ＶNWが０Ｖの場
合に、コントロールゲート３７の電圧ＶCGがＶ３（約−
０．６Ｖ）〜Ｖ１（約０．６Ｖ）の範囲では電流を流さ
ない。As shown in FIG. 11, when the potential V NW of the N-type well 32N and the potential V PW of the P-type well 32P are set to 0V, the value of the voltage V CG of the control gate 37 becomes V
When the voltage becomes 3 (about -0.6 V) or less, a current flows through the reverse connection diode 14b to which the forward bias is applied.
Also, the value of the voltage V CG of the control gate 37 is V1
When the voltage is equal to or higher than (approximately 0.6 V), a current flows through the forward connection diode 14a to which a forward bias is applied. That is, the twin diode is connected to the P-type well 32P.
When the potential V PW of the control gate 37 and the potential V NW of the N-type well 32N are 0 V, the voltage V CG of the control gate 37 becomes V3 (about −
No current flows in the range of 0.6 V) to V1 (about 0.6 V).
【００９５】図１２は、Ｎ型ウェル３２Ｎの電位ＶNWを
第１の制御電圧Ｖppとし、且つ、Ｐ型ウェル３２Ｐの電
位ＶPWを第２の制御電圧Ｖeeとした場合のツインダイオ
ードの電流特性を表わしている。図１２に示すように、
Ｎ型ウェル３２Ｎの電位ＶNWをＶppとし、Ｐ型ウェル３
２Ｐの電位ＶPWをＶeeとした場合は、コントロールゲー
ト３７の電圧ＶCGの値がＶ３＋Ｖee以下となると、順方
向バイアスが印加された逆方向接続ダイオード１４ｂに
電流が流れる。また、コントロールゲート３７の電圧Ｖ
CGの値がＶ１＋Ｖpp以上となると、順方向バイアスが印
加された順方向接続ダイオード１４ａに電流が流れる。
すなわち、ツインダイオードは、Ｎ型ウェル３２Ｎの電
位ＶNWが第１の制御電圧Ｖppで且つＰ型ウェル３２Ｐの
電位ＶPWが第２の制御電圧Ｖeeの場合に、コントロール
ゲート３７の電圧ＶCGがＶ３＋Ｖ ee〜Ｖ１＋Ｖppの範囲
では電流を流さない。FIG. 12 shows the potential V of the N-type well 32N.NWTo
First control voltage VppAnd the voltage of the P-type well 32P
Rank VPWTo the second control voltage VeeTwin Dio
It shows the current characteristics of the circuit. As shown in FIG.
The potential V of the N-type well 32NNWTo VppAnd P-type well 3
2P potential VPWTo Vee, The control game
Voltage VCGIs V3 + VeeIf it becomes the following
To the reverse connection diode 14b to which the forward bias is applied.
Electric current flows. Also, the voltage V of the control gate 37 is
CGIs V1 + VppAbove this, forward bias is marked
A current flows through the added forward connection diode 14a.
That is, the twin diode is connected to the N-type well 32N.
Rank VNWIs the first control voltage VppAnd of the P-type well 32P
Potential VPWIs the second control voltage VeeIn the case of the control
The voltage V of the gate 37CGIs V3 + V ee~ V1 + VppRange
Then no current flows.
【００９６】以下、第３の実施形態に係る不揮発性半導
体記憶装置の動作、ＮＷ電圧制御回路及びＰＷ電圧制御
回路の動作を説明する。ここでは、対象とする半導体記
憶装置にゲート負電圧消去方式を適用する場合を考え
る。Hereinafter, the operation of the nonvolatile semiconductor memory device according to the third embodiment and the operations of the NW voltage control circuit and the PW voltage control circuit will be described. Here, a case is considered in which a gate negative voltage erasing method is applied to a target semiconductor memory device.
【００９７】前掲の［表２］には、［表１］に示したゲ
ート負電圧消去方式と同一の動作を実現できるように、
ＮＷ／ＤＮＷ電圧制御回路２５から出力される第１の制
御電圧Ｖpp及びＰＷ電圧制御回路２３から出力される第
２の制御電圧Ｖeeの各値の具体例が示してある。The above [Table 2] shows that the same operation as the gate negative voltage erasing method shown in [Table 1] can be realized.
Specific examples of respective values of the first control voltage V pp output from the NW / DNW voltage control circuit 25 and the second control voltage V ee output from the PW voltage control circuit 23 are shown.
【００９８】［表２］に示すように、書き込み動作時の
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲でツインダイオ
ードに電流を流さないようにするには、第１の制御電圧
Ｖppの値を１２Ｖとし且つ第２の制御電圧Ｖeeの値を０
Ｖとすれば良い。これにより、前述したように、チャー
ジアップダメージ低減回路１４Ｃに電流が流れる場合
は、製造工程のドライエッチングによってコントロール
ゲート３７が所定値以上にチャージアップしたときに限
られるようになるため、通常の半導体記憶装置の動作時
におけるコントロールゲート３７からの電荷の流出を防
止することができる。[0098] As shown in Table 2, application range of the voltage V CG applied to the control gate 37 during the write operation is 0V～12V. To prevent the current from flowing through the twin diode in this application range, the value of the first control voltage V pp is set to 12 V and the value of the second control voltage V ee is set to 0.
V. Thus, as described above, when a current flows through the charge-up damage reduction circuit 14C, the current is limited only when the control gate 37 is charged up to a predetermined value or more by dry etching in the manufacturing process. The outflow of charges from the control gate 37 during operation of the storage device can be prevented.
【００９９】消去動作時のコントロールゲート３７に印
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲でツインダイオードに電流を流さないように
するには、第１の制御電圧Ｖppの値を０Ｖとし、第２の
制御電圧Ｖeeの値を−８Ｖとすれば良い。[0099] applying a range of voltages V CG applied to the control gate 37 during the erase operation is -8V～0V. In order to prevent a current from flowing through the twin diode in this application range, the value of the first control voltage V pp may be set to 0V, and the value of the second control voltage V ee may be set to -8V.
【０１００】読み出し動作時のコントロールゲート３７
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲でツインダイオードに電流を流さないよう
にするには、第１の制御電圧Ｖppの値を５Ｖとし、第２
の制御電圧Ｖeeの値を０Ｖとすれば良い。Control gate 37 during read operation
Applying a range of voltages V CG applied to is 0V to 5V.
To prevent the current from flowing through the twin diode in this application range, the value of the first control voltage V pp is set to 5 V, and
May be set to 0V.
【０１０１】一方、配線形成時においては、第１の制御
電圧Ｖpp及び第２の制御電圧Ｖeeの値はほぼ０Ｖであ
る。この場合に、コントロールゲート３７の電位Ｖ
CGは、電圧の範囲がＶ３（約−０．６Ｖ）〜Ｖ１（約
０．６Ｖ）に制限されるため、チャージアップによる信
頼性の低下を確実に防止することができるようになる。On the other hand, at the time of forming the wiring, the values of the first control voltage V pp and the second control voltage V ee are almost 0V. In this case, the potential V of the control gate 37 is
Since the voltage range of CG is limited to V3 (about -0.6 V) to V1 (about 0.6 V), it is possible to reliably prevent a decrease in reliability due to charge-up.
【０１０２】以上説明したように、第３の実施形態によ
ると、チャージアップダメージ低減回路１４Ｃに順方向
接続ダイオード１４ａ及び逆方向接続ダイオード１４ｂ
からなるツインダイオードを用いると共に、順方向接続
ダイオード１４ａを構成するＮ型ウェル３２Ｎの電位Ｖ
NWをＮＷ／ＤＮＷ電圧制御回路２５によって、また、逆
方向接続ダイオード１４ｂを構成するＰ型ウェル３２Ｐ
の電位ＶPWをＰＷ電圧制御回路２３によって、フラッシ
ュメモリセル１１の駆動状態に応じてそれぞれ変更する
ことにより、ゲート負電圧消去方式に適用可能なチャー
ジアップダメージ低減回路１４Ｃを実現できる。As described above, according to the third embodiment, the forward connection diode 14a and the reverse connection diode 14b are connected to the charge-up damage reducing circuit 14C.
And a potential V of the N-type well 32N constituting the forward connection diode 14a.
NW is controlled by the NW / DNW voltage control circuit 25, and the P-type well 32P forming the reverse connection diode 14b.
Is changed by the PW voltage control circuit 23 according to the drive state of the flash memory cell 11, thereby realizing the charge-up damage reduction circuit 14C applicable to the gate negative voltage erase method.
【０１０３】その上、チャージアップダメージ低減回路
にツインダイオード構成を採用しているため、配線形成
中のコントロールゲート３７の電位を、−０．６Ｖ〜＋
０．６Ｖ程度と極めて狭い電圧範囲に抑えることがで
き、その結果、装置の信頼性の低下を引き起こす虞をま
ったくなくすことができる。In addition, since the charge-up damage reduction circuit employs a twin diode configuration, the potential of the control gate 37 during the formation of the wiring is changed from -0.6 V to +0.6 V.
The voltage can be suppressed to an extremely narrow voltage range of about 0.6 V, and as a result, there is no possibility that the reliability of the device is reduced.
【０１０４】なお、各実施形態において、チャージアッ
プダメージ低減回路１４Ａ、１４Ｂ、１４Ｃを構成する
各ダイオードは、半導体基板３３のウェルに設けられた
拡散層を用いたが、これ以外の構造を有するダイオード
を用いてもよい。In each of the embodiments, the diffusion layers provided in the wells of the semiconductor substrate 33 are used as the diodes constituting the charge-up damage reduction circuits 14A, 14B, 14C. May be used.
【０１０５】また、本発明の配線形成時におけるチャー
ジアップダメージ低減効果は、フラッシュメモリセル１
１のコントロールゲート３７と、チャージアップダメー
ジ低減回路１４Ａ、１４Ｂ、１４Ｃのいずれかのダイオ
ードとが接続されて初めてその効果を発揮する。そのた
め、フラッシュメモリセル１１のコントロールゲート３
７と各ダイオードの接続は、多層配線における最下層の
配線層により接続することが望ましい。このようにする
と、最下層の配線層を含めて、その上層の２層目以降の
すべての配線層において製造工程時のチャージアップダ
メージを低減することができる。Further, the effect of reducing the charge-up damage at the time of forming the wiring according to the present invention is as follows.
The first control gate 37 is connected to any one of the diodes of the charge-up damage reduction circuits 14A, 14B, and 14C to exhibit its effect only when it is connected. Therefore, the control gate 3 of the flash memory cell 11
It is desirable that the connection between 7 and each diode be made by the lowest wiring layer in the multilayer wiring. By doing so, it is possible to reduce charge-up damage in the manufacturing process in all of the second and subsequent wiring layers including the lowermost wiring layer.
【０１０６】[0106]
【発明の効果】本発明に係る不揮発性半導体記憶装置に
よると、ダイオード等からなるチャージアップ低減回路
の動作バイアスを変更することにより、ゲート負電圧消
去方式を採用でき、且つ、配線形成時におけるトンネル
絶縁膜のチャージアップダメージを低減することができ
る。According to the nonvolatile semiconductor memory device of the present invention, the gate negative voltage erasing method can be adopted by changing the operation bias of the charge-up reduction circuit composed of a diode or the like, and the tunnel at the time of forming the wiring can be adopted. Charge-up damage to the insulating film can be reduced.
【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す模式的な構成図である。FIG. 1 is a schematic configuration diagram showing a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
【図２】（ａ）は本発明の第１の実施形態に係るフラッ
シュメモリセルを示す構成断面図である。（ｂ）は本発
明の第１の実施形態に係るチャージアップダメージ低減
回路を示す構成断面図である。FIG. 2A is a configuration sectional view showing a flash memory cell according to a first embodiment of the present invention. FIG. 2B is a configuration sectional view illustrating a charge-up damage reduction circuit according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｎ型ウェルに対す
る制御電圧が０Ｖの場合を表わすグラフである。FIG. 3 is a graph showing a current characteristic of the charge-up damage reduction circuit according to the first embodiment of the present invention, and showing a case where a control voltage for an N-type well is 0V.
【図４】本発明の第１の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｎ型ウェルに制御
電圧Ｖppを印加した場合を表わすグラフである。FIG. 4 is a graph showing a current characteristic of the charge-up damage reduction circuit according to the first embodiment of the present invention and showing a case where a control voltage Vpp is applied to an N-type well.
【図５】本発明の第２の実施形態に係る不揮発性半導体
記憶装置を示す模式的な構成図である。FIG. 5 is a schematic configuration diagram illustrating a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図６】本発明の第２の実施形態に係るチャージアップ
ダメージ低減回路を示す構成断面図である。FIG. 6 is a configuration sectional view showing a charge-up damage reduction circuit according to a second embodiment of the present invention.
【図７】本発明の第２の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｐ型ウェルに対す
る制御電圧が０Ｖの場合を表わすグラフである。FIG. 7 is a graph showing a current characteristic of the charge-up damage reduction circuit according to the second embodiment of the present invention, showing a case where a control voltage for a P-type well is 0V.
【図８】本発明の第２の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｐ型ウェルに制御
電圧Ｖeeを印加した場合を表わすグラフである。FIG. 8 is a graph showing a current characteristic of the charge-up damage reduction circuit according to the second embodiment of the present invention and showing a case where a control voltage Vee is applied to a P-type well.
【図９】本発明の第３の実施形態に係る不揮発性半導体
記憶装置を示す模式的な構成図である。FIG. 9 is a schematic configuration diagram illustrating a nonvolatile semiconductor memory device according to a third embodiment of the present invention.
【図１０】本発明の第３の実施形態に係るチャージアッ
プダメージ低減回路を示す構成断面図である。FIG. 10 is a configuration sectional view showing a charge-up damage reduction circuit according to a third embodiment of the present invention.
【図１１】本発明の第３の実施形態に係るチャージアッ
プダメージ低減回路の電流特性を示し、Ｎ型ウェル及び
Ｐ型ウェルに対する制御電圧が０Ｖの場合を表わすグラ
フである。FIG. 11 is a graph showing a current characteristic of the charge-up damage reduction circuit according to the third embodiment of the present invention and showing a case where the control voltage for the N-type well and the P-type well is 0V.
【図１２】本発明の第３の実施形態に係るチャージアッ
プダメージ低減回路の電流特性を示し、Ｎ型ウェルに第
１の制御電圧Ｖppを印加し且つＰ型ウェルに第２の制御
電圧Ｖeeを印加した場合を表わすグラフである。FIG. 12 shows current characteristics of the charge-up damage reduction circuit according to the third embodiment of the present invention, in which a first control voltage Vpp is applied to an N-type well and a second control voltage Vpp is applied to a P-type well. It is a graph showing the case where ee is applied.
【図１３】従来の不揮発性半導体記憶装置を示す模式的
な構成図である。FIG. 13 is a schematic configuration diagram showing a conventional nonvolatile semiconductor memory device.
【図１４】従来のチャージアップダメージ低減回路を示
す構成断面図である。FIG. 14 is a sectional view showing a configuration of a conventional charge-up damage reduction circuit.
【図１５】従来のチャージアップダメージ低減回路の電
流特性を表わすグラフである。FIG. 15 is a graph showing current characteristics of a conventional charge-up damage reduction circuit.
１１ フラッシュメモリセル １２ ワード線デコーダ １３ ＮＷ電圧制御回路（ダメージ低減回路制御手
段） １４Ａ チャージアップダメージ低減回路 １４Ｂ チャージアップダメージ低減回路 １４Ｃ チャージアップダメージ低減回路 １４ａ 順方向接続ダイオード １４ｂ 逆方向接続ダイオード １５ａ 逆方向接続ダイオード １６ａ 順方向接続ダイオード １６ｂ 逆方向接続ダイオード ２３ ＰＷ電圧制御回路（ダメージ低減回路制御手
段） ２４ ＤＮＷ電圧制御回路（ダメージ低減回路制御手
段） ２５ ＮＷ／ＤＮＷ電圧制御回路（ダメージ低減回路
制御手段） ３１Ｐ Ｐ型ウェル ３２Ｐ Ｐ型ウェル ３３ 半導体基板 ３４ トンネル絶縁膜 ３５ フローティングゲート ３６ 容量絶縁膜 ３７ コントロールゲート ３８ Ｎ型ドレイン拡散層 ３９ Ｎ型ソース拡散層 ４０Ｎ 深いＮ型ウェル ４１ Ｎ型拡散層 ４１Ａ 第１のＮ型拡散層 ４１Ｂ 第２のＮ型拡散層 ４２Ａ 第１のＰ型拡散層 ４２Ｂ 第２のＰ型拡散層 ４３Ａ 第１のＰ型拡散層 ４３Ｂ 第２のＰ型拡散層 ４３Ｃ 第３のＰ型拡散層 ４４Ａ 第１のＮ型拡散層 ４４Ｂ 第２のＮ型拡散層 ５０ 素子分離膜 ５１ Ｐ型ウェルDESCRIPTION OF SYMBOLS 11 Flash memory cell 12 Word line decoder 13 NW voltage control circuit (damage reduction circuit control means) 14A Charge-up damage reduction circuit 14B Charge-up damage reduction circuit 14C Charge-up damage reduction circuit 14a Forward connection diode 14b Reverse connection diode 15a Reverse Direction connection diode 16a Forward connection diode 16b Reverse connection diode 23 PW voltage control circuit (damage reduction circuit control means) 24 DNW voltage control circuit (damage reduction circuit control means) 25 NW / DNW voltage control circuit (damage reduction circuit control means) 31P P-type well 32P P-type well 33 Semiconductor substrate 34 Tunnel insulating film 35 Floating gate 36 Capacitive insulating film 37 Control gate 38 N-type drain diffusion layer 39 N Source diffusion layer 40N Deep N-type well 41 N-type diffusion layer 41A First N-type diffusion layer 41B Second N-type diffusion layer 42A First P-type diffusion layer 42B Second P-type diffusion layer 43A First P Type diffusion layer 43B second P type diffusion layer 43C third P type diffusion layer 44A first N type diffusion layer 44B second N type diffusion layer 50 element isolation film 51 P type well
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/792
Claims (12)
ングゲート及びコントロールゲートを有するメモリセル
と、 前記コントロールゲートに接続されたチャージアップダ
メージ低減回路と、 前記チャージアップダメージ低減回路に接続されたダメ
ージ低減回路制御手段とを備え、 前記チャージアップダメージ低減回路は、配線形成時に
発生する電荷のチャージアップによる前記コントロール
ゲートの電位を所定の電圧範囲内に制限し、 前記ダメージ低減回路制御手段は、前記メモリセルの各
動作状態において前記チャージアップダメージ低減回路
に電流が流れないように制御することを特徴とする不揮
発性半導体記憶装置。A memory cell having a floating gate and a control gate formed on a semiconductor substrate; a charge-up damage reduction circuit connected to the control gate; and a damage reduction connected to the charge-up damage reduction circuit. A circuit control unit, wherein the charge-up damage reduction circuit limits a potential of the control gate to a predetermined voltage range due to charge-up of a charge generated at the time of forming a wiring, and the damage reduction circuit control unit includes: A non-volatile semiconductor memory device, wherein control is performed so that current does not flow through the charge-up damage reduction circuit in each operation state of a cell.
は、一方の電極が前記コントロールゲートと接続された
ダイオードからなり、 前記ダメージ低減回路制御手段は、前記ダイオードの他
方の電極と接続されており、前記メモリセルの動作状態
に応じて前記ダイオードの他方の電極に印加する電圧を
変更することを特徴とする請求項１に記載の不揮発性半
導体記憶装置。2. The charge-up damage reduction circuit comprises a diode having one electrode connected to the control gate, and the damage reduction circuit control means connected to the other electrode of the diode, and 2. The nonvolatile semiconductor memory device according to claim 1, wherein a voltage applied to the other electrode of said diode is changed according to an operation state of a cell.
成され前記他方の電極となる第１導電型のウェルと、前
記ウェルに形成され前記一方の電極となる第２導電型の
拡散層とから構成されていることを特徴とする請求項２
に記載の不揮発性半導体記憶装置。3. The diode includes a first conductivity type well formed on the semiconductor substrate and serving as the other electrode, and a second conductivity type diffusion layer formed on the well and serving as the one electrode. 3. The method according to claim 2, wherein
3. The nonvolatile semiconductor memory device according to 1.
２導電型はＰ型であり、 前記ダメージ低減回路制御手段は、Ｎ型ウェルの電位を
前記メモリセルの各動作状態において前記コントロール
ゲートに印加される電圧よりも大きいか等しい値に設定
することを特徴とする請求項３に記載の不揮発性半導体
記憶装置。4. The damage reduction circuit control means according to claim 1, wherein said first conductivity type is N-type and said second conductivity type is P-type. 4. The nonvolatile semiconductor memory device according to claim 3, wherein the voltage is set to a value higher than or equal to a voltage applied to the control gate.
２導電型はＮ型であり、 前記ダメージ低減回路制御手段は、Ｐ型ウェルの電位を
前記メモリセルの各動作状態において前記コントロール
ゲートに印加される電圧よりも小さいか等しい値に設定
することを特徴とする請求項３に記載の不揮発性半導体
記憶装置。5. The damage reduction circuit control means according to claim 1, wherein said first conductivity type is P-type and said second conductivity type is N-type. 4. The nonvolatile semiconductor memory device according to claim 3, wherein the voltage is set to a value smaller than or equal to a voltage applied to the control gate.
ルゲートの電位は、前記ダイオードにおける順方向電流
及び逆方向電流が流れない電圧範囲内に制限されること
を特徴とする請求項２〜５のうちのいずれか１項に記載
の不揮発性半導体記憶装置。6. The control gate according to claim 2, wherein the potential of said control gate at the time of forming said wiring is limited to a voltage range in which a forward current and a reverse current in said diode do not flow. The nonvolatile semiconductor memory device according to claim 1.
上の配線層からなる多層配線をさらに備え、 前記コントロールゲートと前記ダイオードとは、前記多
層配線のうちの基板側から１層目の配線層によって互い
に接続されていることを特徴とする請求項２〜５のうち
のいずれか１項に記載の不揮発性半導体記憶装置。7. The semiconductor device according to claim 1, further comprising a multilayer wiring formed of two or more wiring layers formed on the semiconductor substrate, wherein the control gate and the diode are a first layer of the multilayer wiring from a substrate side. The nonvolatile semiconductor memory device according to claim 2, wherein the nonvolatile semiconductor memory devices are connected to each other by a wiring layer.
は、 前記半導体基板に形成され、互いに極性が異なる一方の
電極がそれぞれ前記コントロールゲートと接続された第
１のダイオード及び第２のダイオードからなり、 前記ダメージ低減回路制御手段は、前記メモリセルの動
作状態に応じて、前記第１のダイオード及び前記第２の
ダイオードの他方の電極に印加する電圧をそれぞれ変更
することを特徴とする請求項１に記載の不揮発性半導体
記憶装置。8. The charge-up damage reduction circuit, comprising: a first diode and a second diode each formed on the semiconductor substrate and having one of electrodes having different polarities connected to the control gate, respectively. 2. The reduction circuit control unit according to claim 1, wherein the reduction circuit control unit changes a voltage applied to the other electrode of each of the first diode and the second diode according to an operation state of the memory cell. Non-volatile semiconductor storage device.
板に形成され前記他方の電極となる第１導電型の第１ウ
ェルと、前記第１ウェルに形成され前記一方の電極とな
る第２導電型の第１拡散層とから構成されており、 前記第２のダイオードは、前記半導体基板に形成され前
記他方の電極となる第２導電型の第２ウェルと、前記第
２ウェルに形成され前記一方の電極となる第１導電型の
第２拡散層とから構成されていることを特徴とする請求
項８に記載の不揮発性半導体記憶装置。9. The first diode formed on the semiconductor substrate and serving as the other electrode, a first well of a first conductivity type, and a second conductivity formed in the first well and serving as the one electrode. A second diffusion layer formed on the semiconductor substrate and serving as the other electrode, a second well of a second conductivity type, and the second diode is formed in the second well. 9. The non-volatile semiconductor memory device according to claim 8, wherein said non-volatile semiconductor memory device comprises a first conductivity type second diffusion layer serving as one electrode.
第２導電型はＰ型であり、 前記ダメージ低減回路制御手段は、前記第１のダイオー
ドのＮ型ウェルの電位を前記メモリセルの各動作状態に
おいて前記コントロールゲートに印加される電圧よりも
大きいか等しい値に設定すると共に、前記第２のダイオ
ードのＰ型ウェルの電位を前記メモリセルの各動作状態
において前記コントロールゲートに印加される電圧より
も小さいか等しい値に設定することを特徴とする請求項
９に記載の不揮発性半導体記憶装置。10. The first conductivity type is an N-type and the second conductivity type is a P-type, and the damage reduction circuit control means sets the potential of an N-type well of the first diode to the memory cell. In each operation state, the voltage applied to the control gate is set to a value larger than or equal to the voltage applied to the control gate, and the potential of the P-type well of the second diode is applied to the control gate in each operation state of the memory cell. 10. The non-volatile semiconductor memory device according to claim 9, wherein the voltage is set to a value smaller than or equal to a predetermined voltage.
ールゲートの電位は、前記第１のダイオード及び前記第
２のダイオードにおける各順方向電流が流れない電圧範
囲内に制限されることを特徴とする請求項８〜１０のう
ちのいずれか１項に記載の不揮発性半導体記憶装置。11. The electric potential of the control gate during the formation of the wiring is limited to a voltage range in which forward currents of the first diode and the second diode do not flow. 11. The nonvolatile semiconductor memory device according to any one of 8 to 10.
以上の配線層からなる多層配線をさらに備え、 前記コントロールゲートと前記第１のダイオード、及び
前記コントロールゲートと前記第２のダイオードとは、
前記多層配線のうちの基板側から１層目の配線層によっ
てそれぞれ接続されていることを特徴とする請求項８〜
１１のうちのいずれか１項に記載の不揮発性半導体記憶
装置。12. The semiconductor device according to claim 12, further comprising a multilayer wiring formed of two or more wiring layers formed on the semiconductor substrate, wherein the control gate and the first diode, and the control gate and the second diode are ,
9. The multi-layer wirings are connected by a first wiring layer from the substrate side, respectively.
12. The nonvolatile semiconductor memory device according to any one of the eleventh to eleventh aspects.
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|---|---|---|---|---|
| JP2007188567A (en) * | 2006-01-12 | 2007-07-26 | Matsushita Electric Ind Co Ltd | Semiconductor device and its drive method |
| CN100380632C (en) * | 2004-07-06 | 2008-04-09 | 富士通株式会社 | Method for manufacturing a semiconductor device |
| KR20120124045A (en) * | 2011-05-02 | 2012-11-12 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | Thermally assisted flash memory with diode strapping |
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- 2001-03-28 JP JP2001091822A patent/JP3467479B2/en not_active Expired - Fee Related
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| JP2012238375A (en) * | 2011-05-02 | 2012-12-06 | Micronics Internatl Co Ltd | Thermally assisted flash memory with diode strapping |
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