JP2005019938A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 ベース板1の上面中央部にはCSPと呼ばれる半導体構成体2が設けられ、その周囲には矩形枠状の絶縁層14が設けられ、それらの上面には上層絶縁膜15が設けられ、その上面には上層再配線17が半導体構成体2の柱状電極12に接続されて設けられている。ベース板1の下面には下層絶縁膜22が設けられ、その下面には下層再配線24が上下導通部28を介して上層再配線17に接続されて設けられている。そして、下層再配線24に電子部品を接続させて搭載するようにして、電子機器のより一層の小型化が可能で、且つ、配線長を最短として回路特性劣化を抑制することができる。
【選択図】 図1
Description
請求項2に記載の発明は、請求項1に記載の発明において、前記ベース板上に前記半導体構成体が複数個相互に離間して設けられていることを特徴とするものである。
請求項3に記載の発明は、請求項1に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とするものである。
請求項5に記載の発明は、請求項1に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とするものである。
請求項6に記載の発明は、請求項1に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項7に記載の発明は、請求項6に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項8に記載の発明は、請求項6に記載の発明において、前記上層絶縁膜上に電子部品が前記最上層の上層再配線の接続パッド部に接続されて搭載されていることを特徴とするものである。
請求項9に記載の発明は、請求項1に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を有することを特徴とするものである。
請求項10に記載の発明は、請求項9に記載の発明において、前記最下層の下層再配線の接続パッド部下に半田ボールが設けられていることを特徴とするものである。
請求項11に記載の発明は、請求項9に記載の発明において、前記下層絶縁膜下に電子部品が前記最下層の下層再配線の接続パッド部に接続されて搭載されていることを特徴とするものである。
請求項12に記載の発明は、請求項11に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域が設けられていることを特徴とするものである。
請求項13に記載の発明は、請求項12に記載の発明において、前記電子部品は前記下層絶縁膜下の周辺部に搭載され、前記下層絶縁膜の下面ほぼ中央部が前記吸着ヘッド吸着用領域とされていることを特徴とするものである。
請求項14に記載の発明は、請求項12に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面ほぼ中央部を含む領域に搭載され、前記複数個の電子部品は封止膜で覆われ、該封止膜の下面が前記吸着ヘッド吸着用領域とされていることを特徴とするものである。
請求項15に記載の発明は、請求項12に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面全体に搭載され、前記下層絶縁膜の下面ほぼ中央部に搭載された前記電子部品は封止膜で覆われ、該封止膜の下面に平板が設けられ、該平板の下面は前記吸着ヘッド吸着用領域とされていることを特徴とするものである。
請求項16に記載の発明は、請求項1に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子が形成されていることを特徴とするものである。
請求項17に記載の発明は、請求項16に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とするものである。
請求項18に記載の発明は、請求項1に記載の発明において、前記ベース板の上面にグラウンド層が設けられていることを特徴とするものである。
請求項19に記載の発明は、請求項18に記載の発明において、前記グラウンド層は前記上下導通部または前記下層再配線に接続されていることを特徴とするものである。
請求項20に記載の発明は、少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、を備えた第1の半導体装置と、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、前記ベース板下に設けられた少なくとも1層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第2の半導体装置と、を備え、前記第1の半導体装置上に、一乃至複数個の前記第2の半導体装置が互いに接続されて積層され、前記積層された第1の半導体装置と第2の半導体装置の間、または、複数の前記第2の半導体装置の間、の接続部において、上側の半導体装置の前記最下層の下層再配線の接続パッド部と、下側の半導体装置の前記最上層の上層再配線の接続パッド部と、が接続されていることを特徴とするものである。
請求項21に記載の発明は、請求項20に記載の発明において、前記上側の半導体装置と、前記下側の半導体装置とが、その間に介在された接着層を介して接着されていることを特徴とするものである。
請求項22に記載の発明は、請求項21に記載の発明において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とは、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続されていることを特徴とするものである。
請求項23に記載の発明は、請求項20に記載の発明において、前記第1および第2の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項24に記載の発明は、請求項23に記載の発明において、前記積層された第2の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項25に記載の発明は、ベース板上に、各々が半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記半導体構成体の周囲における前記ベース板上に絶縁層を形成する工程と、接続パッド部を有し、且つ、少なくとも一部がいずれかの前記半導体構成体の前記外部接続用電極に接続される少なくとも1層の上層再配線を、該上層再配線のうち、最上層の上層再配線の接続パッド部が前記絶縁層上に配置されるように形成する工程と、前記ベース板下に少なくとも1層の下層再配線を形成する工程と、前記絶縁層および前記ベース板に形成された貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続する上下導通部を形成する工程と、前記半導体構成体間における前記絶縁層および前記ベース板を切断して前記最上層の上層再配線の接続パッド部が前記絶縁層上に配置された半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項26に記載の発明は、請求項25に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、前記上下導通部と、を同時に形成することを特徴とするものである。
請求項27に記載の発明は、請求項25に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を同時に形成することを特徴とするものである。
請求項28に記載の発明は、請求項25に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を別々に形成することを特徴とするものである。
請求項29に記載の発明は、請求項27または28に記載の発明において、前記最下層の上層再配線および前記最上層の下層再配線を形成した後に、前記絶縁層および前記ベース板に前記貫通孔を形成し、該貫通孔内に導電性ペーストからなる前記上下導通部を形成することを特徴とするものである。
請求項30に記載の発明は、請求項25に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とするものである。
請求項31に記載の発明は、請求項25に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とするものである。
請求項32に記載の発明は、請求項25に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とするものである。
請求項33に記載の発明は、請求項25に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とするものである。
請求項34に記載の発明は、請求項25に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を形成する工程を有することを特徴とするものである。
請求項35に記載の発明は、請求項34に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
請求項36に記載の発明は、請求項34に記載の発明において、前記上層絶縁膜上に電子部品を前記上層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とするものである。
請求項37に記載の発明は、請求項25に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を形成する工程を有することを特徴とするものである。
請求項38に記載の発明は、請求項37に記載の発明において、前記最下層の下層再配線の接続パッド部下に半田ボールを形成する工程を有することを特徴とするものである。
請求項39に記載の発明は、請求項37に記載の発明において、前記下層絶縁膜下に電子部品を前記最下層の下層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とするものである。
請求項40に記載の発明は、請求項38に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域を形成する工程を有することを特徴とするものである。
請求項41に記載の発明は、請求項25に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子を形成することを特徴とするものである。
請求項42に記載の発明は、請求項41に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とするものである。
請求項43に記載の発明は、請求項25に記載の発明において、前記ベース板の上面にグラウンド層を形成する工程を有することを特徴とするものである。
請求項44に記載の発明は、請求項43に記載の発明において、前記上下導通部または前記最上層の下層再配線を形成するとき、前記上下導通部または前記最上層の下層再配線を前記グラウンド層に接続することを特徴とするものである。
請求項45に記載の発明は、少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、を備えた第1の半導体装置と、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、前記ベース板下に設けられた少なくとも1層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第2の半導体装置と、を備え、前記第1の半導体装置上に、一乃至複数個の前記第2の半導体装置を積層し、積層する前記第1の半導体装置と第2の半導体装置の間、または、複数の前記第2の半導体装置の間において、上側の半導体装置の最下層の下層再配線の接続パッド部と下側の半導体装置の最上層の上層再配線の接続パッド部とを接続する工程を有することを特徴とするものである。
請求項46に記載の発明は、請求項45に記載の発明において、前記第1の半導体装置および第2の半導体装置を、その各間に介在された接着層を介して一度に接着する工程を有することを特徴とするものである。
請求項47に記載の発明は、請求項46に記載の発明において、前記接着工程において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とを、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続することを特徴とするものである。
請求項48に記載の発明は、請求項45に記載の発明において、前記第1および第2の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項49に記載の発明は、請求項45に記載の発明において、前記第1および第2の半導体装置を積層した後に、前記積層された第2の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は平面矩形形状のベース板1を備えている。ベース板1は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、BT(ビスマレイミド・トリアジン)樹脂、PPE(ポリフェニレンエーテル)等を含浸させたもの、あるいは、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料からなっている。
上記実施形態では、半田ボール21を、半導体構成体2上およびその周囲の絶縁層14上の全面に対応してマトリクス状に配列されるように設けているが、これに限定されるものではない。例えば、半田ボール21を半導体構成体2の周囲の絶縁層14上に対応する領域上にのみ設けるようにしてもよい。その場合、半田ボール21を半導体構成体2の全周囲ではなく、半導体構成体2の4辺のうち、1〜3辺の側方のみに設けてもよい。また、このような場合には、絶縁層14を矩形枠状のものとする必要はなく、半田ボール21を設ける辺の側方のみに配置されるようにしてもよい。
上記実施形態では、図13に示すように、電解メッキにより上層再配線17および下層再配線24を形成している(以下、パターニングメッキ法という)が、これに限定されるものではない。例えば、無電解メッキにより形成した下地金属層16、23、28aの表面全体に電解メッキにより銅層を形成し、この銅層および下地金属層16、23、28aをフォトリソグラフィ法により連続してパターニングして、図14に示すように、上層下地金属層16を含む上層再配線17を形成するとともに、下層下地金属層23を含む下層再配線24を形成するようにしてもよい(以下、パターニングエッチング法という)。また、いずれの方法においても、無電解メッキを行なう前に、貫通孔27内にカーボン等からなる薄い導電膜を形成するようにしてもよい。
ここで、上層再配線17は、集積化が進むに従って、比較的微細なパターン形成が要求される傾向にある。一方、下層再配線24は、これによりインダクタ回路やアンテナ回路等の薄膜回路素子を形成したり、あるいは比較的粗い配線を形成する程度であるため、要求されるパターン精度は比較的緩い。
上記実施形態では、貫通孔27内に下地金属層28aと銅層28bとからなる上下導通部28を形成しているが、これに限定されるものではない。例えば、貫通孔27内全部に銅ペースト、銀ペースト、導電性樹脂等からなる導電性材料を充填して、上下導通部を形成するようにしてもよい。この場合、まず、貫通孔27を形成せずに、無電解メッキおよび電解メッキ等により、図13に示すように、上層下地金属層16、上層再配線17、下層下地金属層23および下層再配線24を形成する。
図16はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す場合と異なる点は、ベース板1の上面の所定の箇所に銅箔からなるグラウンド層51を設け、このグラウンド層51の上面に半導体構成体2のシリコン基板4の下面を接着層3を介して接着し、グラウンド層51の所定の箇所に形成された円孔52の内壁面を上下導通部28の下地金属層28aに接続させた点である。この場合、貫通孔27を形成するとき、同時に、グラウンド層51に円孔52を形成する。そして、貫通孔27内に下地金属層28aを形成すると、この下地金属層28aはグラウンド層51の円孔52の内壁面に接続される。
図16では、グラウンド層51に上下導通部28を接続させているが、これに限定されるものではない。例えば、図17に示すこの発明の第3実施形態のように、グラウンド層51に下層下地金属層23を含む下層再配線24を第1の下層絶縁膜22およびベース板1に形成された開口部53を介して接続するようにしてもよい。
上記第1実施形態では、図1に示すように、第1の上層絶縁膜15上に上層再配線16を1層だけ形成した場合について説明したが、これに限らず、2層以上としてもよく、例えば、図18に示すこの発明の第4実施形態のように、2層としてもよい。すなわち、半導体構成体2および絶縁層14の上面にはビルドアップ材等からなる第1の上層絶縁膜61が設けられている。第1の上層絶縁膜61の上面には第1の上層下地金属層62を含む第1の上層再配線63が第1の上層絶縁膜61に形成された開口部64を介して柱状電極12の上面に接続されて設けられている。
図19はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置では、第2の下層絶縁膜25の下面のほぼ中央部を含む全体領域に複数個のチップ部品73が搭載され、これらのチップ部品73がエポキシ系樹脂やポリイミド系樹脂等からなる封止膜75で覆われ、封止膜75の下面が研磨により平坦とされ、この平坦な下面が吸着ヘッド吸着用領域とされている。
図20はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置では、第2の下層絶縁膜25の下面のほぼ中央部を含む全体領域に複数個のチップ部品73が搭載され、第2の下層絶縁膜25の下面ほぼ中央部に搭載されたチップ部品73がエポキシ系樹脂やポリイミド系樹脂等からなる封止膜75で覆われ、この封止膜75の下面に金属板等からなる平板76が貼り付けられ、この平板76の下面が平坦な吸着ヘッド吸着用領域とされている。なお、チップ部品73の代わりに、あるいは、チップ部品73と共に、LSI等の集積回路からなる半導体ICチップ(図示せず)や、図1に示す半導体構成体2と同等のもの、等を搭載するようにしてもよい。
上記第1実施形態では、図1に示すように、第1の下層絶縁膜22下に下層再配線24を1層だけ形成した場合について説明したが、これに限らず、2層以上としてもよく、例えば、図21に示すこの発明の第7実施形態のように、2層としてもよい。すなわち、ベース板1の下面にはビルドアップ材等からなる第1の下層絶縁膜101が設けられている。第1の下層絶縁膜101の下面には第1の下層下地金属層102を含む第1の下層再配線103が上下導通部28に接続されて設けられている。
上記第1実施形態には、互いに隣接する半導体構成体2間において切断したが、これに限らず、2個またはそれ以上の半導体構成体2を1組として切断し、例えば、図22に示すこの発明の第8実施形態のように、2個の半導体構成体2を1組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、2個で1組の半導体構成体2は同種、異種のいずれであってもよい。
図23はこの発明の第9実施形態としての半導体装置の断面図を示す。この半導体装置では、例えば図1に示すものと同じものからなる第1の半導体ブロック81下に第2、第3の半導体ブロック82、83が搭載されている。この場合、第2の半導体ブロック82は、例えば図1に示すものと比較して、半田ボール21を備えていないものからなっている。第3の半導体ブロック83は、例えば図1に示すものと比較して、貫通孔27、上下導通部28、導電材29、第1の下層絶縁膜22、第2の下層絶縁膜25、下層下地金属層23、下層再配線24および半田ボール21を備えていないものからなっている。
上記各実施形態において、半導体構成体2は、外部接続用電極として、再配線11の接続パッド部上に設けられた柱状電極12を有するものとしたが、これに限定されるものではない。例えば、半導体構成体2は、外部接続用電極としての接続パッド部を有する再配線11を有するものであってもよく、また、外部接続用電極としての接続パッド5を有するものであってもよく、さらに、外部接続用電極として、接続パッド5上に設けられた柱状電極を有するものであってもよい。
2 半導体構成体
3 接着層
4 シリコン基板
5 接続パッド
11 再配線
12 柱状電極
13 封止膜
14 絶縁層
15 第1の上層絶縁膜
17 上層再配線
19 第2の上層絶縁膜
21 半田ボール
22 第1の下層絶縁膜
24 下層再配線
25 第2の下層絶縁膜
27 貫通孔
28 上下導通部
Claims (49)
- ベース板と、
該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する少なくとも1つの半導体構成体と、
該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、
該絶縁層上に、少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する少なくとも1層の上層再配線と、
前記ベース板下に設けられた少なくとも1層の下層再配線と、
前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、
を備えていることを特徴とする半導体装置。 - 請求項1に記載の発明において、前記ベース板上に前記半導体構成体が複数個相互に離間して設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置。
- 請求項6に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
- 請求項6に記載の発明において、前記上層絶縁膜上に電子部品が前記最上層の上層再配線の接続パッド部に接続されて搭載されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を有することを特徴とする半導体装置。
- 請求項9に記載の発明において、前記下層再配線の接続パッド部下に半田ボールが設けられていることを特徴とする半導体装置。
- 請求項9に記載の発明において、前記最下層の下層絶縁膜下に電子部品が前記最下層の下層再配線の接続パッド部に接続されて搭載されていることを特徴とする半導体装置。
- 請求項11に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域が設けられていることを特徴とする半導体装置。
- 請求項12に記載の発明において、前記電子部品は前記下層絶縁膜下の周辺部に搭載され、前記下層絶縁膜の下面ほぼ中央部が前記吸着ヘッド吸着用領域とされていることを特徴とする半導体装置。
- 請求項12に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面ほぼ中央部を含む領域に搭載され、前記複数個の電子部品は封止膜で覆われ、該封止膜の下面が前記吸着ヘッド吸着用領域とされていることを特徴とする半導体装置。
- 請求項12に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面全体に搭載され、前記下層絶縁膜の下面ほぼ中央部に搭載された前記電子部品は封止膜で覆われ、該封止膜の下面に平板が設けられ、該平板の下面は前記吸着ヘッド吸着用領域とされていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子が形成されていることを特徴とする半導体装置。
- 請求項16に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とする半導体装置。
- 請求項1に記載の発明において、前記ベース板の上面にグラウンド層が設けられていることを特徴とする半導体装置。
- 請求項18に記載の発明において、前記グラウンド層は前記上下導通部または前記下層再配線に接続されていることを特徴とする半導体装置。
- 少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、を備えた第1の半導体装置と、
ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、前記ベース板下に設けられた少なくとも1層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第2の半導体装置と、を備え、
前記第1の半導体装置上に、一乃至複数個の前記第2の半導体装置が互いに接続されて積層され、
前記積層された第1の半導体装置と第2の半導体装置の間、または、複数の前記第2の半導体装置の間、の接続部において、上側の半導体装置の前記最下層の下層再配線の接続パッド部と、下側の半導体装置の前記最上層の上層再配線の接続パッド部と、が接続されていることを特徴とする半導体装置。 - 請求項20に記載の発明において、前記上側の半導体装置と、前記下側の半導体装置とが、その間に介在された接着層を介して接着されていることを特徴とする半導体装置。
- 請求項21に記載の発明において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とは、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続されていることを特徴とする半導体装置。
- 請求項20に記載の発明において、前記第1および第2の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置。
- 請求項23に記載の発明において、前記積層された第2の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
- ベース板上に、各々が半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、
前記半導体構成体の周囲における前記ベース板上に絶縁層を形成する工程と、
接続パッド部を有し、且つ、少なくとも一部がいずれかの前記半導体構成体の前記外部接続用電極に接続される少なくとも1層の上層再配線を、該上層再配線のうち、最上層の上層再配線の接続パッド部が前記絶縁層上に配置されるように形成する工程と、
前記ベース板下に少なくとも1層の下層再配線を形成する工程と、
前記絶縁層および前記ベース板に形成された貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続する上下導通部を形成する工程と、
前記半導体構成体間における前記絶縁層および前記ベース板を切断して前記最上層の上層再配線の接続パッド部が前記絶縁層上に配置された半導体装置を複数個得る工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項25に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、前記上下導通部と、を同時に形成することを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を同時に形成することを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を別々に形成することを特徴とする半導体装置の製造方法。
- 請求項27または28に記載の発明において、前記最下層の上層再配線および前記最上層の下層再配線を形成した後に、前記絶縁層および前記ベース板に前記貫通孔を形成し、該貫通孔内に導電性ペーストからなる前記上下導通部を形成することを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項34に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項34に記載の発明において、前記上層絶縁膜上に電子部品を前記上層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項37に記載の発明において、前記最下層の下層再配線の接続パッド部下に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項37に記載の発明において、前記下層絶縁膜下に電子部品を前記最下層の下層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とする半導体装置の製造方法。
- 請求項38に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子を形成することを特徴とする半導体装置の製造方法。
- 請求項41に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記ベース板の上面にグラウンド層を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項43に記載の発明において、前記上下導通部または前記最上層の下層再配線を形成するとき、前記上下導通部または前記最上層の下層再配線を前記グラウンド層に接続することを特徴とする半導体装置の製造方法。
- 少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、を備えた第1の半導体装置と、
ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも1つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも1層の上層再配線と、前記ベース板下に設けられた少なくとも1層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第2の半導体装置と、を備え、
前記第1の半導体装置上に、一乃至複数個の前記第2の半導体装置を積層し、積層する前記第1の半導体装置と第2の半導体装置の間、または、複数の前記第2の半導体装置の間において、上側の半導体装置の最下層の下層再配線の接続パッド部と下側の半導体装置の最上層の上層再配線の接続パッド部とを接続する工程を有することを特徴とする半導体装置の製造方法。 - 請求項45に記載の発明において、前記第1の半導体装置および第2の半導体装置を、その各間に介在された接着層を介して一度に接着する工程を有することを特徴とする半導体装置の製造方法。
- 請求項46に記載の発明において、前記接着工程において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とを、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続することを特徴とする半導体装置の製造方法。
- 請求項45に記載の発明において、前記第1および第2の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置の製造方法。
- 請求項45に記載の発明において、前記第1および第2の半導体装置を積層した後に、前記積層された第2の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
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