JP4977169B2 - 半導体装置およびその製造方法 - Google Patents
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Description
また、請求項2に記載の発明は、請求項1に記載の発明において、前記絶縁層の第2の領域は前記上下導通部が設けられた部分が、他の部分よりも外側に突き出す凸状とされていることを特徴とするものである。
請求項3に記載の発明は、請求項1に記載の発明において、前記絶縁層の第1の領域は前記上下導通部に対応しない部分の少なくとも一部が、他の部分よりも内側に突き出す凸状とされていることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記下層導体は前記ベース板の上面に設けられ、前記半導体構成体は前記下層導体の上面に接着されていることを特徴とするものである。
請求項5に記載の発明は、下層導体を有するベース板上に、おのおのが、複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体の周囲における前記ベース板上に、前記各半導体構成体の全周囲を囲み、前記各半導体構成体のサイズより大きいサイズの開口部を有し、前記半導体構成体よりも厚い、熱硬化性樹脂中に補強材が埋入された絶縁層形成用シートを配置する工程と、前記絶縁層形成用シートを加熱加圧して、前記開口部内に前記熱硬化性樹脂を前記開口部内に押し出し、前記前記半導体構成体の全周側面に接し、第1の領域に突き出すスリットを有する形状である補強材が含まれない第2の領域と、該第2の領域の周囲に、補強材が含まれる第1の領域を有する絶縁層を形成する工程と、前記半導体構成体上および前記絶縁層上に、前記半導体構成体の前記外部接続用電極を露出する開口部を有する上層絶縁膜を形成する工程と、前記上層絶縁膜に前記開口部を介して前記外部接続用電極に接続された上層導体を形成する工程と、前記上層絶縁膜および前記絶縁層の前記第2の領域内に前記上層導体と前記下層導体と電気的に接続する上下導通部を形成する工程と、前記半導体構成体間における前記絶縁層および前記ベース板を切断して前記半導体構成体が少なくとも1つ含まれる半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項6に記載の発明は、請求項5に記載の発明において、前記上下導通部を形成する工程は、上層絶縁膜および前記絶縁層の前記第2の領域内にレーザビームを照射するレーザ加工により貫通穴を形成する工程を含むことを特徴とするものである。
請求項7に記載の発明は、請求項6に記載の発明において、前記半導体構成体の前記外部接続用電極を露出する開口部を有する上層絶縁膜を形成する工程は、前記半導体構成体の前記外部接続用電極に対応する部分にレーザビームを照射するレーザ加工により前記開口部を形成する工程を含むことを特徴とするものである。
請求項8に記載の発明は、請求項5に記載の発明において、前記絶縁層の第2の領域を形成する工程は、前記上下導通部を形成する部分が、他の部分よりも外側に突き出す凸状となるように形成することを特徴とするものである。
請求項9に記載の発明は、請求項5に記載の発明において、前記絶縁層の第1の領域を形成する工程は、前記上下導通部に対応しない部分の少なくとも一部が、他の部分よりも内側に突き出す凸状となるように形成することを特徴とするものである。
請求項10に記載の発明は、請求項5に記載の発明において、前記切断工程は、前記絶縁層の第1の領域を完全に切り離す工程であることを特徴とするものである。
図1はこの発明の参考例1としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板1を備えている。ベース板1は、例えば、通常、プリント基板用として用いられている材料であればよく、一例を挙げれば、ガラス布、ガラス繊維、アラミド繊維等からなる基材にエポキシ系樹脂、ポリイミド系樹脂、BT(ビスマレイミド・トリアジン)樹脂等からなる熱硬化性樹脂を含浸させたものからなっている。
図19はこの発明の参考例2としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、グランド層2をベース板1の下面に設け、ベース板1に貫通孔26よりもある程度大きめの開口部32を設け、開口部32内に第2の絶縁層18を設けた点である。この場合、下層下地金属層28および下層配線29はグランド層2の下面全体に設けられている。
図23はこの発明の参考例3としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、ベース板1に貫通孔26よりもある程度大きめの開口部32を設け、開口部32を介して露出されたグランド層2の下面に上下導通部27を接合させた点である。
図24はこの発明の参考例4としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、ガラス布基材エポキシ樹脂等の絶縁材料からなるベース板1を有せず、銅箔等からなる金属箔(ベース板)2Aの上面に半導体構成体3および第1、第2の絶縁層15、18を設け、金属箔2Aの下面全体に下層下地金属層28を含む下層配線29を設け、下層配線29の下面全体に下層オーバーコート膜31を設けた点である。この場合、下層配線29を含む金属箔2Aは、グランド層としての機能を有する。
図27はこの発明の参考例5としての半導体装置の断面図を示す。この半導体装置の半導体構成体3において、図1に示す半導体構成体3と異なる点は、柱状電極13および封止膜14を有せず、外部接続用電極としての接続パッド部を有する配線12を有する点である。この場合、上層下地金属層21を含む上層配線22の一端部は、上層絶縁膜19の開口部20を介して配線12の接続パッド部に接続されている。
図28はこの発明の参考例6としての半導体装置の断面図を示す。この半導体装置の半導体構成体3において、図27に示す半導体構成体3と異なる点は、配線12を含む保護膜9の上面にエポキシ系樹脂やポリイミド系樹脂等からなるオーバーコート膜33を設けた点である。この場合、配線12の接続パッド部に対応する部分におけるオーバーコート膜33には開口部34が設けられている。そして、上層下地金属層21を含む上層配線22の一端部は、上層絶縁膜19およびオーバーコート膜33の開口部20、34を介して配線12の接続パッド部に接続されている。
図29はこの発明の参考例7としての半導体装置の断面図を示す。この半導体装置の半導体構成体3において、図28に示す半導体構成体3と異なる点は、オーバーコート膜33の開口部34内およびその近傍のオーバーコート膜33の上面に下地金属層35および外部接続用電極としての上層接続パッド36を設けた点である。この場合、下地金属層35を含む上層接続パッド36は、配線12の接続パッド部に接続されている。また、上層下地金属層21を含む上層配線22の一端部は、上層絶縁膜19の開口部20を介して上層接続パッド36に接続されている。
図30はこの発明の参考例8としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、第1の絶縁層15の上面に、ベース板1と同一の材料からなる絶縁板37をその上面が半導体構成体3の上面とほぼ面一となるように設けた点である。
図31はこの発明の参考例9としての半導体装置の断面図を示す。この半導体装置において、図1に示す場合と大きく異なる点は、上層絶縁膜および上層配線を2層とした点である。すなわち、第1の上層配線22Aを含む第1の上層絶縁膜19Aの上面には第1の上層絶縁膜19Aと同一の材料からなる第2の上層絶縁膜19Bが設けられている。第2の上層絶縁膜19Bの上面には第2の上層下地金属層21Bを含む第2の上層配線22Bが設けられている。
例えば、図1あるいは図19に示す場合において、グランド層2を有せず、ベース板1の下面に下層下地金属層28を含む下層配線29からなる通常の配線を形成するようにしてもよい。この場合、上層配線22と下層配線29とを接続するための上下導通部27は、1つに限らず、複数になることもある。
図34はこの発明の第1実施形態としての半導体装置の図33同様の横断平面図を示す。この半導体装置において、図33に示す半導体装置と異なる点は、第1の絶縁層15にその外側と開口部16内とを連通するスリット16aを複数設け、スリット16a内に第2の絶縁層18を設けた点である。
図35はこの発明の参考例10その3としての半導体装置の図32同様の横断平面図を示す。この半導体装置において、図32に示す半導体装置と異なる点は、第1の絶縁層15を備えていない点である。すなわち、例えば図18に示す工程後の切断で、第1の絶縁層15の部分を完全に切り離すと、図35に示す半導体装置が複数個得られる。この場合、半導体構成体3の周囲には熱硬化性樹脂のみからなる第2の絶縁層18のみが形成されるが、半導体装置の小型化を優先する場合には、このようにしてもよい。
上記参考例1には、互いに隣接する半導体構成体3間において切断したが、これに限らず、2個またはそれ以上の半導体構成体3を1組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、2個で1組の半導体構成体3は同種、異種のいずれであってもよい。また、ベース板1下に下層配線および下層絶縁膜を2層以上設けるようにしてもよい。
2 グランド層
3 半導体構成体
4 接着層
5 接続パッド
7 絶縁膜
9 保護膜
12 配線
13 柱状電極
14 封止膜
15 第1の絶縁層
18 第2の絶縁層
19 上層絶縁膜
22 上層配線
23 上層オーバーコート膜
25 半田ボール
26 貫通孔
27 上下導通部
29 下層配線
31 下層オーバーコート膜
Claims (10)
- 下層導体を有するベース板と、
前記ベース板上に設けられ、上面に外部接続用電極を有する半導体構成体と、
前記半導体構成体の周囲における前記ベース板上に前記半導体構成体の全周側面に接する第2の領域と、該第2の領域の周囲にスリットにより複数に分断されて設けられた第1の領域とを有し、前記スリット内に第2の領域が設けられ、
前記第1の領域は補強材が埋入された熱硬化性樹脂からなり、前記第2の領域は補強材が埋入されておらず、且つ前記第1の領域と同一材料の熱硬化性樹脂からなる絶縁層と、
前記半導体構成体上および前記絶縁層上に設けられ、前記外部接続用電極を露出する開口部を有する上層絶縁膜と、
前記上層絶縁膜に設けられ、前記開口部を介して前記外部接続用電極に接続された上層導体と、
前記上層絶縁膜および前記絶縁層の前記第2の領域内に設けられ、前記上層導体と前記下層導体と電気的に接続する上下導通部と、
を具備することを特徴とする半導体装置。 - 請求項1に記載の発明において、前記絶縁層の第2の領域は前記上下導通部が設けられた部分が、他の部分よりも外側に突き出す凸状とされていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記絶縁層の第1の領域は前記上下導通部に対応しない部分の少なくとも一部が、他の部分よりも内側に突き出す凸状とされていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記下層導体は前記ベース板の上面に設けられ、前記半導体構成体は前記下層導体の上面に接着されていることを特徴とする半導体装置。
- 下層導体を有するベース板上に、おのおのが、複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、
前記各半導体構成体の周囲における前記ベース板上に、前記各半導体構成体の全周囲を囲み、前記各半導体構成体のサイズより大きいサイズの開口部を有し、
前記半導体構成体よりも厚い、熱硬化性樹脂中に補強材が埋入された絶縁層形成用シートを配置する工程と、
前記絶縁層形成用シートを加熱加圧して、前記開口部内に前記熱硬化性樹脂を前記開口部内に押し出し、前記前記半導体構成体の全周側面に接し、第1の領域に突き出すスリットを有する形状である補強材が含まれない第2の領域と、
該第2の領域の周囲に、補強材が含まれる第1の領域を有する絶縁層を形成する工程と、
前記半導体構成体上および前記絶縁層上に、前記半導体構成体の前記外部接続用電極を露出する開口部を有する上層絶縁膜を形成する工程と、
前記上層絶縁膜に前記開口部を介して前記外部接続用電極に接続された上層導体を形成する工程と、
前記上層絶縁膜および前記絶縁層の前記第2の領域内に前記上層導体と前記下層導体と電気的に接続する上下導通部を形成する工程と、
前記半導体構成体間における前記絶縁層および前記ベース板を切断して前記半導体構成体が少なくとも1つ含まれる半導体装置を複数個得る工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項5に記載の発明において、前記上下導通部を形成する工程は、上層絶縁膜および前記絶縁層の前記第2の領域内にレーザビームを照射するレーザ加工により貫通穴を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項6に記載の発明において、前記半導体構成体の前記外部接続用電極を露出する開口部を有する上層絶縁膜を形成する工程は、前記半導体構成体の前記外部接続用電極に対応する部分にレーザビームを照射するレーザ加工により前記開口部を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項5に記載の発明において、前記絶縁層の第2の領域を形成する工程は、前記上下導通部を形成する部分が、他の部分よりも外側に突き出す凸状となるように形成することを特徴とする半導体装置の製造方法。
- 請求項5に記載の発明において、前記絶縁層の第1の領域を形成する工程は、前記上下導通部に対応しない部分の少なくとも一部が、他の部分よりも内側に突き出す凸状となるように形成することを特徴とする半導体装置の製造方法。
- 請求項5に記載の発明において、前記切断工程は、前記絶縁層の第1の領域を完全に切り離す工程であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009124512A JP4977169B2 (ja) | 2009-05-22 | 2009-05-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009124512A JP4977169B2 (ja) | 2009-05-22 | 2009-05-22 | 半導体装置およびその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004183484A Division JP4341484B2 (ja) | 2004-06-22 | 2004-06-22 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009182366A JP2009182366A (ja) | 2009-08-13 |
JP4977169B2 true JP4977169B2 (ja) | 2012-07-18 |
Family
ID=41036034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009124512A Expired - Fee Related JP4977169B2 (ja) | 2009-05-22 | 2009-05-22 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4977169B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120052200A (ko) | 2009-08-05 | 2012-05-23 | 아사히 가라스 가부시키가이샤 | 터치 패널 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3888267B2 (ja) * | 2002-08-30 | 2007-02-28 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP3822549B2 (ja) * | 2002-09-26 | 2006-09-20 | 富士通株式会社 | 配線基板 |
-
2009
- 2009-05-22 JP JP2009124512A patent/JP4977169B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009182366A (ja) | 2009-08-13 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |