JP2005005664A - セラミックパッケージ及びその製造方法 - Google Patents

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Abstract

【課題】本発明は内部端子と外部端子間の連結パターンの構造を改善したセラミック多層基板及びその製造方法に関するものである。
【解決手段】本発明は内部に部品が実装され得るキャビティ１０９が形成され、一部または全部に内部パターン１１５の形成された多数個のセラミック層が積層されて成る積層体構造物１００；前記キャビティ１０９内部の気密を維持すべく、前記積層体構造物１００のキャビティ１０９上部に装着されるリード１０３；前記積層体構造物１００の外部に形成される外部連結端子１０６；前記外部連結端子１０６と電気的に連結され、少なくとも２個のセラミック層に分割され水平方向に形成される内部連結パターン１０５；及び、前記内部連結パターン１０５の一部または全部及び前記部品と電気的に連結されるよう前記キャビティ１０９内に形成される内部連結端子１０８；を含むセラミックパッケージを提供する。
【選択図】図１

Description

本発明は内部キャビティに部品を実装するセラミック多層基板及びその製造方法に関するもので、より詳しくは内部端子と外部端子間の連結パターンの構造を改善したセラミック多層基板及びその製造方法に関するものである。
低温焼成セラミック（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ、以下、「ＬＴＣＣ」という。）基板の製造技術は、主にガラスセラミック（Ｇａｓｓ−Ｃｅｒａｍｉｃ）材料を基に形成された多数のグリーンシート（ｇｒｅｅｎ ｓｈｅｅｔ）層に所望の回路を具現するための受動素子（Ｒ、Ｌ、Ｃ）を電気伝導度の優れたＡｇ、Ｃｕなどを用いたスクリーンプリンティング工程により具現し、各層を積層してからセラミックと金属導体とを同時焼成して（通常１０００℃以下）ＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｏｄｕｌｅ）及びマルチチップパッケージ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｅ）を製造することを示す。
ＬＴＣＣ技術はセラミックと金属との同時焼成が可能な工程上の特徴から、モジュール内部に受動素子（Ｒ、Ｌ、Ｃ）が具現できる利点があるので部品同士の複合化と軽薄短小化を可能にさせる。
ＬＴＣＣ基板はこうした内部受動素子（Ｅｍｂｅｄｄｅｄ Ｐａｓｓｉｖｅｓ）具現できる特徴によりＳＯＰ（Ｓｙｓｔｅｍ−Ｏｎ−ａ−Ｐａｃｋｅｇｅ）を実現できるＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔｅｄ Ｄｅｖｉｃｅ）部品に発生する寄生効果（ｐａｒａｓｉｔｉｃ ｅｆｆｅｃｔ）を最小化させられ、表面実装時にハンダ付け箇所に発生する電気的なノイズ信号の減少による電気的特性の向上及びハンダ付け数の減少による信頼性向上の利点を奏する。また、ＬＴＣＣの場合、Ｔｆ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）の値を熱膨張係数の調節により最小化でき、誘電体共振器の特性を調節できる特徴も有する。
また、ＬＴＣＣ基板にＳＡＷ（ｓｕｒｆａｃｅ ａｃｏｕｓｔｉｃｅ ｗａｖｅ）フィルター、トランジスタのような能動素子、ＰＡＭ（Ｐｏｗｅｒ Ａｍｐ Ｍｏｄｕｌｅ）などの部品を実装でき、こうすることで多機能複合化モジュールを具現することができる。とりわけ、ＳＡＷフィルターをＬＴＣＣ基板に実装する方法には、ＬＴＣＣ基板内に区間（ＣＡＶＩＴＹ、キャビティ）を加工し、該空間内にＳＡＷフィルターチップを内蔵させる方法と、ＳＡＷフィルター部品をＬＴＣＣ基板の外部面に表面実装する方法とがある。
前記のようにキャビティ内にＳＡＷフィルターチップを実装することは部品のサイズと材料費などを節減可能な利点があり、爾後追加的機能の複合化と製品の小型化において有利な設計方式として分類される。しかし、ＬＴＣＣ基板のキャビティ内に部品を実装するパッケージにおいて、内蔵された部品が一定レベル以上の気密度を必要とする場合、ＬＴＣＣ基板はかかる気密度を維持して内蔵部品を外部環境から保護し正常的な作動を可能にさせなければならない。
とりわけ、ＳＡＷフィルターのような実装される空間において一定レベル以上の気密度が必要な場合、ＬＴＣＣ技法によるパッケージにおいて一定レベルの気密度の維持が問題となっていた。
図７は内部に部品が実装された従来のセラミックパッケージの断面図である。図７によると、セラミックパッケージはセラミック多重基板に形成される部品実装層（６１１）とキャビティ形成層（６１０）とを含み、ＳＡＷフィルターなどのような部品（６１２）が導電性接着手段（６１８）などによりキャビティ（６１９）に実装される。キャビティ形成層（６１０）の上部にはパッケージのキャビティ（６１９）の気密を維持させるためのリード（６１３）が接着層（６１４）を介して装着される。
この際、キャビティ（６１９）内部に存在する部品（６１９）が外部と信号交換をすべく外部端子と連結されるよう内部連結パターン（６１５、６１５’）が形成される。前記内部連結パターン（６１５、６１５’）はセラミック基板の内部を通して外部端子まで連結され、積層される複数個のセラミック層のうち特定層に存在する連続パターンとなる。
これについてより詳しく説明する。図８は図７のセラミックパッケージにおける内蔵部品の実装層を表す平面図である。部品実装層（６１１）上に形成される内部連結パターン（６１５）はキャビティ内の部品及び外部端子（６１６）と連結されるよう連続的なパターンとなっている。
さらに、キャビティ上部に位置するリード（６１３）などと連結され接地機能などを行う接地層を図９にあらわす。図９は図７のセラミックパッケージにおけるキャビティ上部接地層を表す平面図である。図９によると、キャビティ（６１９）形成層（６１０）上には外部端子（６１６’）と連結される連続的なパターン層（６１５’）が形成されることがわかる。
前記図８及び図９のように、セラミック多層基板内に連結パターン層が形成されたセラミックパッケージを形成する際、連結パターン層を挟んでセラミック基板を単に該基板同士の密着度のみに依存して接合する。即ち、連結パターンはキャビティ内部からセラミックパッケージ外部まで同一層上に連続的に形成される。この際、外部端子（６１６、６１６’）及び連結パターン層（６１５、６１５’）を通して外部からのリーク（ｌｅａｋ）現象が発生する経路が形成される。このようなリーク経路はキャビティ内に一定レベル以上の気密度を維持し難くする。
このようにキャビティを有するセラミック多層基板構造に内蔵された部品の真空度（または気密度）が劣化することをリーク不良という。リーク不良の原因は前記のような基板の外部端子と連結されるセラミック多層基板上の内部連結パターンがキャビティ内部まで同一層上で延長されるパターン構造に起因する。リークの伝播経路は連結端子のパターンに存在するものと考えられている。
また、連結パターン層を挟んでセラミック基板を密着させるべくセラミック基板の積層圧力を過度に印加する場合、部品が実装される底面の平坦度が劣化する現象が発生し部品の実装不良を招きかねない。
図１０は内部に部品の実装された従来の他のセラミックパッケージの断面図である。図１０のセラミックパッケージも図７と同様、部品実装層（６２１）及びキャビティ形成層（６２０）を含む。前記セラミックパッケージのキャビティ（６２９）にはＳＡＷフィルターのような部品（６２２）が導電性接着手段（６２８）により実装される。また、キャビティ（６２９）上部にはリード（６２３）が接着手段（６２４）によりキャビティ内部の気密度を維持するよう装着される。
この際、内蔵される部品（６２２）が外部と信号を交換すべく外部端子（６２６）と内部部品（６２２）とに接触する内部端子（６２７）間の信号交換を行う連結パターン（６２５）を形成する。連結パターン（６２５）は内部端子（６２７）の下方に積層されるセラミック基板に導電性材料が充填されたバイアホールにより形成される。
こうした構造は図７のようにセラミックパッケージの側面に外部電極を形成し、内部連結パターンをパッケージ側面に水平に引き出す構造とは異なる。図１０の構造は側面に連結される電極を除去してキャビティ内部の気密度をより向上させる構造となる。
ところで、前記のような構造においては、内部と外部とを連結する電極を垂直方向に外部端子側に連結させることにより、内部部品下部側のセラミック多層基板の回路要素を具現するためのパターン設計に制約がかかる問題がある。即ち、これらは内部に別途の回路部品を具現するパターンが存在しないＳＡＷパッケージまたは振動子のように簡単なパッケージにしか適用できない問題がある。
また、前記のように下部にバイアホールを形成して内部連結パターンを形成することはセラミック基板に所定の直径のバイアホールを形成しなければならない設計上の制約により製品の小型化がし難くなる。従って、前記のような問題を解決するためのセラミックパッケージの設計方式が当技術分野において要求されていた。
本発明は前記諸問題を解決すべく案出されたもので、外部からのリーク（ｌｅａｋ）現象が発生する経路の形成を防止してセラミックパッケージのリーク不良の発生を防止することを目的とする。
また、本発明はセラミックパッケージの製造時にリーク不良を防止すべくセラミック基板を過度に加圧することで部品が実装される底面の平坦度が劣化する現象による部品の実装不良を防止することを目的とする。
更に、本発明はセラミック多層基板の回路要素を具現するためのパターン設計自由度を向上させ、製品の小型化が図れる構造のセラミックパッケージを提供することを目的とする。
前記のような目的を成し遂げるための構成手段として、本発明は、内部に少なくとも一つの部品を内蔵するセラミックパッケージにおいて、内部に前記部品が実装され得るキャビティが形成され、一部または全部に内部パターンの形成された多数個のセラミック層が積層されて成る積層体構造物；前記キャビティ内部の気密を維持すべく、前記積層体構造物のキャビティ上部に装着されるリード；前記積層体構造物の外部に形成される外部連結端子；前記外部連結端子と電気的に連結され、少なくとも２個のセラミック層に分割され水平方向に形成される内部連結パターン；及び、前記内部連結パターンの一部または全部及び前記部品と電気的に連結されるよう前記キャビティ内に形成される内部連結端子；を含むセラミックパッケージを提供する。好ましくは、前記分割された内部連結パターンはバイアホールを通して相互電気的に連結されることを特徴とする。さらに、好ましくは、前記内部連結パターンは相互隣接したセラミック層に分割されて成ることを特徴とする。好ましくは、前記内部連結パターンは前記リードに隣接して形成される第１内部連結パターン及び前記内部連結端子と連結される第２内部連結パターンを含むことを特徴とし、より好ましくは、前記第２内部連結パターンは前記内部連結端子と電気的に連結されるよう同一層上に形成される第１パターン及び前記外部連結端子と連結され前記内部連結端子と異なる層上に形成される第２パターンを含むことができ、前記第１内部連結パターンは前記リード実装層に形成される第１パターン及び前記外部連結端子と連結され前記第１パターン形成層と異なる層上に形成される第２パターンを含むことができる。好ましくは、前記第２内部連結パターン下部のセラミック層には諸回路要素を具現する内部パターンが形成されることを特徴とする。
また、本発明は、キャビティ内部に部品が実装され得るよう形成されるセラミックパッケージの製造方法において、多数個のセラミック基板を設ける段階；前記多数個のセラミック基板中一部または全部に回路要素を具現するようパターン層を形成する段階；前記多数個のセラミック基板中一部に外部と信号を交換する外部連結端子及び前記部品と連結される内部連結端子を形成する段階；前記キャビティ上部面に実装されるリードまたは前記内部連結端子を前記外部連結端子と連結させる内部連結パターンを少なくとも２個以上のセラミック基板上に分割して形成する段階；分割された前記内部連結パターンが相互電気的に連結されるよう内部連結パターンの形成されたセラミック基板中一部に導電性のバイアホールを形成する段階；及び、前記セラミック基板を積層する段階；を含むセラミックパッケージの製造方法を提供する。好ましくは、前記内部連結パターンは相互隣接したセラミック層に分割されて成ることを特徴とし、また前記内部連結パターンは前記リードに隣接して形成される第１内部連結パターン及び前記内部連結端子と連結される第２内部連結パターンを含むことを特徴とする。好ましくは、前記第２内部連結パターンは前記内部連結端子と電気的に連結されるよう同一層上に形成される第１パターン、及び前記外部連結端子と連結され前記内部連結端子と異なる層上に形成される第２パターンを含み、また前記第１内部連結パターンは前記リード実装層に形成される第１パターン、及び前記外部連結端子と連結され前記第１パターン形成層と異なる層上に形成される第２パターンを含むことができる。好ましくは、前記第２内部連結パターン下部のセラミック層には諸回路要素を具現する内部パターンが形成されることを特徴とする。
以上のように、本発明によると外部からのリーク（ｌｅａｋ）現象が発生する経路が形成されるのを防止してセラミックパッケージのリーク不良発生を防止でき、セラミック基板積層パッケージにおいて内部キャビティの気密度維持機能を改善させる効果を奏する。また、本発明はセラミックパッケージの製造時にリーク不良を防止すべくセラミック基板を過度に加圧して部品が実装される底面の平坦度が劣化する現象による部品の実装不良を防止することができる。さらに、本発明はセラミック多層基板の回路要素を具現するためのパターンの設計自由度を向上させ、製品を小型化させる効果を奏する。
以下、本発明について添付の図面を参照しながらより詳しく説明する。
［パッケージ構造］
図１は本発明によるセラミックパッケージの断面図である。図１のセラミックパッケージは多数個のセラミック材料層が積層されて成る積層体構造物と、積層体構造物の上部面に装着されるリードと、前記構造物の外部に形成される外部連結端子と、キャビティ内部に連結される内部連結端子とを含む。
本発明のセラミックパッケージにおける積層体構造物（１００、１０１）は多数個の材料層が積層されて一つのパッケージを形成する積層体を意味するもので、電気的、誘電的、磁気的性質を帯びた材料層を適正に選択し使用する。とりわけ前記材料層には一定の厚さを有するセラミックグリーンシートを用いるのが一般であり、このようなシート上には金属塗布膜が一定の形態で塗布され、一つのパターン層を形成することになる。こうしたパターン層は積層されて諸回路要素の機能を行う。前記パターン層はＡｇ、Ｃｕなどの金属から成る。前記のようなセラミックシートが複数個積層され、これを金属融点以下の温度で焼成し形成させた一つの積層体構造物を低温焼成セラミック多層基板という。
前記積層体構造物は、部品（１０２）の実装される実装層（１０１）と実装層上部に積層されキャビティ（１０９）を形成するキャビティ形成層（１００）とを含む。通常キャビティ（１０９）は積層体構造物の中央部位に形成され、部品（１０２）の実装される空間を提供する。前記キャビティ（１０９）の内部には実装される部品の種類に応じて気密性が要求される場合があり、こうした気密性を維持すべくキャビティ上部面にリード（１０３）を接着手段（１０４）を介して装着するようになる。
一方、前記積層体構造物の実装層（１０１）及びキャビティ形成層（１００）の一部または全部には任意の回路要素機能を行うよう内部パターン（１１５）が形成されている。
また、前記のようにキャビティ内部に気密度を維持しながら実装させる部品には表面弾性波フィルター（ＳＡＷ Ｆｉｌｔｅｒ）またはトランジスタのような能動素子を含んだパワーアンプモジュール（Ｐｏｗｅｒ Ａｍｐ Ｍｏｄｕｌｅ；ＰＡＭ）などが挙げられる。こうした部品は湿度、温度、粉塵などの外部環境によりその特性が著しく変化するため、部品が実装される空間はこうした外部環境から部品を保護すべく気密度を維持することが必需となる。
前記のように形成される積層体構造物の外部には外部と信号をやりとりできるよう外部連結端子（１０６）が形成される。外部連結端子は必要な設計上のニーズに応じて任意の部位に形成することができるが、通常製品の小型化及びパターン設計の複雑化により多層セラミック基板の側面部位に形成されるのが一般的である。本発明のセラミックパッケージにおいても同様、外部端子はパッケージ側面部において内部パターンと信号が交換できるよう連結されている。
また、前記積層体構造物のキャビティ（１０９）に実装される部品（１０２）は内部連結端子（１０８）と電気的に連結される。内部連結端子（１０８）は部品（１０２）が外部と信号を交換できるよう外部連結端子（１０６）とも電気的に連結される。
前記内部連結端子（１０８）と外部連結端子（１０６）とを相互連結するパターン、即ち内部連結パターン（１０５、１０７、１１０）が前記積層体構造物（１００、１０１）のセラミック層間に形成される。内部連結パターン（１０５、１０７、１１０）は積層されるセラミック層にそれぞれ分割して形成される。
［内部連結パターン］
図１には実装層（１０１）に形成される内部連結パターン（１０５、１０７、１１０）及びキャビティ形成層（１００）上部に形成される内部連結パターン（１０５’、１０７’、１１０’）を表す。先ず、部品実装層（１０１）に形成される内部連結パターン（１０５、１０７、１１０）を説明する。
図２は図１における「Ａ」部分を拡大した図面である。本発明のセラミックパッケージにおいて内部連結端子（１０８）と外部連結端子（１０６）とを連結する内部連結パターンは図２のように少なくとも２個のセラミック層にかけて分割され水平方向に形成される。
前記内部連結パターンは前記リード（１０３）に隣接して形成される第１内部連結パターン（１０５’、１０７’、１１０’）及び前記内部連結端子（１０８）と連結される第２内部連結パターン（１０５、１０７、１１０）を含むことができる。第１内部連結パターン（１０５’、１０７’、１１０’）はリード（１０３）下部面と接着手段（１０４）を介して接する。第１内部連結パターンは主に接地機能を行うためのもので、内部連結端子（１０８）と連結されなくなる。
また、第２内部連結パターン（１０５、１０７、１１０）はキャビティ（１０９）内部に実装される部品（１０２）と接する内部連結端子（１０８）を外部端子と電気的に連結させるためのもので、具体的には内部連結端子と連結される第１パターン（１１０）が第１セラミック層（１２１）上に水平方向に形成され、前記第１パターン（１１０）と連結されるよう第２セラミック層（１２２）上に水平方向に第２パターン（１０５）が形成される。前記のように分割された第１パターン（１１０）と第２パターン（１０５）は相互バイアホール（１０７）により電気的に連結される。
前記バイアホール（１０７）は導電性物質が充填されたもので、第１パターン（１１０）の形成されたセラミック層（１２１）に形成され、この際、第１セラミック層（１２１）と第２セラミック層（１２２）は相互隣接したセラミック層となる。但し、前記のように第１及び第２パターンで説明したのは、単に説明の便宜を図るだけのもので本発明の技術思想はこれに限定されるわけではない。即ち、内部連結端子は３個のセラミック層に各々分割され形成されてもよく、それ以上のセラミック層に分割されて成ることもできる。
前記第１パターン（１１０）及び第２パターン（１０５）は図１のように第１パターン（１１０）が上部に、第２パターン（１０５）が下部側に位置することができる。また、図６のように第１パターン（１１０）が第２パターンの下部側に形成されることもできる。図６の内部連結パターンにおいては、バイアホール（１０７）が第２パターン（１０５）の形成されたセラミック層（１２２）に形成されるようになる。
図３（Ａ）は図１のセラミックパッケージにおける内蔵部品実装層（１０１）の最上部セラミック層（１２１）の平面図である。図３（Ａ）によると、内部連結パターンである第１パターン（１１０）は外部端子の位置する外周縁まで連続的に延長されなくなり、外周縁と所定の間隔離隔した位置までのみ形成される。前記所定の離隔空間を通してセラミック材質のキャビティ形成層（１００）と実装層（１０１）とが直接接触した状態で焼結される為、完全に密閉されたキャビティを形成することができる。前記第１パターン（１１０）の端部には各々導電性のバイアホール（１０７）が形成されるが、該バイアホールは前記第１パターン（１１０）を図３（Ｂ）の第２パターン（１０５）と電気的に連結させるためのものである。
こうした構成は、従来、内部連結パターンが一つのセラミック層に形成されながら基板の外周縁まで延長されセラミック層を積層結合する際に内部連結パターン形成面からリークが発生していたものを防止するための構造である。
また、図３（Ｂ）によると、前記図３（Ａ）の第１パターン（１１０）と連結される第２パターン（１０５）が形成される。第２パターン（１０５）は外部連結端子（１０６）と連結され、内側に所定の間隔だけ延長される。第２パターン（１０５）は第１パターン（１１０）とそれに形成されたバイアホール（１０７）により相互電気的に連結され、結局内部連結端子（１０８）と外部連結端子（１０６）とを連結することになる。
図３（Ｂ）のように第２パターンを形成してリーク発生経路が除去できるようになる。第２パターンの形成されたセラミック層（１２２）には各セラミック層間の内部パターン面（１０５）が短い長さで形成される為、外部からのリーク発生経路が短くなりリーク発生が防止され、また第２パターン（１０５）がセラミック層内部まで延長されない為、内部からのリーク発生が不可能になる利点を奏する。
図４（Ａ）は図１のセラミックパッケージにおけるキャビティ上部接地層を表す平面図である。図４（Ａ）によると、第１パターン（１１０’）がキャビティ上部接地層の第１セラミック層（１２３）に形成される。前記部品実装層の内部連結パターンと同様第１パターン（１１０’）は外部連結端子と連結されず、セラミック層（１２３）の内部にのみ形成される。
図４（Ｂ）は第１セラミック層（１２３）の下部に積層される第２セラミック層（１２４）を表すもので、第２セラミック層（１２４）には前記第１パターン（１１０’）と連結される第２パターン（１０５’）が形成される。第２パターン（１０５’）は外部連結端子（１０６）と連結され、前記第１パターン（１１０’）のバイアホール（１０７’）と接触できる位置まで内部に向って延長することになる。
このような構造の内部連結パターンも同じく２個のセラミック層に分割されて形成される為、パッケージの内部または外部からのリーク（ｌｅａｋ）の伝達経路が形成されない特徴を有する。
前記図面のように内部連結パターンはセラミックパッケージの側面に向って水平に形成され、少なくとも２個の層にかけて分割されて形成される。こうした設計方式はリーク伝達経路を形成させなくする特徴を有し、また連結パターンが下部に形成されないようにすることにより多数個のセラミック層を積層して形成されるセラミックパッケージの内部パターン設計領域を縮小させず設計自由度を向上させる特徴を有する。以下に詳しく説明する。
図５は本発明のセラミックパッケージの一例として高周波複合部品となる積層構造物を構成する誘電体層の構造を表す。図５によると、第１誘電体層（Ｓ１）ないし第７誘電体層（Ｓ７）は下部積層構造物、即ち部品実装層（１０１）を形成し、第８誘電体層（Ｓ８）ないし第１６誘電体層（Ｓ１６）は上部積層構造物、即ちキャビティ形成層（１００）を形成するようになる。
図５のような高周波複合部品はダイプレクサ及びＳＡＷデュプレクサを複合したもので、ダイプレクサはアンテナ（ＡＮＴ）から受信した信号を第１通信システムまたは第２通信システムに分配し、第１通信システムや第２通信システムから伝送された信号をアンテナに送る機能を行う。一方、ＳＡＷデュプレクサは第１通信システムの受信端（Ｒｘｃ）及び送信端（Ｔｘｃ）を分けてダイプレクサから受信した信号を受信端（Ｒｘｃ）に送り送信端（Ｔｘｃ）から受けた信号をダイプレクサに送る役目を果たす。
前記のようにダイプレクサ及びＳＡＷデュプレクサを一つのパッケージに具現すべく多層基板に諸回路要素を具現することになる。即ち、前記図５によると、第３誘電体層（Ｓ３）ないし第６誘電体層（Ｓ６）にはキャパシタパターン層（５１０）が形成され、また第７誘電体層（Ｓ７）ないし第９誘電体層（Ｓ９）にはインダクタパターン層（５２０）が具現される。第１０誘電体層（Ｓ１０）ないし第１６誘電体層（Ｓ１６）により接地及びインダクタンスパターン層（５００）が形成され、最下層（Ｓ１）にはダイオード、ＭＬＣＣ、抵抗などの諸素子類が付着される付着層（５３０）が形成される。
上述のように、最近一つのセラミックパッケージに諸複合機能を具現する複合モジュールが漸次常用化されており、こうした複合モジュールはデュプレクサ、ダイプレクサなどの諸機能を行うことになる。こうした諸機能をパターン化し具現するためには、パッケージのキャビティ形成層（１００）ばかりでなくキャビティ下部の部品実装層（１０１）に諸回路パターンが具現されなければならず、漸次その集積度が高まってきている。従って、パッケージに形成される回路要素を具現するためのパターン設計に影響を及ぼすことなくパッケージの垂直下方にバイアホールを形成するのは不可能となる。
従って、本発明のセラミックパッケージは前記のように第２内部連結パターン下部のセラミック層に諸回路要素を具現する内部パターンが形成される構造に適用することができ、こうしたセラミックパッケージは連結パターンを下部に形成させないことで、多数個のセラミック層を積層して形成されるセラミックパッケージの内部パターン設計領域を縮小させなくし設計自由度を向上させる特徴を有する。
［製造工程］
本発明によるセラミックパッケージの製造は次のような段階を辿る。
ａ）多数個のセラミック基板を設ける段階；
本発明のセラミックパッケージにおける積層体構造物を形成するセラミック基板は一定の厚さを有するセラミックグリーンシートで、こうしたセラミック基板上には金属塗布膜が一定の形態で塗布され一つのパターン層を形成することになる。こうしたパターン層は積層されて諸回路要素の機能を行う。前記パターン層はＡｇ、Ｃｕなどの金属から成る。
本発明のセラミックパッケージに用いられる多数個のセラミック基板は積層時に各種部品が実装され得るキャビティを形成するよう設けられる。
ｂ）前記多数個のセラミック基板のうち一部または全部に回路要素を具現するようパターン層を形成する段階；
多数個のセラミック基板のうち一部または全部に回路要素を具現するようパターン層を形成する。こうしたパターン層は所望の回路を具現するための受動素子（Ｒ、Ｌ、Ｃ）などになり、図１において符号１１５で表す。多数個のセラミック基板にパターン層を形成してパターン層の組合により回路素子を具現するＬＴＣＣ技術はセラミックと金属との同時焼成が可能な工程上の特徴からモジュール内部に受動素子を具現できる利点があるので部品間の複合化と軽薄短小化を可能にする。
また、前記のようなパターン層はセラミックパッケージの設計条件に応じて各セラミック層にすべて形成されることができ、また一部にのみ形成されることもできる。
ｃ）前記多数個のセラミック基板のうち一部に外部と信号を交換する外部連結端子及び前記部品と連結される内部連結端子を形成する段階；
多数個のセラミック基板のうち一部、とりわけ図１の部品実装層（１０１）の最上部面に外部と信号を交換すべく基板外側に形成される外部連結端子（１０６）及び内部に装着される部品と連結される内部連結端子（１０８）を形成する。
ｄ）前記キャビティ上部面に実装されるリードまたは前記内部連結端子を前記外部連結端子と連結する内部連結パターンを少なくとも２個以上のセラミック基板上に分割して形成する段階；
前記のような工程段階を経てから、内部連結端子と外部連結端子、またはリードと外部連結端子とを相互電気的に連結させるための内部連結パターンを形成する。但し、内部連結パターンは従来のように一つのセラミック層上に連続的に形成されるのではなく、少なくとも２個以上のセラミック基板上に分割して形成される。これは図１ないし図４（Ｂ）及び図６に表すとおりである。
内部連結端子（１０８）と外部連結端子（１０６）とを連結する内部連結パターンは図２に例えて説明すると、２個のセラミック層にかけて水平方向に形成される。即ち、内部連結端子と連結される第１パターン（１１０）が第１セラミック層（１２１）上に水平方向に形成され、前記第１パターン（１１０）と連結されるよう第２セラミック層（１２２）上に水平方向に第２パターン（１０５）が形成される。
前記のように少なくとも２個のセラミック層にかけて分割されて成る内部連結パターンはリーク伝達経路を形成しなくなる利点があり、また連結パターンが下部に形成されなくすることで多数個のセラミック層を積層して形成されるセラミックパッケージの内部パターン設計領域を縮小させず設計自由度を向上させる特徴を有する。
ｅ）分割された内部連結パターンが相互電気的に連結されるよう内部連結パターンの形成されたセラミック基板のうち一部に導電性のバイアホールを形成する段階；
前記第１パターン（１１０）と第２パターン（１０５）は相互バイアホール（１０７）により電気的に連結される。図２に例えて説明すると、バイアホールは内部連結パターンの形成された２個のセラミック層のうち上部に位置するセラミック層に形成される。バイアホールは分割された内部連結パターンを相互電気的に連結させる機能を行う。
ｆ）前記セラミック基板を積層する段階；
前記のような段階を経たセラミック基板を適正の圧力で加圧しセラミックパッケージを形成する。この際、従来と異なりパッケージ内部にリーク経路が形成されることを防止するので、過度な積層圧力が不要になる利点がある。
本発明は特定の実施例に係り図示し説明したが、以下の特許請求の範囲により具備される本発明の精神や分野を外れない限度内において本発明が多様に改造及び変化されることは当業界において通常の知識を有する者であれば容易に想到できることを明かしておく。
本発明によるセラミックパッケージの断面図である。 図１におけるＡ部分の拡大断面図である。 （Ａ）は図１のセラミックパッケージにおける内蔵部品実装層の平面図であり、（Ｂ）は（Ａ）の内蔵部品実装層と連結される連結パターンが形成された層の平面図である。 （Ａ）は図１のセラミックパッケージにおけるキャビティ上部接地層を表す平面図であり、（Ｂ）は（Ａ）の接地層と連結される連結パターンが形成された層の平面図である。 本発明によるセラミックパッケージ構造の高周波複合モジュールにおけるセラミック層を表すものである。 図１のセラミックパッケージの変形実施例である。 内部に部品が実装された従来のセラミックパッケージの断面図である。 図７のセラミックパッケージにおける内蔵部品の実装層を表す平面図である。 図７のセラミックパッケージにおけるキャビティ上部接地層を表す平面図である。 内部に部品が実装された従来の他セラミックパッケージの断面図である。
符号の説明
１００ キャビティ形成層
１０１ 部品実装層
１０２ 部品
１０４ 接着手段
１０５、１０７、１１０ 内部連結パターン
１０６ 外部連結端子
１０８ 内部連結端子
１１５ 内部パターン

Claims (13)

  1. 内部に少なくとも一つの部品を内蔵するセラミックパッケージにおいて、
    内部に前記部品が実装され得るキャビティが形成され、一部または全部に内部パターンの形成された多数個のセラミック層が積層されて成る積層体構造物と、
    前記キャビティ内部の気密を維持すべく、前記積層体構造物のキャビティ上部に装着されるリードと、
    前記積層体構造物の外部に形成される外部連結端子と、
    前記外部連結端子と電気的に連結され、少なくとも２個のセラミック層に分割されて水平方向に形成される内部連結パターンと、
    前記内部連結パターンの一部または全部及び前記部品と電気的に連結されるよう前記キャビティ内に形成される内部連結端子と、
    を有することを特徴とするセラミックパッケージ。
  2. 前記分割された内部連結パターンはバイアホールにより相互電気的に連結されることを特徴とする請求項１に記載のセラミックパッケージ。
  3. 前記内部連結パターンは相互隣接したセラミック層に分割されて成ることを特徴とする請求項１に記載のセラミックパッケージ。
  4. 前記内部連結パターンは前記リードに隣接して形成される第１内部連結パターン及び前記内部連結端子と連結される第２内部連結パターンを有することを特徴とする請求項１に記載のセラミックパッケージ。
  5. 前記第２内部連結パターンは前記内部連結端子と電気的に連結されるよう同一層上に形成される第１パターン、及び前記外部連結端子と連結されて前記内部連結端子と異なる層上に形成される第２パターンを有することを特徴とする請求項４に記載のセラミックパッケージ。
  6. 前記第１内部連結パターンは前記リード実装層に形成される第１パターン、及び前記外部連結端子と連結されて前記第１パターン形成層と異なる層上に形成される第２パターンを有することを特徴とする請求項４に記載のセラミックパッケージ。
  7. 前記第２内部連結パターン下部のセラミック層には諸回路要素を具現する内部パターンが形成されることを特徴とする請求項４に記載のセラミックパッケージ。
  8. キャビティ内部に部品が実装され得るよう形成されるセラミックパッケージの製造方法において、
    多数個のセラミック基板を設ける段階と、
    前記多数個のセラミック基板のうち一部または全部に回路要素を具現するようパターン層を形成する段階と、
    前記多数個のセラミック基板のうち一部に外部と信号を交換する外部連結端子及び前記部品と連結される内部連結端子を形成する段階と、
    前記キャビティ上部面に実装されるリードまたは前記内部連結端子を前記外部連結端子と連結する内部連結パターンを少なくとも２個以上のセラミック基板上に分割して形成する段階と、
    分割された前記内部連結パターンが相互電気的に連結されるよう内部連結パターンの形成されたセラミック基板のうち一部に導電性のバイアホールを形成する段階と、
    前記セラミック基板を積層する段階と、
    を有することを特徴とするセラミックパッケージの製造方法。
  9. 前記内部連結パターンは相互隣接したセラミック層に分割されて形成されることを特徴とする請求項８に記載のセラミックパッケージの製造方法。
  10. 前記内部連結パターンは前記リードに隣接して形成される第１内部連結パターン及び前記内部連結端子と連結される第２内部連結パターンを有することを特徴とする請求項８に記載のセラミックパッケージの製造方法。
  11. 前記第２内部連結パターンは前記内部連結端子と電気的に連結されるよう同一層上に形成される第１パターン、及び前記外部連結端子と連結されて前記内部連結端子と異なる層上に形成される第２パターンを有することを特徴とする請求項１０に記載のセラミックパッケージの製造方法。
  12. 前記第１内部連結パターンは前記リード実装層に形成される第１パターン、及び前記外部連結端子と連結され前記第１パターン形成層と異なる層上に形成される第２パターンを有することを特徴とする請求項１０に記載のセラミックパッケージの製造方法。
  13. 前記第２内部連結パターン下部のセラミック層には諸回路要素を具現する内部パターンが形成されることを特徴とする請求項１０に記載のセラミックパッケージ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100508701C (zh) * 2004-10-22 2009-07-01 株式会社村田制作所 复合多层基板及其制造方法
KR100675223B1 (ko) * 2005-04-07 2007-01-26 삼성전기주식회사 세라믹 패키지
KR101267477B1 (ko) * 2005-05-30 2013-05-31 오스람 옵토 세미컨덕터스 게엠베하 하우징 바디 그리고 상기 하우징 바디를 제조하기 위한방법
US7301227B1 (en) * 2005-08-19 2007-11-27 Sun Microsystems, Inc. Package lid or heat spreader for microprocessor packages
KR101008262B1 (ko) * 2009-01-09 2011-01-13 전자부품연구원 표면실장소자 패키지 및 그 제조방법
KR101289140B1 (ko) * 2010-09-28 2013-07-23 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조방법
CN111432554B (zh) * 2020-03-13 2021-08-10 清华大学 微***架构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417392A (en) * 1980-05-15 1983-11-29 Cts Corporation Process of making multi-layer ceramic package
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
US5786738A (en) * 1995-05-31 1998-07-28 Fujitsu Limited Surface acoustic wave filter duplexer comprising a multi-layer package and phase matching patterns
US6229249B1 (en) * 1998-08-31 2001-05-08 Kyocera Corporation Surface-mount type crystal oscillator
US6445254B1 (en) * 2000-04-06 2002-09-03 Nihon Dempa Kogyo Co., Ltd. Crystal oscillator and method of bonding IC chip useful for fabricating crystal oscillator
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
JP3444420B2 (ja) * 2001-03-26 2003-09-08 セイコーエプソン株式会社 弾性表面波装置及びその製造方法

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