JP2005005368A - Semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は高密度な半導体装置に関し、特に異なるレイヤに同時コンタクトを形成するコンタクト構造に関するものである。
【0002】
【従来の技術】
半導体装置の高密度化が進展する中で、配線パターンの微細化と共に新しいコンタクト構造が開発されている。以下、従来の半導体装置について、図6を参照しながら説明する。図6は従来の半導体装置の断面図を示すものである。
【0003】
図6に示すように、N型シリコン基板(1001)に分離酸化膜(1002)を形成する。次にゲート酸化膜(1003)を形成し、その上にゲート電極(1004)を形成する。ゲート電極の脇にはP型拡散層1(1006)が形成されており、ゲート電極の横にはサイドウォール絶縁膜(1005)が形成されている。サイドウォールの脇にはP型拡散層2(1007)が形成されており、これらの上部には層間絶縁膜(1008)が形成されている。コンタクトホール(1009)は、層間絶縁膜(1008)をエッチングによって除去することで形成する。その際、CoSi2/ポリシリコンからなるゲート電極(1004)はエッチングされないため、コンタクトホール(1009)の底部に残る。このように、コンタクトホール(1009)はゲート電極(1004)とP型拡散層2(1007)とを接続する、いわゆるシェアードコンタクトを形成する(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開平3−316308号公報
【0005】
【発明が解決しようとする課題】
しかしながら上記のような構成では、特にコンタクトサイズが0.5μm以下という小さい開口径になると、第1に電気的コンタクト特性が得られにくく、第2にコンタクト開口の際にサイドウォール絶縁膜とのエッチング選択比を十分に確保できずにコンタクトがP型拡散層1まで到達し、さらにはP型拡散層1までエッチングすることにより電気的接合リークを引き起こすという問題点を有していた。
【0006】
本発明は上記問題点に鑑み、高密度な半導体装置に使用される微細なシェアードコンタクトにおいて、第1に電気的コンタクト特性を安定に維持し、第2にコンタクトに起因する電気的接合リークを防止することを目的とする。
【0007】
【課題を解決するための手段】
上記問題点を解決するために本発明の半導体装置は、長辺が0.5μm以下のシェアードコンタクトにおいて、第1にゲート電極側のオーバーラップ量を0.02μm以上で且つ0.10μm以下とし、第2に第1の拡散層の接合深さを第2の拡散層の接合深さより深く設けるという構成を備えている。
【0008】
これにより、第1に拡散層に対して安定な電気的コンタクト特性を保持し、第2に電気的接合リークの生じない高密度なシェアードコンタクトを構成することができる。
【0009】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態について、図面を参照しながら説明する。
【0010】
図1は本実施形態における半導体装置の構造を示す断面図である。図1において、N型シリコン基板(101)に分離酸化膜(102)が形成されており、さらにシリコン基板上にはゲート絶縁膜(103)が形成されている。ゲート絶縁膜上にはCoSi2/ポリシリコン積層構造からなるゲート電極(104)が形成されており、ゲート電極横にはサイドウォール絶縁膜(105)が形成されている。サイドウォール絶縁膜下にはP型拡散層1(106)が形成されており、その横には表面にCoSi2層を持つ、P型拡散層2(107)が形成されている。ゲート電極、P型拡散層2、分離酸化膜上には層間絶縁膜(108)が形成されており、この層間絶縁膜を開口してコンタクトホール(109)が形成されている。
【0011】
ここで、コンタクトホールの大きさは0.39×0.16μm2の矩形で形成されており、ゲート電極とコンタクトホールとのオーバーラップ量1(Lg)は0.09μmで、P型拡散層2とコンタクトホールとのオーバーラップ量2(Ld)は0.23μmである。
【0012】
図2は各々のオーバーラップ量と電気的コンタクト特性を示すもので、図2(a)はゲート電極側のオーバーラップ量1に対するコンタクト抵抗値を示し、図2(b)はP型拡散層2側のオーバーラップ量2に対するコンタクト抵抗値を示す。図面より、オーバーラップ量1は0.06μmでも十分に低いコンタクト抵抗値(約15Ω)を示すが、オーバーラップ量2は0.12μmの時点ですでに30Ωに達し、ばらつきもゲート電極側に比べて大きいことが判る。
【0013】
また、図2(c)はコンタクトホール径が0.16μmφにおけるゲート電極側のオーバーラップ量1に対するコンタクト抵抗値を示す。図面より、オーバーラップ量1が0.02μm(下限値)でも十分に低い抵抗値を示すことが判る。
【0014】
次に、図3は本実施形態のレイアウトを示す平面図である。図3において、301は分離絶縁膜領域、302はサイドウォール絶縁膜領域、303はゲート電極領域、304はP型拡散層2領域、305はコンタクト領域である。
【0015】
ここで、露光装置によって決定される、コンタクトホールとゲート電極のマスク合わせマージンは0.07μmであるから、上記の結果より、各々のオーバーラップ量の最小設計値は以下の通りに求められる。
【0016】
オーバーラップ量1の最小設計値(上限値)は、Lg=0.02μm+0.07μm=0.09μmである。また、オーバーラップ量2の最小設計値は、Ld=0.12μm+0.07μm=0.19μmである。なお、サイドウォール絶縁膜の幅は0.07μmである。
【0017】
このように、ゲート電極側のオーバーラップ量1(Lg)を0.02μm以上で且つ0.10μm以下に設定することで、電気的コンタクト特性を保持しながら高密度なシェアードコンタクトを形成することができる。
【0018】
(第2の実施形態)
以下、本発明の第2の実施形態について、図面を参照しながら説明する。
【0019】
図4は本実施形態における半導体装置の構造を示す断面図である。図4において、N型シリコン基板(401)に分離酸化膜(402)が形成されており、さらにシリコン基板上にはゲート絶縁膜(403)が形成されている。ゲート絶縁膜上にはCoSi2/ポリシリコン積層構造からなるゲート電極(404)が形成されており、ゲート電極横にはサイドウォール絶縁膜(405)が形成されている。サイドウォール絶縁膜下にはP型拡散層1(406)が形成されており、その横には表面にCoSi2層を持つ、P型拡散層2(407)が形成されている。ゲート電極、P型拡散層2、分離酸化膜上には層間絶縁膜(408)が形成されており、この層間絶縁膜を開口してコンタクトホール(409)が形成されている。この時、P型拡散層1の拡散深さはP型拡散層2の拡散深さより深く設定している。
【0020】
一方、図5はコンタクト形成時にサイドウォール絶縁膜がエッチングされてしまった時の断面図を示す。図5において、N型シリコン基板(501)に分離酸化膜(502)が形成されており、さらにシリコン基板上にはゲート絶縁膜(503)が形成されている。ゲート絶縁膜上にはCoSi2/ポリシリコン積層構造からなるゲート電極(504)が形成されており、ゲート電極横にはサイドウォール絶縁膜(505)が形成されている。サイドウォール絶縁膜下にはP型拡散層1(506)が形成されており、その横には表面にCoSi2層を持つ、P型拡散層2(507)が形成されている。ゲート電極、P型拡散層2、分離酸化膜上には層間絶縁膜(508)が形成されており、この層間絶縁膜を開口してコンタクトホール(509)が形成されている。
【0021】
ここで、P型拡散層1の拡散深さはP型拡散層2の拡散深さより深い。したがって、図5に示すようにコンタクトホール(509)の加工時にサイドウォール絶縁膜(505)を完全にエッチングしてしまった場合でも、接合深さが深いためにP型拡散層1の領域で電気的接合リークを引き起こすことが無い。
【0022】
このように、P型拡散層1の拡散深さをP型拡散層2の拡散深さより深く設定することで、電気的接合リークの生じない高密度なシェアードコンタクトを形成することができる。
【0023】
なお、第1の実施形態と第2の実施形態は個々に実施しても良いが、同時に実施すると両者による相乗効果が得られることは言うまでもない。
【0024】
また、第1の実施形態および第2の実施形態において、層間絶縁膜は単層で形成されているが積層膜で構成されていても良い。
【0025】
【発明の効果】
以上のように、本発明の半導体装置によれば、長辺が0.5μm以下という微細なシェアードコンタクトにおいて、第1にゲート電極側のオーバーラップ量を0.02μm以上で且つ0.10μm以下とし、第2に第1の拡散層の接合深さを第2の拡散層の接合深さより深く設けることにより、第1に拡散層に対して安定な電気的コンタクト特性を保持し、第2に電気的接合リークの生じない高密度なシェアードコンタクトを構成することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における半導体装置の断面図
【図2】本発明の第1の実施形態における電気的コンタクト特性を示す図
【図3】本発明の第1の実施形態におけるレイアウトを示す平面図
【図4】本発明の第2の実施形態における半導体装置の断面図
【図5】本発明の第2の実施形態における半導体装置の断面図
【図6】従来例の半導体装置の断面図
【符号の説明】
101、401、501 シリコン基板
102、402、502 分離酸化膜
103、403、503 ゲート酸化膜
104、404、504 ゲート電極
105、405、505 サイドウォール絶縁膜
106、406、506 P型拡散層1
107、407、507 P型拡散層2
108、408、508 層間絶縁膜
109、409、509 コンタクトホール
301 分離絶縁膜領域
302 サイドウォール絶縁膜領域
303 ゲート電極領域
304 P型拡散層2領域
305 コンタクト領域
1001 シリコン基板
1002 分離酸化膜
1003 ゲート酸化膜
1004 ゲート電極
1005 サイドウォール絶縁膜
1006 P型拡散層1
1007 P型拡散層2
1008 層間絶縁膜
1009 コンタクトホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high-density semiconductor device, and more particularly to a contact structure in which simultaneous contacts are formed in different layers.
[0002]
[Prior art]
As the density of semiconductor devices increases, new contact structures have been developed along with miniaturization of wiring patterns. Hereinafter, a conventional semiconductor device will be described with reference to FIG. FIG. 6 shows a cross-sectional view of a conventional semiconductor device.
[0003]
As shown in FIG. 6, an isolation oxide film (1002) is formed on an N-type silicon substrate (1001). Next, a gate oxide film (1003) is formed, and a gate electrode (1004) is formed thereon. A P-type diffusion layer 1 (1006) is formed beside the gate electrode, and a sidewall insulating film (1005) is formed beside the gate electrode. A P-type diffusion layer 2 (1007) is formed on the side of the sidewall, and an interlayer insulating film (1008) is formed on the upper side thereof. The contact hole (1009) is formed by removing the interlayer insulating film (1008) by etching. At this time, since the gate electrode (1004) made of CoSi 2 / polysilicon is not etched, it remains at the bottom of the contact hole (1009). Thus, the contact hole (1009) forms a so-called shared contact that connects the gate electrode (1004) and the P-type diffusion layer 2 (1007) (see, for example, Patent Document 1).
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 3-316308
[Problems to be solved by the invention]
However, in the above configuration, particularly when the contact size is a small opening diameter of 0.5 μm or less, first, it is difficult to obtain electrical contact characteristics, and second, etching with the sidewall insulating film at the time of contact opening. The contact has reached the P-
[0006]
In view of the above-mentioned problems, the present invention firstly maintains stable electrical contact characteristics in a fine shared contact used in a high-density semiconductor device, and secondly prevents electrical junction leakage caused by the contact. The purpose is to do.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, the semiconductor device according to the present invention firstly sets the overlap amount on the gate electrode side to 0.02 μm or more and 0.10 μm or less in a shared contact having a long side of 0.5 μm or less, Secondly, the first diffusion layer is provided with a depth deeper than that of the second diffusion layer.
[0008]
As a result, it is possible to construct a high-density shared contact that firstly maintains stable electrical contact characteristics with respect to the diffusion layer and secondly does not cause electrical junction leakage.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0010]
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. In FIG. 1, an isolation oxide film (102) is formed on an N-type silicon substrate (101), and a gate insulating film (103) is further formed on the silicon substrate. A gate electrode (104) having a CoSi 2 / polysilicon laminated structure is formed on the gate insulating film, and a sidewall insulating film (105) is formed beside the gate electrode. A P-type diffusion layer 1 (106) is formed under the sidewall insulating film, and a P-type diffusion layer 2 (107) having a CoSi 2 layer on the surface is formed beside it. An interlayer insulating film (108) is formed on the gate electrode, the P-type diffusion layer 2, and the isolation oxide film, and a contact hole (109) is formed by opening the interlayer insulating film.
[0011]
Here, the size of the contact hole is a rectangle of 0.39 × 0.16 μm 2 , the overlap amount 1 (Lg) between the gate electrode and the contact hole is 0.09 μm, and the P-type diffusion layer 2 And the contact hole overlap amount 2 (Ld) is 0.23 μm.
[0012]
FIG. 2 shows each overlap amount and electrical contact characteristics. FIG. 2A shows the contact resistance value with respect to the
[0013]
FIG. 2C shows the contact resistance value with respect to the
[0014]
Next, FIG. 3 is a plan view showing the layout of this embodiment. In FIG. 3, 301 is an isolation insulating film region, 302 is a sidewall insulating film region, 303 is a gate electrode region, 304 is a P-type diffusion layer 2 region, and 305 is a contact region.
[0015]
Here, since the mask alignment margin between the contact hole and the gate electrode determined by the exposure apparatus is 0.07 μm, the minimum design value of each overlap amount is obtained as follows from the above result.
[0016]
The minimum design value (upper limit value) of the
[0017]
Thus, by setting the overlap amount 1 (Lg) on the gate electrode side to 0.02 μm or more and 0.10 μm or less, it is possible to form a high-density shared contact while maintaining electrical contact characteristics. it can.
[0018]
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0019]
FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to this embodiment. In FIG. 4, an isolation oxide film (402) is formed on an N-type silicon substrate (401), and a gate insulating film (403) is formed on the silicon substrate. A gate electrode (404) having a CoSi 2 / polysilicon laminated structure is formed on the gate insulating film, and a sidewall insulating film (405) is formed beside the gate electrode. A P-type diffusion layer 1 (406) is formed under the sidewall insulating film, and a P-type diffusion layer 2 (407) having a CoSi 2 layer on the surface is formed beside it. An interlayer insulating film (408) is formed on the gate electrode, the P-type diffusion layer 2, and the isolation oxide film, and a contact hole (409) is formed by opening the interlayer insulating film. At this time, the diffusion depth of the P-
[0020]
On the other hand, FIG. 5 shows a cross-sectional view when the sidewall insulating film has been etched during contact formation. In FIG. 5, an isolation oxide film (502) is formed on an N-type silicon substrate (501), and a gate insulating film (503) is formed on the silicon substrate. A gate electrode (504) having a CoSi 2 / polysilicon laminated structure is formed on the gate insulating film, and a side wall insulating film (505) is formed beside the gate electrode. A P-type diffusion layer 1 (506) is formed under the sidewall insulating film, and a P-type diffusion layer 2 (507) having a CoSi 2 layer on the surface is formed beside the P-type diffusion layer 1 (506). An interlayer insulating film (508) is formed on the gate electrode, the P-type diffusion layer 2, and the isolation oxide film, and a contact hole (509) is formed by opening the interlayer insulating film.
[0021]
Here, the diffusion depth of the P-
[0022]
In this way, by setting the diffusion depth of the P-
[0023]
In addition, although 1st Embodiment and 2nd Embodiment may be implemented separately, it cannot be overemphasized that the synergistic effect by both will be acquired if it implements simultaneously.
[0024]
In the first embodiment and the second embodiment, the interlayer insulating film is formed of a single layer, but may be formed of a laminated film.
[0025]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, in a fine shared contact having a long side of 0.5 μm or less, first, the overlap amount on the gate electrode side is set to 0.02 μm or more and 0.10 μm or less. Second, by providing the junction depth of the first diffusion layer deeper than the junction depth of the second diffusion layer, first, stable electrical contact characteristics are maintained for the diffusion layer, and second, the electrical It is possible to configure a high-density shared contact that does not cause static junction leakage.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a diagram showing electrical contact characteristics according to the first embodiment of the present invention. FIG. 4 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. FIG. 5 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. Sectional view of the device [Explanation of symbols]
101, 401, 501
107, 407, 507 P-type diffusion layer 2
108, 408, 508
1007 P-type diffusion layer 2
1008 Interlayer insulating film 1009 Contact hole
Claims (5)
前記導電体層の側面に形成された側壁絶縁膜と、
前記側壁絶縁膜の下で前記半導体基板に形成された第1の拡散層と、
前記第1の拡散層の横で前記半導体基板に形成された第2の拡散層と、
前記導電体層を覆い、前記半導体基板の上に形成された層間絶縁層と、
前記導電体層と前記側壁絶縁膜と前記第2の拡散層とに跨り、前記層間絶縁層に形成され、長辺が0.5μm以下の開口を有するコンタクトホールとを備え、
前記導電体層と前記コンタクトホールとのオーバーラップは、0.02μm以上で且つ0.10μm以下であることを特徴とする半導体装置。A conductive layer formed on a semiconductor substrate via an insulating film;
A sidewall insulating film formed on a side surface of the conductor layer;
A first diffusion layer formed on the semiconductor substrate under the sidewall insulating film;
A second diffusion layer formed on the semiconductor substrate next to the first diffusion layer;
An interlayer insulating layer covering the conductor layer and formed on the semiconductor substrate;
A contact hole formed in the interlayer insulating layer, straddling the conductor layer, the sidewall insulating film, and the second diffusion layer, and having an opening having a long side of 0.5 μm or less;
An overlap between the conductor layer and the contact hole is 0.02 μm or more and 0.10 μm or less.
前記導電体層の側面に形成された側壁絶縁膜と、
前記側壁絶縁膜の下で前記半導体基板に形成された第1の拡散層と、
前記第1の拡散層の横で前記半導体基板に形成された第2の拡散層と、
前記導電体層を覆い、前記半導体基板の上に形成された層間絶縁層と、
前記導電体層と前記側壁絶縁膜と前記第2の拡散層とに跨り、前記層間絶縁層に形成され、長辺が0.5μm以下の開口を有するコンタクトホールとを備え、
前記第1の拡散層の接合深さは、前記第2の拡散層の接合深さより深いことを特徴とする半導体装置。A conductive layer formed on a semiconductor substrate via an insulating film;
A sidewall insulating film formed on a side surface of the conductor layer;
A first diffusion layer formed on the semiconductor substrate under the sidewall insulating film;
A second diffusion layer formed on the semiconductor substrate next to the first diffusion layer;
An interlayer insulating layer covering the conductor layer and formed on the semiconductor substrate;
A contact hole formed in the interlayer insulating layer, straddling the conductor layer, the sidewall insulating film, and the second diffusion layer, and having an opening having a long side of 0.5 μm or less;
The semiconductor device according to claim 1, wherein a junction depth of the first diffusion layer is deeper than a junction depth of the second diffusion layer.
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---|---|---|---|---|
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JP2001345389A (en) * | 2000-06-02 | 2001-12-14 | Hitachi Ltd | Method for manufacturing semiconductor integrated circuit device |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080730 |
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RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091119 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Effective date: 20100602 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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A02 | Decision of refusal |
Effective date: 20100706 Free format text: JAPANESE INTERMEDIATE CODE: A02 |