JP2005005368A - Semiconductor device - Google Patents

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diffusion layer
insulating film
layer
contact
gate electrode
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Kenji Tateiwa
健二 立岩
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To enable a fine shared contact used for a high-density semiconductor device to stably maintain electrical contact characteristics and, in addition, to prevent the occurrence of electrical junction leaks due to the contact. <P>SOLUTION: Firstly, the gate electrode-side overlapping amount of the shared contact having a length of ≤0.5 μm is adjusted to 0.02-0.10 μm. Secondly, the junction depth of the first diffusion layer of the shared contact is made deeper than that of the second diffusion layer of the contact. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は高密度な半導体装置に関し、特に異なるレイヤに同時コンタクトを形成するコンタクト構造に関するものである。
【０００２】
【従来の技術】
半導体装置の高密度化が進展する中で、配線パターンの微細化と共に新しいコンタクト構造が開発されている。以下、従来の半導体装置について、図６を参照しながら説明する。図６は従来の半導体装置の断面図を示すものである。
【０００３】
図６に示すように、Ｎ型シリコン基板（１００１）に分離酸化膜（１００２）を形成する。次にゲート酸化膜（１００３）を形成し、その上にゲート電極（１００４）を形成する。ゲート電極の脇にはＰ型拡散層１（１００６）が形成されており、ゲート電極の横にはサイドウォール絶縁膜（１００５）が形成されている。サイドウォールの脇にはＰ型拡散層２（１００７）が形成されており、これらの上部には層間絶縁膜（１００８）が形成されている。コンタクトホール（１００９）は、層間絶縁膜（１００８）をエッチングによって除去することで形成する。その際、ＣｏＳｉ２／ポリシリコンからなるゲート電極（１００４）はエッチングされないため、コンタクトホール（１００９）の底部に残る。このように、コンタクトホール（１００９）はゲート電極（１００４）とＰ型拡散層２（１００７）とを接続する、いわゆるシェアードコンタクトを形成する（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平３−３１６３０８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら上記のような構成では、特にコンタクトサイズが０．５μｍ以下という小さい開口径になると、第１に電気的コンタクト特性が得られにくく、第２にコンタクト開口の際にサイドウォール絶縁膜とのエッチング選択比を十分に確保できずにコンタクトがＰ型拡散層１まで到達し、さらにはＰ型拡散層１までエッチングすることにより電気的接合リークを引き起こすという問題点を有していた。
【０００６】
本発明は上記問題点に鑑み、高密度な半導体装置に使用される微細なシェアードコンタクトにおいて、第１に電気的コンタクト特性を安定に維持し、第２にコンタクトに起因する電気的接合リークを防止することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために本発明の半導体装置は、長辺が０．５μｍ以下のシェアードコンタクトにおいて、第１にゲート電極側のオーバーラップ量を０．０２μｍ以上で且つ０．１０μｍ以下とし、第２に第１の拡散層の接合深さを第２の拡散層の接合深さより深く設けるという構成を備えている。
【０００８】
これにより、第１に拡散層に対して安定な電気的コンタクト特性を保持し、第２に電気的接合リークの生じない高密度なシェアードコンタクトを構成することができる。
【０００９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００１０】
図１は本実施形態における半導体装置の構造を示す断面図である。図１において、Ｎ型シリコン基板（１０１）に分離酸化膜（１０２）が形成されており、さらにシリコン基板上にはゲート絶縁膜（１０３）が形成されている。ゲート絶縁膜上にはＣｏＳｉ２／ポリシリコン積層構造からなるゲート電極（１０４）が形成されており、ゲート電極横にはサイドウォール絶縁膜（１０５）が形成されている。サイドウォール絶縁膜下にはＰ型拡散層１（１０６）が形成されており、その横には表面にＣｏＳｉ２層を持つ、Ｐ型拡散層２（１０７）が形成されている。ゲート電極、Ｐ型拡散層２、分離酸化膜上には層間絶縁膜（１０８）が形成されており、この層間絶縁膜を開口してコンタクトホール（１０９）が形成されている。
【００１１】
ここで、コンタクトホールの大きさは０．３９×０．１６μｍ２の矩形で形成されており、ゲート電極とコンタクトホールとのオーバーラップ量１（Ｌｇ）は０．０９μｍで、Ｐ型拡散層２とコンタクトホールとのオーバーラップ量２（Ｌｄ）は０．２３μｍである。
【００１２】
図２は各々のオーバーラップ量と電気的コンタクト特性を示すもので、図２（ａ）はゲート電極側のオーバーラップ量１に対するコンタクト抵抗値を示し、図２（ｂ）はＰ型拡散層２側のオーバーラップ量２に対するコンタクト抵抗値を示す。図面より、オーバーラップ量１は０．０６μｍでも十分に低いコンタクト抵抗値（約１５Ω）を示すが、オーバーラップ量２は０．１２μｍの時点ですでに３０Ωに達し、ばらつきもゲート電極側に比べて大きいことが判る。
【００１３】
また、図２（ｃ）はコンタクトホール径が０．１６μｍφにおけるゲート電極側のオーバーラップ量１に対するコンタクト抵抗値を示す。図面より、オーバーラップ量１が０．０２μｍ（下限値）でも十分に低い抵抗値を示すことが判る。
【００１４】
次に、図３は本実施形態のレイアウトを示す平面図である。図３において、３０１は分離絶縁膜領域、３０２はサイドウォール絶縁膜領域、３０３はゲート電極領域、３０４はＰ型拡散層２領域、３０５はコンタクト領域である。
【００１５】
ここで、露光装置によって決定される、コンタクトホールとゲート電極のマスク合わせマージンは０．０７μｍであるから、上記の結果より、各々のオーバーラップ量の最小設計値は以下の通りに求められる。
【００１６】
オーバーラップ量１の最小設計値（上限値）は、Ｌｇ＝０．０２μｍ＋０．０７μｍ＝０．０９μｍである。また、オーバーラップ量２の最小設計値は、Ｌｄ＝０．１２μｍ＋０．０７μｍ＝０．１９μｍである。なお、サイドウォール絶縁膜の幅は０．０７μｍである。
【００１７】
このように、ゲート電極側のオーバーラップ量１（Ｌｇ）を０．０２μｍ以上で且つ０．１０μｍ以下に設定することで、電気的コンタクト特性を保持しながら高密度なシェアードコンタクトを形成することができる。
【００１８】
（第２の実施形態）
以下、本発明の第２の実施形態について、図面を参照しながら説明する。
【００１９】
図４は本実施形態における半導体装置の構造を示す断面図である。図４において、Ｎ型シリコン基板（４０１）に分離酸化膜（４０２）が形成されており、さらにシリコン基板上にはゲート絶縁膜（４０３）が形成されている。ゲート絶縁膜上にはＣｏＳｉ２／ポリシリコン積層構造からなるゲート電極（４０４）が形成されており、ゲート電極横にはサイドウォール絶縁膜（４０５）が形成されている。サイドウォール絶縁膜下にはＰ型拡散層１（４０６）が形成されており、その横には表面にＣｏＳｉ２層を持つ、Ｐ型拡散層２（４０７）が形成されている。ゲート電極、Ｐ型拡散層２、分離酸化膜上には層間絶縁膜（４０８）が形成されており、この層間絶縁膜を開口してコンタクトホール（４０９）が形成されている。この時、Ｐ型拡散層１の拡散深さはＰ型拡散層２の拡散深さより深く設定している。
【００２０】
一方、図５はコンタクト形成時にサイドウォール絶縁膜がエッチングされてしまった時の断面図を示す。図５において、Ｎ型シリコン基板（５０１）に分離酸化膜（５０２）が形成されており、さらにシリコン基板上にはゲート絶縁膜（５０３）が形成されている。ゲート絶縁膜上にはＣｏＳｉ２／ポリシリコン積層構造からなるゲート電極（５０４）が形成されており、ゲート電極横にはサイドウォール絶縁膜（５０５）が形成されている。サイドウォール絶縁膜下にはＰ型拡散層１（５０６）が形成されており、その横には表面にＣｏＳｉ２層を持つ、Ｐ型拡散層２（５０７）が形成されている。ゲート電極、Ｐ型拡散層２、分離酸化膜上には層間絶縁膜（５０８）が形成されており、この層間絶縁膜を開口してコンタクトホール（５０９）が形成されている。
【００２１】
ここで、Ｐ型拡散層１の拡散深さはＰ型拡散層２の拡散深さより深い。したがって、図５に示すようにコンタクトホール（５０９）の加工時にサイドウォール絶縁膜（５０５）を完全にエッチングしてしまった場合でも、接合深さが深いためにＰ型拡散層１の領域で電気的接合リークを引き起こすことが無い。
【００２２】
このように、Ｐ型拡散層１の拡散深さをＰ型拡散層２の拡散深さより深く設定することで、電気的接合リークの生じない高密度なシェアードコンタクトを形成することができる。
【００２３】
なお、第１の実施形態と第２の実施形態は個々に実施しても良いが、同時に実施すると両者による相乗効果が得られることは言うまでもない。
【００２４】
また、第１の実施形態および第２の実施形態において、層間絶縁膜は単層で形成されているが積層膜で構成されていても良い。
【００２５】
【発明の効果】
以上のように、本発明の半導体装置によれば、長辺が０．５μｍ以下という微細なシェアードコンタクトにおいて、第１にゲート電極側のオーバーラップ量を０．０２μｍ以上で且つ０．１０μｍ以下とし、第２に第１の拡散層の接合深さを第２の拡散層の接合深さより深く設けることにより、第１に拡散層に対して安定な電気的コンタクト特性を保持し、第２に電気的接合リークの生じない高密度なシェアードコンタクトを構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の断面図
【図２】本発明の第１の実施形態における電気的コンタクト特性を示す図
【図３】本発明の第１の実施形態におけるレイアウトを示す平面図
【図４】本発明の第２の実施形態における半導体装置の断面図
【図５】本発明の第２の実施形態における半導体装置の断面図
【図６】従来例の半導体装置の断面図
【符号の説明】
１０１、４０１、５０１ シリコン基板
１０２、４０２、５０２ 分離酸化膜
１０３、４０３、５０３ ゲート酸化膜
１０４、４０４、５０４ ゲート電極
１０５、４０５、５０５ サイドウォール絶縁膜
１０６、４０６、５０６ Ｐ型拡散層１
１０７、４０７、５０７ Ｐ型拡散層２
１０８、４０８、５０８ 層間絶縁膜
１０９、４０９、５０９ コンタクトホール
３０１ 分離絶縁膜領域
３０２ サイドウォール絶縁膜領域
３０３ ゲート電極領域
３０４ Ｐ型拡散層２領域
３０５ コンタクト領域
１００１ シリコン基板
１００２ 分離酸化膜
１００３ ゲート酸化膜
１００４ ゲート電極
１００５ サイドウォール絶縁膜
１００６ Ｐ型拡散層１
１００７ Ｐ型拡散層２
１００８ 層間絶縁膜
１００９ コンタクトホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high-density semiconductor device, and more particularly to a contact structure in which simultaneous contacts are formed in different layers.
[0002]
[Prior art]
As the density of semiconductor devices increases, new contact structures have been developed along with miniaturization of wiring patterns. Hereinafter, a conventional semiconductor device will be described with reference to FIG. FIG. 6 shows a cross-sectional view of a conventional semiconductor device.
[0003]
As shown in FIG. 6, an isolation oxide film (1002) is formed on an N-type silicon substrate (1001). Next, a gate oxide film (1003) is formed, and a gate electrode (1004) is formed thereon. A P-type diffusion layer 1 (1006) is formed beside the gate electrode, and a sidewall insulating film (1005) is formed beside the gate electrode. A P-type diffusion layer 2 (1007) is formed on the side of the sidewall, and an interlayer insulating film (1008) is formed on the upper side thereof. The contact hole (1009) is formed by removing the interlayer insulating film (1008) by etching. At this time, since the gate electrode (1004) made of CoSi 2 / polysilicon is not etched, it remains at the bottom of the contact hole (1009). Thus, the contact hole (1009) forms a so-called shared contact that connects the gate electrode (1004) and the P-type diffusion layer 2 (1007) (see, for example, Patent Document 1).
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 3-316308
[Problems to be solved by the invention]
However, in the above configuration, particularly when the contact size is a small opening diameter of 0.5 μm or less, first, it is difficult to obtain electrical contact characteristics, and second, etching with the sidewall insulating film at the time of contact opening. The contact has reached the P-type diffusion layer 1 without ensuring a sufficient selection ratio, and further, etching to the P-type diffusion layer 1 causes an electrical junction leak.
[0006]
In view of the above-mentioned problems, the present invention firstly maintains stable electrical contact characteristics in a fine shared contact used in a high-density semiconductor device, and secondly prevents electrical junction leakage caused by the contact. The purpose is to do.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, the semiconductor device according to the present invention firstly sets the overlap amount on the gate electrode side to 0.02 μm or more and 0.10 μm or less in a shared contact having a long side of 0.5 μm or less, Secondly, the first diffusion layer is provided with a depth deeper than that of the second diffusion layer.
[0008]
As a result, it is possible to construct a high-density shared contact that firstly maintains stable electrical contact characteristics with respect to the diffusion layer and secondly does not cause electrical junction leakage.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0010]
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. In FIG. 1, an isolation oxide film (102) is formed on an N-type silicon substrate (101), and a gate insulating film (103) is further formed on the silicon substrate. A gate electrode (104) having a CoSi 2 / polysilicon laminated structure is formed on the gate insulating film, and a sidewall insulating film (105) is formed beside the gate electrode. A P-type diffusion layer 1 (106) is formed under the sidewall insulating film, and a P-type diffusion layer 2 (107) having a CoSi 2 layer on the surface is formed beside it. An interlayer insulating film (108) is formed on the gate electrode, the P-type diffusion layer 2, and the isolation oxide film, and a contact hole (109) is formed by opening the interlayer insulating film.
[0011]
Here, the size of the contact hole is a rectangle of 0.39 × 0.16 μm 2 , the overlap amount 1 (Lg) between the gate electrode and the contact hole is 0.09 μm, and the P-type diffusion layer 2 And the contact hole overlap amount 2 (Ld) is 0.23 μm.
[0012]
FIG. 2 shows each overlap amount and electrical contact characteristics. FIG. 2A shows the contact resistance value with respect to the overlap amount 1 on the gate electrode side, and FIG. 2B shows the P-type diffusion layer 2. The contact resistance value with respect to the overlap amount 2 on the side is shown. From the figure, the overlap amount 1 shows a sufficiently low contact resistance value (about 15Ω) even at 0.06μm, but the overlap amount 2 has already reached 30Ω at the time of 0.12μm, and the variation is also compared with the gate electrode side. It can be seen that it is big.
[0013]
FIG. 2C shows the contact resistance value with respect to the overlap amount 1 on the gate electrode side when the contact hole diameter is 0.16 μmφ. From the drawing, it can be seen that the resistance value is sufficiently low even when the overlap amount 1 is 0.02 μm (lower limit value).
[0014]
Next, FIG. 3 is a plan view showing the layout of this embodiment. In FIG. 3, 301 is an isolation insulating film region, 302 is a sidewall insulating film region, 303 is a gate electrode region, 304 is a P-type diffusion layer 2 region, and 305 is a contact region.
[0015]
Here, since the mask alignment margin between the contact hole and the gate electrode determined by the exposure apparatus is 0.07 μm, the minimum design value of each overlap amount is obtained as follows from the above result.
[0016]
The minimum design value (upper limit value) of the overlap amount 1 is Lg = 0.02 μm + 0.07 μm = 0.09 μm. The minimum design value of the overlap amount 2 is Ld = 0.12 μm + 0.07 μm = 0.19 μm. The width of the sidewall insulating film is 0.07 μm.
[0017]
Thus, by setting the overlap amount 1 (Lg) on the gate electrode side to 0.02 μm or more and 0.10 μm or less, it is possible to form a high-density shared contact while maintaining electrical contact characteristics. it can.
[0018]
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0019]
FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to this embodiment. In FIG. 4, an isolation oxide film (402) is formed on an N-type silicon substrate (401), and a gate insulating film (403) is formed on the silicon substrate. A gate electrode (404) having a CoSi 2 / polysilicon laminated structure is formed on the gate insulating film, and a sidewall insulating film (405) is formed beside the gate electrode. A P-type diffusion layer 1 (406) is formed under the sidewall insulating film, and a P-type diffusion layer 2 (407) having a CoSi 2 layer on the surface is formed beside it. An interlayer insulating film (408) is formed on the gate electrode, the P-type diffusion layer 2, and the isolation oxide film, and a contact hole (409) is formed by opening the interlayer insulating film. At this time, the diffusion depth of the P-type diffusion layer 1 is set deeper than the diffusion depth of the P-type diffusion layer 2.
[0020]
On the other hand, FIG. 5 shows a cross-sectional view when the sidewall insulating film has been etched during contact formation. In FIG. 5, an isolation oxide film (502) is formed on an N-type silicon substrate (501), and a gate insulating film (503) is formed on the silicon substrate. A gate electrode (504) having a CoSi 2 / polysilicon laminated structure is formed on the gate insulating film, and a side wall insulating film (505) is formed beside the gate electrode. A P-type diffusion layer 1 (506) is formed under the sidewall insulating film, and a P-type diffusion layer 2 (507) having a CoSi 2 layer on the surface is formed beside the P-type diffusion layer 1 (506). An interlayer insulating film (508) is formed on the gate electrode, the P-type diffusion layer 2, and the isolation oxide film, and a contact hole (509) is formed by opening the interlayer insulating film.
[0021]
Here, the diffusion depth of the P-type diffusion layer 1 is deeper than the diffusion depth of the P-type diffusion layer 2. Therefore, even when the sidewall insulating film (505) is completely etched during the processing of the contact hole (509), as shown in FIG. There is no cause of static junction leakage.
[0022]
In this way, by setting the diffusion depth of the P-type diffusion layer 1 deeper than the diffusion depth of the P-type diffusion layer 2, it is possible to form a high-density shared contact that does not cause electrical junction leakage.
[0023]
In addition, although 1st Embodiment and 2nd Embodiment may be implemented separately, it cannot be overemphasized that the synergistic effect by both will be acquired if it implements simultaneously.
[0024]
In the first embodiment and the second embodiment, the interlayer insulating film is formed of a single layer, but may be formed of a laminated film.
[0025]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, in a fine shared contact having a long side of 0.5 μm or less, first, the overlap amount on the gate electrode side is set to 0.02 μm or more and 0.10 μm or less. Second, by providing the junction depth of the first diffusion layer deeper than the junction depth of the second diffusion layer, first, stable electrical contact characteristics are maintained for the diffusion layer, and second, the electrical It is possible to configure a high-density shared contact that does not cause static junction leakage.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a diagram showing electrical contact characteristics according to the first embodiment of the present invention. FIG. 4 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. FIG. 5 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. Sectional view of the device [Explanation of symbols]
101, 401, 501 Silicon substrate 102, 402, 502 Isolation oxide film 103, 403, 503 Gate oxide film 104, 404, 504 Gate electrode 105, 405, 505 Side wall insulating film 106, 406, 506 P-type diffusion layer 1
107, 407, 507 P-type diffusion layer 2
108, 408, 508 Interlayer insulation film 109, 409, 509 Contact hole 301 Isolation insulation film region 302 Side wall insulation film region 303 Gate electrode region 304 P-type diffusion layer 2 region 305 Contact region 1001 Silicon substrate 1002 Isolation oxide film 1003 Gate oxidation Film 1004 Gate electrode 1005 Side wall insulating film 1006 P-type diffusion layer 1
1007 P-type diffusion layer 2
1008 Interlayer insulating film 1009 Contact hole

Claims (5)

半導体基板の上に絶縁膜を介して形成された導電層と、
前記導電体層の側面に形成された側壁絶縁膜と、
前記側壁絶縁膜の下で前記半導体基板に形成された第１の拡散層と、
前記第１の拡散層の横で前記半導体基板に形成された第２の拡散層と、
前記導電体層を覆い、前記半導体基板の上に形成された層間絶縁層と、
前記導電体層と前記側壁絶縁膜と前記第２の拡散層とに跨り、前記層間絶縁層に形成され、長辺が０．５μｍ以下の開口を有するコンタクトホールとを備え、
前記導電体層と前記コンタクトホールとのオーバーラップは、０．０２μｍ以上で且つ０．１０μｍ以下であることを特徴とする半導体装置。A conductive layer formed on a semiconductor substrate via an insulating film;
A sidewall insulating film formed on a side surface of the conductor layer;
A first diffusion layer formed on the semiconductor substrate under the sidewall insulating film;
A second diffusion layer formed on the semiconductor substrate next to the first diffusion layer;
An interlayer insulating layer covering the conductor layer and formed on the semiconductor substrate;
A contact hole formed in the interlayer insulating layer, straddling the conductor layer, the sidewall insulating film, and the second diffusion layer, and having an opening having a long side of 0.5 μm or less;
An overlap between the conductor layer and the contact hole is 0.02 μm or more and 0.10 μm or less. 半導体基板の上に絶縁膜を介して形成された導電層と、
前記導電体層の側面に形成された側壁絶縁膜と、
前記側壁絶縁膜の下で前記半導体基板に形成された第１の拡散層と、
前記第１の拡散層の横で前記半導体基板に形成された第２の拡散層と、
前記導電体層を覆い、前記半導体基板の上に形成された層間絶縁層と、
前記導電体層と前記側壁絶縁膜と前記第２の拡散層とに跨り、前記層間絶縁層に形成され、長辺が０．５μｍ以下の開口を有するコンタクトホールとを備え、
前記第１の拡散層の接合深さは、前記第２の拡散層の接合深さより深いことを特徴とする半導体装置。A conductive layer formed on a semiconductor substrate via an insulating film;
A sidewall insulating film formed on a side surface of the conductor layer;
A first diffusion layer formed on the semiconductor substrate under the sidewall insulating film;
A second diffusion layer formed on the semiconductor substrate next to the first diffusion layer;
An interlayer insulating layer covering the conductor layer and formed on the semiconductor substrate;
A contact hole formed in the interlayer insulating layer, straddling the conductor layer, the sidewall insulating film, and the second diffusion layer, and having an opening having a long side of 0.5 μm or less;
The semiconductor device according to claim 1, wherein a junction depth of the first diffusion layer is deeper than a junction depth of the second diffusion layer. 前記導電体層と前記コンタクトホールとのオーバーラップは、０．０２μｍ以上で且つ０．１０μｍ以下であることを特徴とする請求項２に記載の半導体装置。The semiconductor device according to claim 2, wherein an overlap between the conductor layer and the contact hole is 0.02 μm or more and 0.10 μm or less. 前記導電体層と前記第２の拡散層との表面に形成されたシリサイド層とをさらに備えたことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。The semiconductor device according to claim 1, further comprising a silicide layer formed on a surface of the conductor layer and the second diffusion layer. 前記第１の拡散層と前記第２の拡散層とは、同じ極性を持つことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。5. The semiconductor device according to claim 1, wherein the first diffusion layer and the second diffusion layer have the same polarity.
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