JP2004531054A - 高速ｃｍｏｓ電子機器及び高速アナログ回路のための緩和シリコンゲルマニウムプラットフォーム - Google Patents

高速ｃｍｏｓ電子機器及び高速アナログ回路のための緩和シリコンゲルマニウムプラットフォーム Download PDF

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Abstract

平坦化緩和SiGeを材料プラットフォームとして使用する、高速ディジタル、アナログ、及びディジタル／アナログ組合せシステムを製造するための構造及び方法。緩和SiGeにより、高められた電子特性を有する歪みSi層が過剰となる。MOSFETチャネルを表面に配置又は埋め込むことにより、高速ディジタル回路及び／又はアナログ回路を作製することができる。デバイスのエピタキシャル層を付着する前に平坦化することにより、高級水準技術のリソグラフィ用の平坦な表面が確実となる。本発明の一実施態様によれば、基板上の平坦化緩和Si1-xGex層及び少なくとも1つの歪み層を含む該平坦化緩和Si1-xGex層上に付着させたデバイスヘテロ構造を備える半導体構造がもたらされる。
【選択図】図１

Description

【優先権情報】
【０００１】
本発明は、いずれも2001年7月16日に出願された米国特許第09/906,551号及び第09/906,545号に基づき優先権を主張するものであり、これらの2つの出願は、2001年3月2日に出願された米国特許仮出願第60/273,112号に基づき優先権を主張するものである。
【技術分野】
【０００２】
本発明は、高速CMOS電子機器及び高速アナログ回路のための、緩和SiGeプラットフォームの分野に関する。
【背景技術】
【０００３】
ディジタル集積回路のプラットフォームとしてのSi CMOSは、工業界のロードマップにより予測されたように進歩してきた。その進歩はデバイスの微細化によってなされたものであり、より高い性能、より高い信頼性、さらにはより低いコストをもたらしている。しかしながら、相互接続階層が増すにつれて、データの流れにおける新たな障害が明らかになってきた。ディジタル集積回路は前例のない速度で進歩したが、アナログ回路はほとんど少しも進歩していない。さらには、近い将来、深刻な経済的且つ技術的問題が、ディジタル集積回路の進歩に立ちはだかるであろう。
【０００４】
ディジタル及び通信チップの市場は、Si CMOSのエンハンスメントとロードマップの十分な発達を必要としている。ディジタル集積回路技術を向上させ、新しいアナログ集積回路の可能性を創出する1つの極めて有望な材料の候補が、Si基板上の緩和SiGe材料である。Si上の緩和SiGe合金は、その上に付着されているSiの薄層を有することが可能である。引張Si層は、集積回路、金属酸化物電界効果トランジスタ(MOSFET)の基本的なデバイスに対して多くの有利な特性を有する。第一に、Siを引張状態に置いた場合、ウェハーの表面と平行に移動する電子移動度が増大するため、MOSFETと関連する回路の動作周波数が増大する。第二に、緩和SiGeと歪みSiの間のバンドオフセットが、Si層に電子を閉じ込める。したがって、電子チャネルデバイス(nチャネル)において、チャネルを表面又は「埋め込み」から除去することができる。電荷キャリアを、イオン化不純物及び「粗い」酸化物界面のような散乱中心から空間的に分離するこの能力により、低ノイズで高性能なアナログデバイス及び回路の製造が可能となる。
【０００５】
この分野における中心的な開発は、低しきい値転位密度を有する緩和SiGeバッファの発明であった。そのような分野において中心となっている背景発明は、Brasenらの米国特許第5,442,205号公報及びFitzgeraldの米国特許第6,107,653号公報に開示されている。これらの特許は、現在最良の高品質緩和SiGeの製造方法を記述している。
【０００６】
研究所における新規なデバイス構造は、緩和バッファの初期の基本的な型の上に組立てられてきた。例えば、固有gmにおいて60％を超えるエンハンスメントと75％以上増大した電子移動度を示す、歪みSi、表面チャネルn MOSFET(RimらのIEDM 98 Tech. Dig. p. 707)が造られている。高い相互コンダクタンスと高い移動度を示す歪みSi、埋め込みチャネルデバイスもまた製造されている(U. Konig, MRS Symposium Proceedings 533, 3(1998))。残念なことに、これらのデバイスには商業化に関して様々な問題がある。第一に、材料を転位の導入によって緩和すると、Si上のSiGe表面が非常に粗くなるため、一般に入手可能な材料の品質は実際に実用化する上で不十分である。このような転位は、材料間の格子不整合によって生じた応力を補償するため、Si上に緩和SiGe層を成長させる場合に必須である。10年以上もの間、研究者達はエピタキシャル成長によって表面のモフォロジーを本質的に制御しようと試みてきたが、適応しない転位による応力場が成長表面に影響を及ぼすため、本質的なエピタキシャルによる解決は不可能であった。本発明は、緩和SiGe上に構築した全てのデバイスが有意に平坦な表面を有するのを可能にする平坦化及び再成長方法を開示する。表面の粗さを低減することにより、細線リソグラフィーの歩留まりが増大するため、歪みSiデバイスの製造が可能となる。
【０００７】
これまでに作製された歪みSiデバイスに関する第二の問題は、研究者達が非常に様々な用途に対してデバイスを最適化しようと専念してきたことにある。在来のMOSFETデバイスを強化するために表面チャネルデバイスが調査され、そのため埋め込みチャネルデバイスは、AlGaAs/GaAsなどのIII-V族の材料においてのみ、それまでに入手可能な埋め込みチャネルデバイスをまねる方法で構築されてきた。Siを製造する下部構造には、Siと適合性で、拡張性のある、多量のSi集積回路用途で使用することができる材料のプラットフォームが必要であることを認識することにより、ここに開示する本発明は、Si CMOSをベースとする回路のエンハンスメント、並びにアナログ回路の製造をともに可能にするプラットフォームを提供する。したがって、高性能なアナログ又はディジタルシステムを、このフラットフォームを用いて設計することができる。さらなる利点としては、いずれの形式の回路もCMOSプロセスで製造することができ、そのため単一チップの解法として、組み合わされた集積ディジタル／アナログシステムを設計することが可能である。
【０００８】
このような進歩したSiGe材料のプラットフォームにより、この新しい材料システムを利用する様々なデバイス及び回路トポロジーの提供が可能となった。本発明の例示的な実施態様により、改善された歪み層Siデバイスの構造及び組立て方法、並びにデバイスの多様性に基づく回路、同じ出発材料プラットフォームから組立てられた全ての構造及び組立て方法が開示される。同じ材料プラットフォームから出発することが、コストの最小化と可能な限り多数の回路トポロジーをこのプラットフォーム上に構築するための要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は、再成長させたデバイス層を有する平坦な緩和SiGeのプラットフォーム材を提供するものである。平坦化及び再成長という方法により、デバイス層を平坦化することなく成長させるという方法と比較して、デバイス層を最小の表面粗さとすることが可能となる。平坦化させて再成長させたこのプラットフォームは、ディジタル及びアナログ両方の回路にとって最適な特性を有し得る歪みSiデバイスの受容体である。高性能のディジタル論理回路及びアナログ回路の組立てを可能にする構造及びプロセスを説明するが、その構造は、単一のシステムオンチップを形成するディジタル回路及びアナログ回路の組合せを受容するのに利用することができる。
【課題を解決するための手段】
【００１０】
本発明の一実施態様によれば、基板上に平坦化した緩和Si1-xGex層を備える半導体構造及び、少なくとも1つの歪み層を有するとともにその平坦化した緩和Si1-xGex層上に付着されているデバイスのヘテロ構造が提供される。
【発明を実施するための最良の形態】
【００１１】
図1は、Si基板102上にエピタキシャル成長させた緩和SiGe層を有する構造100の概略的なブロック図である。この構造では、一様なSiGe層106とSi基板との間の格子不整合を調節するために組成傾斜バッファ層104が使用されている。ある距離にわたって格子不整合を拡げることにより、傾斜バッファによって表面に達する転位の数が最小となり、それによってSi上に高品質の緩和SiGe膜を成長させる方法を提供することができる。
【００１２】
Si上に高品質の緩和SiGe層を成長させるいずれの方法も、SiGe層の表面上に公知のクロスハッチパターンの粗さをもたらす。このクロスハッチパターンは、典型的には数ミクロンメートルの距離にわたり、数百オングストロームの厚みを有する。そのため、クロスハッチパターンは、電子又は正孔の寸法に対して緩やかで起伏のある表面モフォロジーとなる。その理由のため、制御Siデバイス相補物にわたってエンハンスメントを達成する個々のデバイスを造ることが可能となる。しかしながら、これらのデバイスを商品化するには、低コストで高性能な対象物を得るために、Si CMOSプロセス環境への材料の注入が必要である。このプロセス環境では、材料とデバイスの特性が製造工程に対して及ぼす影響が最低限であることが必要である。ウェーハ表面上のクロスハッチパターンは、歩留まりと製造の簡便さに影響を及ぼす、Si上の緩和SiGeに関する限定的特性の一つである。そのため、リソグラフィーに関する高い歩留まりと簡易さのためには、より平坦化することが望まれる。
【００１３】
クロスハッチパターンは、注入された不適応な転位に起因する応力場に由来する。その影響は、図2に示す例示的な構造200によって説明される。自明のこととして、転位は、SiGe合金とSi基板の間の格子不整合を調製するために導入されなければならない。応力場は転位において始まり、膜表面で終わる。しかしながら、表面での終了によって、ウェーハの表面上であちらこちらに移動する結晶格子が生じる。成長速度を、ウェーハの異なる位置で生じた格子の一定寸法、付着の異なる厚みに相関させることが可能である。不適応な転位を超えて厚い層を成長させることにより、これら厚みの異なる層の厚みのむらを無くすことができると考える人もいるであろう。残念なことに、表面の起伏は比較的長い周期を有しているため、表面拡散は典型的にはそのモフォロジーを取り除くのに十分大きくはない。
【００１４】
図3は、Si基板上の傾斜SiGe層を介して転位を注入することによって生成された緩和SiGeバッファに関する表面粗さのデータを示す表である。緩和Si0.8Ge0.2バッファに対してクロスハッチパターンが成長したままの状態では、おおよそ7.9nmの典型的な粗さが生じることに注意されたい。この平均粗さは、緩和バッファ中のGe含有量が増大すると大きくなる。そのため、成長中に転位の導入によって緩和されたSiGe層について、表面粗さは、高級技術水準の組立製造設備に対して許容不可能なものである。緩和SiGeの平坦化工程の後では、平均粗さは2nm(典型的には0.57nm)以下であり、デバイス層の付着後では、平均粗さは、1.5μmの再成長厚み有して、0.77nmである。したがって、構造が完全に組立てられた後、粗さを1桁以上小さくさせることが可能である。
【００１５】
再成長させたデバイス層は、再成長層の臨界厚みを超えるか又はその厚みに満たなくてもよい。一般に、格子不整合エピタキシャル成長においては、界面における転位導入を憂慮することなく、薄層を付着させることが可能である。十分厚い厚みでは、膜と基板の間における何らかの格子不整合も、再成長させたヘテロ構造に不適応な転位を導入するであろう。このような新たな転位により、さらなる表面粗さが生じる可能性がある。したがって、再成長させたデバイス層と緩和SiGeバッファの間の格子不整合が大き過ぎる場合、多大な転位の導入によって表面が粗くなるため、緩和SiGeを平坦化させる効果は失われるであろう。
【００１６】
再成長させた厚みと表面の品質に関して、2つの明確な可能性がある。再成長層が非常に薄く、格子が再成長層の組成に正確に整合、緩和バッファ要素が必要ではない場合。この場合、表面粗さは非常に小さく、平坦化後の平坦度にほぼ等しいであろう。しかしながら、デバイスの多くの用途において、再成長層の厚みは1〜2μm又はそれ以上である。緩和SiGeと再成長層の間のGe濃度が1％異なる場合、臨界厚みは約0.5μmである。そのため、最適な平坦度が所望される場合、ウェーハ全体にわたってGe濃度の均一性を十分に制御できない限り、再成長層を約0.5μm以下に保つことが最善である。この組成の整合は、高級技術水準のツールでも達成可能であるが、図3は、正確ではない整合、即ち、Ge濃度が2％以内であるために、不適応な転位の導入及び新たなクロスハッチパターンの導入が結果生じることを示している。しかしながら、格子不整合が小さいため、平均粗さは依然として約0.77nmと非常に低い。そのため、格子不整合又は若干の不整合は、処理用の良好なデバイス層表面をもたらすであろう。
【００１７】
表面粗さを有する緩和SiGe合金は、組成傾斜物層において、均一な組成の緩和SiGe層である必要がないことにも注意されたい。この材料層構造は、高品質の緩和SiGeの初期の例として示されたが、この構造にはいくつかの欠点がある。例えば、SiGe合金は、純粋なSiと比較して非常に低い熱伝導係数を有する。そのため、表面に配置されている電子デバイスにとって、厚みのある組成傾斜層と均一な組成物層のために、デバイス領域から熱を放出させることは比較的困難であろう。
【００１８】
図4A〜図4Dに示す本発明の例示的な他の実施態様によれば、この問題を解決することができ、大電力のSiGeデバイスのためのプラットフォームが製造される。図4A〜図4Dは、本発明による例示的な工程の流れ及び結果得られるプラットフォームの構造を示す。構造は、Si基板404上の組成傾斜層402を介して均一な緩和SiGe合金400を第一に形成することによって製造される。SiGe層400は、次いで第二のSi基板406に、在来のボンディング法を利用して移される。例えば、傾斜層402上の均一なSiGe合金400により、クロスハッチパターンを取り除くための平坦化が可能となり、緩和SiGe合金をSiウェーハに結合させることができる。傾斜層402と元の基板404は、種々の在来の工程によって除去することができる。例えば、一つの方法としては、元のSi基板を粉砕して除き、制御されたドライエッチング又はウェットエッチングを施すことにより、あるいはエッチング止め層を埋め込むことにより、SiGeを選択的にエッチングする方法がある。最終的に、厚い傾斜層のない、Si上の緩和SiGe合金400が結果得られる。この構造は、SiGe層から熱をより効率的に伝導することができるため、大電力用途により適する。
【００１９】
またこの結合及び基板除去の技術は、絶縁基板、又はSGOI上にSiGeを製造するのにも利用することができる。SGOIウェーハは、図4A〜図4Dに示す同様の技術を利用して製造されるが、第二の基板は、ボンディング前にSiO2層で被覆される。代替的な実施態様においては、いずれのウェーハも、酸化物−酸化物ボンディングを可能にするために、SiO2で被覆することができる。基板を除去した後に結果得られた構造は、高品質な、絶縁膜上の緩和SiGe層である。このプラットフォームに構築されるデバイスは、歪みSi及びSOIアーキテクチャ両方の性能のエンハンスメントに利用可能である。
【００２０】
SiGe層が別の受容基板に移動される場合に、デバイス層構造の再成長の前に平坦化することが依然として必要なこともあることを理解されたい。SiGe表面が、基板除去技術による高級水準の方法に対しては粗すぎる場合がある。この場合、緩和SiGeを平坦化し、高品質な緩和SiGe表面の最上層にデバイス層を再成長させる。
【００２１】
機械的又は他の物理的方法によって表面を平坦化することは、表面を平坦にし、CMOS品質のデバイスを得るのに必要である。しかしながら、ディジタル回路及びアナログ回路を強化できるような電界効果トランジスタ(FET)は非常に薄いため、平坦化工程で除去されてしまうことがある。そのため、本発明の第一の部分は、デバイス層の再成長に続く緩和SiGeの成長と平坦化が、強化されたCMOSプラットフォームを高性能、高歩留まりで製造するための要であることを認識することにある。図5と図6は、表面チャネルFETと埋め込みチャネルFETの実施態様のそれぞれを製造するのに必要な処理順序と再成長層を示す。
【００２２】
図5A〜図5Dは、本発明に従った工程の流れと結果得られる層構造の概略を示す図である。図5Aは、基板504上の緩和SiGe合金502の典型的な表面粗さ500を、誇張した起伏表面として示す。基板はSiそのもの、Si上の組成傾斜緩和SiGe層又は、緩和SiGeがウェーハボンディング及び除去技術によって移動された他の材料であるため、基板を包括的な方法で標識していることに留意されたい。緩和SiGe合金502は、実質的な粗さを除去するために平坦化され(図5B)、次いで、デバイス再成長層506がエピタキシャルによって付着される(図5C)。再成長層506の組成を、可能な限り緩和SiGe 502に近くなるようにして格子整合させることが望ましいが、表面が実質的に平坦なままであるため、その界面におけるわずかな不整合及び転位の導入は許容できる。表面チャネルデバイスに関して、0.1μm未満の厚みを有する歪みSi層508をその後、図5Dに示すように、任意の犠牲層510と共に緩和SiGe 502の最上層に成長させる。歪み層508は、最終的なCMOSデバイス中のチャネルとして使用される層である。
【００２３】
図6A〜図6Dは、本発明による埋め込みチャネルFETプラットフォームに対する対応する工程の流れと層構造の概略を示す図である。この構造では、再成長層606は、格子整合したSiGe層602、0.05μm未満の厚みを有する歪みSiチャネル層608、SiGe分離又はスペーサ層612、Siゲート酸化物層614及びデバイスの初期の処理工程の間にヘテロ構造を保護するのに使用される任意の犠牲層610を含む。
【００２４】
デバイス構造が一旦付着されると、デバイスを組み立てるための残りの工程の流れはバルクSiの場合と非常に似ている。本発明による表面チャネルMOSFETの工程の流れを簡略化したものを図7A〜図7Dに示す。この表面チャネルMOSFETは、緩和SiGe層700と歪みSi層702を含む。図7Aに示すデバイス絶縁酸化物704は、典型的に、最初に形成される。この工程では、薄いパッドの酸化物層708の上部にあるSiN層706が、シリコンの局所的な酸化(LOCOS)又は浅いトレンチ絶縁(STI)のいずれかのためのハードマスクとして機能する。いずれの技術も、デバイス間の高いしきい値電圧を得るのに厚い酸化物(デバイスの寸法と比較して)を使用する。しかしながら、STIの方が、0.25μm以下の技術にはより適している。図7Bは、ゲート酸化物716を成長させて、浅いソース-ドレインを注入した後のデバイス領域の概略を示す。注入領域710は、マスキング層としてフォトレジスト714でパターン化されたポリSiゲート712を使用して自己整合される。続いて、深いソース-ドレイン注入物718を、在来のスペーサ720形成法を利用して配置し、デバイスは、ゲートでケイ化物722を形成し、ソースとドレインでケイ化物／ゲルマニウム化物724を形成することによって電気的に接触される(図7C)。図7Dは、第一レベルの金属相互接続726が付着され、エッチングされた後のデバイスの概略を示す図である。
【００２５】
構造全体の最上部には制限された厚みの層があるため、工程中の表面材料の除去は、標準的なSiの場合より困難となる。表面チャネルデバイスでは、再成長された構造は、ほぼ格子整合したSiGeから主として構成され、標準的なSiの薄い表面層を含む。Si製造工程手順における最初の工程のほとんどは、表面からSiを取り去るものである。工程を注意深く制御しなければ、ゲート酸化の前に歪みSi層全体が取り除かれてしまうことがある。結果得られたデバイスは、緩和SiGeチャネルFETであるため、歪みSiチャネルが実現されないことが利点となる。
【００２６】
初期の工程の間、Siの除去に対処するための論理的な解決策とは、歪みSi層を、この除去を相殺するのに十分な厚みとすることである。しかしながら、厚いSi層は2つの理由から不可能である。第一には、強化された電気特性により、Siが歪み、厚い層が不適応な転位の導入によって圧力を解放するという事実に基づく。第二には、不適応な転位自体は、それらがキャリアを散乱させ、接合部における漏れ電流を増大させるため、多量の場合には望ましくないということである。
【００２７】
表面における歪みSi層の除去を防ぐために、ゲートを酸化する前の洗浄工程を最小限にし及び／又は保護層を適用しなければならない。保護層は、その除去を慎重に行うことができることから有用である。表面チャネルデバイスに対する保護層のいくつかの例を図8Aと図8Bに示す。図8Aは、緩和SiGe層800と、SiGeの表面層804によって保護された歪みSiチャネル層802からなる歪みSiヘテロ構造を示す。表面SiGe層804は、下層の緩和SiGe層800と同様のGe濃度を有するため、臨界厚み制限によって厚みを制限されない。初期の洗浄の間、SiGe犠牲層が歪みSiチャネル層の代わりに除去される。犠牲層の厚みは、除去する厚みと同じに調製することも、それよりも厚くすることも可能である。後者の場合、過剰のSiGeは、成長させた時点の厚みにおいて不純物のない歪みSi層を曝露するように、ゲートを酸化する工程の前に選択的に除去することができる。特定の製造設備に対してSi終端表面が好ましい場合、犠牲Si層は、SiGe犠牲キャップ層の上に付着させることができる。
【００２８】
図8Bは、SiO2層806と、多結晶又はアモルファス材料のいずれかの表面層808とが保護層として使用されている構造を示す。この方法では、酸化物層は、歪みSi層のエピタキシャル成長の後に成長又は付着される。次に、Si、SiGe又はGeの多結晶又はアモルファス層を付着する。このような半導体層は、ゲートを酸化する前の工程の間、SiGeキャップと同じように歪みSi層を保護する。ゲートを酸化する前には、多結晶／アモルファス及び酸化物層が選択的に除去される。犠牲層が、表面チャネルデバイスを保護するものとして示されているが、この技術は埋め込みチャネルヘテロ構造にも適用可能である。
【００２９】
在来のSi処理工程を修正する他の方法とは、ソース-ドレイン間のケイ化物-ゲルマニウム化物の形成である(図7C)。在来のSi処理工程では、金属(典型的にはTi、Co又はNi)をSiと反応させ、標準的なアニーリング手順によって低抵抗率のケイ化物を形成する。しかしながら、この場合、金属はSiとGeの両方と同時に反応する。ケイ化物は、ゲルマニウム化物と比較して、非常に低い自由エネルギーしか有さないため、ケイ化物が形成される一方でGeが追い出される傾向がある。追い出されたゲルマニウムは、塊状物を形成して接触抵抗を増大させる。この直列抵抗の増大は、ヘテロ構造からの余剰駆動電流の利益を相殺し、構造の利点を無にする。
【００３０】
TiとNiは、Geを激しくは排斥しない相を形成することができるため、良好な接触を形成することが可能となる。Coの場合にはさらなる問題がある。しかしながら、Si除去の問題で上述したように、デバイスのエピタキシャル段階において、SiGe-金属反応を最適化する代わりに保護層を適用することができる。例えば、表面チャネルとなる歪みSiを、Ge含量の多いSiGe合金(初期の緩和SiGeよりも高いGe含量)、続いて歪みSiで被覆することができる。これらの表面接触層を利用する2通りの取り組みが可能である。どちらの方法も、表面において厚いSiを導入するため、SiGe-金属反応が有する問題を生じることなく在来のケイ素化技術を実施することができる。
【００３１】
第一のアプローチは、図9Aの表面チャネルヘテロ構造900に示されており、十分な歪みが得られるほど薄いGeリッチの層906を使用する。層906は、歪みSiチャネル層904及び緩和SiGe層902の上に設けられている。この場合、次のSi層908は臨界厚みを超え、圧縮Geリッチ層906は、歪みSiチャネル904に入る転位に対する障壁として機能する。この障壁は、転位がケイ素化プロセスに対して逆向する影響を及ぼさないことから有益である。そのため、次のSi層908に転位が存在することは重要なことではない。しかしながら、転位がチャネルを貫通すると、デバイスに対して不利な影響が及ぼされる。
【００３２】
図9Bに示す第二のアプローチは、意図する以上に臨界厚みを上回るGeリッチ層910を可能にし、それによってGeリッチ層における緩和を十分なものとすることができる。この場合、任意の厚みのSi層912を、緩和Geリッチ層の上に適用することが可能である。この層には、歪みチャネルよりも多くの欠陥が含まれるであろうが、このSiはケイ素化反応においてのみ関与するため、これらの欠陥はデバイス動作において如何様にも作用しない。いずれの場合にも、金属がSiとのみ反応するため、プロセスには金属-SiGeの反応に関する問題が生じない。
【００３３】
ケイ化物接触が一旦形成されると、例えば、典型的に、ケイ化物-ゲルマニウム化物(任意に使用された場合)が在来のケイ化物ほど高い温度には耐えられないことより、熱の供給を注意深く監視することを除き、残りの手順は、標準的なSi CMOSの工程の流れとなる。強化された性能を達成するのにSi/SiGe FETヘテロ構造を使用する主な利点とは、在来のSi技術との互換性にある。工程の多くはSi CMOS製造工程と同一であり、工程の前半、即ちSi/SiGeヘテロ構造の製造工程が完了すると、Si/SiGeは下方に配置されることによって、工程の後半全体は影響されない。
【００３４】
埋め込みチャネルデバイスのための出発ヘテロ構造が、表面チャネルデバイスの構造とは異なっているとはいえ、その工程の流れは、図7A〜図7Dに示す表面チャネルの工程の流れと非常に似ている。図10は、SiNマスク1014を利用してデバイス絶縁酸化物1016を形成した後の埋め込みチャネルMOSFET構造1000の概略的なブロック図である。この場合、第一のSiGe層1010上の歪みチャネル1002は、別のSiGe層1004を成長させ、続いて別のSi層1006を成長させることによって、表面から分離される。このSi層には、SiGe上へのゲート酸化物の形成が非常に高い界面準位を生じさせるため、ゲート酸化物1008が必要であり、そのため理想的ではないMOSFETが製造されてしまう。このSi層による結果の一つには、これがあまりに厚い場合、Si層のかなりの部分が、ゲートの酸化後に残存してしまうことが挙げられる。キャリアはこの残余のSi層に集中し、表面チャネルを所望の埋め込みチャネルと平行に形成し、有害なデバイス特性をもたらすことがある。したがって、表面層Siは、可能な限り薄い状態、典型的には50Åを下回る、理想的な5〜15Åの範囲を維持しなければならない。
【００３５】
埋め込みチャネルデバイスに必要とされる他の付加的な特徴とは、供給層の注入である。デバイスのスイッチがオンとなった際に、垂直方向で影響を受ける電界は埋め込みチャネル1002からキャリアを取り外すのに十分強力であり、Si/SiO2界面1012近くのSiチャネル1006にキャリアを集中させる。それによって埋め込みチャネルのいずれの利点も無効にしてしまう。したがって、ドーパント供給層を、埋め込みチャネルと最も上のSi層1006の間の層1004、又はSiGe 1010の下にある埋め込みチャネルの下方のいずれかに導入しなければならない。このようにして、デバイスは小さな電圧によって又は電圧を印加されずに強制的にスイッチがオンとなり、電圧の印加によってスイッチがオフとなる(デプレッションモードデバイス)。
【００３６】
図11は、本発明による、緩和SiGe上に付着されている任意のヘテロ構造FETデバイスに対する工程の概略的なフロー図である。主な工程のステップは囲み罫内に示されており、任意のステップ又は注釈は丸で囲んで示している。最初の3つのステップ(1100、1102、1104)は、歪みシリコンヘテロ構造の製造組立てを説明するものである。その手順には、緩和SiGeをSi上に生成するステップ、SiGeを平坦化するステップ及びデバイス層を再成長するステップが含まれる。歪みヘテロ構造が形成される(1106)と、STI(1110)又はLOCOS(1108)のいずれかを使用するデバイスの分離(1112)を行い、MOSの製造組立てが開始される。ゲートの酸化を進める前に、埋め込みチャネルデバイスに、供給しきい値注入を施し(1114)、埋め込み又は表面チャネルヘテロ構造のいずれかに適用された保護層を選択的に除去しなければならない(1116)。ゲート酸化(1118)の製造工程の手順は、在来のSi CMOS製造工程と類似する。これらのステップには、ゲートの付着、ドーピング及び画定、自己整合の浅いソース-ドレイン注入(1122)、スペーサ形成(1124)、自己整合の深いソース-ドレイン注入(1126)、ケイ化物形成(1128)、並びに金属付着及びエッチングを介するパッド分離(1130)が含まれる。相当な変更を必要とするこれらのステップは議論されている。
【００３７】
図11の工程に特有な利点の一つは、表面チャネルデバイスと埋め込みチャネルデバイスとを同じプラットフォーム上で使用することが可能であるということにある。図12A〜図12D及び図13A〜図13Dを考慮すると、これらは普遍的な基板層の配列び、表面チャネルMOSFETと埋め込みチャネルMOSFETを同じチップ上に共存させる製造工程を示している。この普遍的な基板は、表面チャネルデバイスと埋め込みチャネルデバイスの両方を組立て製造することが可能なものの一つである。この手順で表面チャネルデバイスを製造する場合に2つの可能性があり、それらを図12と図13に示す。表面チャネルと埋め込みチャネルを結合するための工程の流れは、図7で説明した前述の工程と類似する。したがって、図12と図13では、適切なゲート領域を露出するのに関与する決定的なステップのみを示す。
【００３８】
図12Aと図13Aは、表面チャネルデバイスと埋め込みチャネルデバイスを集積するための、同じ基本的なヘテロ構造1200、1300を示している。表面の歪みSi層1202、1302、SiGeスペーサ層1204、1304、埋め込み歪みSi層1206、1306及びSiGeの緩和プラットフォーム1208、1308が存在する。埋め込みチャネルMOSFETに、ゲート酸化物を形成するための表面Si層と、デバイスチャネルを形成するための埋め込みSi層が必要であるため、2つの歪みSi層が必要である。また図は、埋め込みチャネルデバイス領域1212、1312を表面チャネルデバイス領域1214、1314から分離するデバイス分離領域1210を示している。
【００３９】
埋め込みチャネルデバイスとは異なり、表面チャネルMOSFETは、1つの歪みSi層しか必要としない。その結果、表面チャネルMOSFETは、図12B〜図12Dに示すように、最も上の歪みSi層内か、又は図13B〜図13Dに示すように、埋め込みSi層チャネル内のいずれかに形成することができる。図12Bは、最も上のSi層内の表面チャネルゲート酸化層1216を概略的に示す図である。この場合、酸化後、残余の歪みSi層が存在してチャネルを形成しなくてはならないため、最も上のSi層がより厚みのあることが望ましい。また図12Bは、通常、埋め込みチャネルゲート酸化物を成長させる前に注入される埋め込みチャネル供給注入1218のための可能な配置を示す。最も上のSi層が、表面チャネルデバイスに対して最適化されているため、図12Cに示すように、埋め込みチャネルデバイスが形成されている領域1220の最も上の歪みSiのいくらかを取り去る必要がある。ゲート酸化物1222の形成後(図12D)の表面Siの厚みを最小限にするために、除去可能であることが必要であり、並列デバイスチャネルの形成を避ける。
【００４０】
表面チャネルMOSFETを埋め込み歪みSi層に形成すると、最も上の歪みSi層を薄くすることができ、すなわち埋め込みチャネルMOSFETとして最適に設計することができる。図13Bでは、最も上の歪みSi層とSiGe層が、表面チャネルMOSFETが形成される領域1312で除去される。SiとSiGeは異なる特性を有するため、ウェット化学エッチング又はドライ化学エッチングのような範囲選択性除去技術を利用することができる。SiGeは、特に湿式の酸化条件下ではSiよりも速く酸化するため、選択的酸化もまた利用することができる。図13Cは、表面チャネルデバイスのゲート酸化1314、並びに埋め込みチャネルデバイスのための供給層注入1316を示す。最後に、図13Dは、埋め込みチャネルゲート酸化物1318の位置を示す。エピタキシャルの厚みが埋め込みチャネルデバイスに対して最適化されるため、酸化の前に上部Si層の厚みを薄くすることは必要とされない。これらの初期の工程に続いて、前述したように、各デバイスの製造工程を進める。
【００４１】
この工程の他の重要なステップとは、埋め込みチャネルデバイスに必要とされる供給層を作るための局所的な注入の利用である。MOSFET構造においては、チャネルが作動すると、表面にキャリアをもたらす大きな垂直方向の電界が生じる。電子を埋め込み歪みSi層内に留めるSiとSiGeの間のバンドオフセットは、埋め込みチャネルからキャリアが引抜かれるのを防ぐほど十分に大きくはない。そのため、先ず、埋め込みチャネルMOSFETが無効になるように見えるであろう。しかしながら、最も上のSiGe層に十分な電荷が存在する場合、MOSFETは、デプレッションモードのデバイス、即ち通常はオンであり、チャネルをオフとするのにバイアスを必要とするデバイスとなるであろう。表面／埋め込みチャネルデバイスのプラットフォームにおいて、供給層注入は、埋め込みチャネルが形成される領域内に製造することができるため、集積化工程が容易になる。何らかの理由により、供給層注入が不可能なであるならば、エピタキシャル成長の間にドーパントを最も上のSiGe層中に導入することができるため、表面チャネルを埋め込みSi層の上に作る図11で示す工程は許容可能な工程であることに注意されたい。供給層は、最も上のSiGe層と歪みSi層が選択的なエッチングによって取り除かれると、次いで表面チャネルMOSFET領域から除去される。
【００４２】
図10、図12及び図13で説明する工程においては、埋め込みチャネルMOSFETの製造が望ましいと考えられる。埋め込みチャネルデバイスの酸化物が除去される場合、金属ゲート(MODFET又はHEMTと呼ばれる)を有する埋め込みチャネルデバイスを形成することができる。このデバイスの利点とは、酸化物の欠落によってキャパシタンスが減少するため、相互コンダクタンスをより高くすることができるということである。しかしながら、このデバイスを使用する場合には2つ欠点がある。第一に、ゲート画定後の全ての熱による工程が非常に低温でなければならず、そうでない場合には、金属が半導体と反応してしまい、非常に低い障壁を有する、又は障壁のない合金ゲートが形成される。これに関連して、第二の欠点が存在する。熱供給が少ないために、ソースとドレインの形成及び接触は、典型的にはゲート画定の前に行われる。このようなステップの逆転によって、ゲートのソースとドレンに対する自己整合が妨害されるため、ゲートとソースの間及びゲートとドレインの間の直列抵抗が増大する。したがって、綿密に設計された埋め込みチャネルMOSFETを利用することにより、自己整合特性をデバイス性能における大きな利点とすることができる。MOSFET構造の他の有益な点とは、ゲート漏れが非常に小さいということが挙げられる。
【００４３】
埋め込みnチャネル構造と、n型及びp型表面チャネルMOSFETとの組み合わせがこれまで重要視されてきた。埋め込みnチャネルデバイス及び表面チャネルデバイスにおいて、チャネルは純粋なSiである必要がないことが重要であることも強調されてきた。Sil-yGeyチャネルは、製造工程中、安定性を増大させるのに使用することができる。図14A及び14Bは、緩和Si1-zGez層1404上のSi1-yGeyチャネル1402を利用した表面1400と埋め込み1450チャネルデバイスの概略を示す図である。ケイ素化後のデバイスが示され、これはポリSiゲート1410、ゲート酸化物1408、ケイ化物領域1412、スペーサ1414及びドープ領域1416を含む。表面チャネルデバイス1400では、埋め込みチャネルに関して先に説明したように、ゲート酸化物1408を形成するために、Siの薄層1406をSi1-yGey層1402上に付着させなければならない。埋め込みSi1-yGeyチャネルデバイス1450では、デバイス層の順序は変わらず、埋め込み歪みチャネル1402、SiGeスペーサ層1418及び酸化のための表面Si層1420からなる。
【００４４】
n MOSデバイスのチャネルにおける引張り歪みを維持するために、チャネル層の格子定数は、緩和SiGe層の場合より小さく、即ちyはzより小さくなければならない。nチャネルデバイスが合金の散乱に対して感度を有するため、チャネル内のGe濃度が低い場合に、最も高い移動度が結果得られる。合理的な臨界厚みにおいてこのチャネル層を歪ませるために、下層のSiGeが10〜50％の範囲のGe濃度を有するべきである。
【００４５】
実験的なデータによれば、pチャネルは、合金散乱に対してほとんど感度を有さないことが示されている。そのため、合金チャネルを有する表面MOSFETもまた可能である。加えて、埋め込みチャネルデバイスは、単に、チャネル内のGe濃度yを、緩和SiGe合金内のGe濃度zよりも大きくし、且つ供給ドーパントをn型からp型へ変更することによってpチャネルデバイスとすることができる。この配列は、y＝1、且つ0.5＜z＜0.9のときに、Geチャネルデバイスを形成するのに使用することができる。
【００４６】
エンハンスメントモードの表面チャネルデバイス(典型的なSi COMS技術におけるような、注入によるnチャネル及びpチャネル)と、デプレッションモードの埋め込みチャネルMOSFET及びMODFETを混在させることができることにより、高度に集積化されたディジタル／アナログシステムを形成することが可能である。エンハンスメントモードのデバイスは、高性能CMOSへの製造が可能であり、高性能の低ノイズデプレッションモードデバイスを必要とするアナログ回路の領域を、埋め込みチャネル領域内に製造することが可能である。したがって最適な通信段、ディジタル処理段などを、単一のプラットフォーム上に構築することが可能である。これらの異なる領域は、Si CMOSチップのバックエンドに電気的に接続され、まさにトランジスタは、今日のバックエンド技術によって接続される。したがって、COMS製造工程への単なる変更は、製造設備における製造工程のいくつかのパラメータの変更に過ぎず、新たな材料、あるいは製造工程全体は、変更に際して明白である。そのため、チップに集積されたSi CMOSシステムのためのそのようなプラットフォームは経済的に好ましい。
【００４７】
本発明をいくつかの好ましい実施態様を参照しながら示し、説明してきたが、それらの形態及び詳細に対する様々な変更、省略及び追加を、本発明の精神及び範囲を逸脱することなく行うことができる。
【図面の簡単な説明】
【００４８】
【図１】Si基板上にエピタキシャル成長させた緩和SiGe層を含む構造の概略的なブロック図である。
【図２】クロスハッチパターンが注入不適応転位による応力場に由来することを示す例示的な構造の概略ブロック図である。
【図３】Si基板上の傾斜SiGe層を介する転位の注入によって作られた緩和SiGeバッファに関する表面粗さのデータを示す表である。
【図４】本発明による、例示的なプロセスフローと結果得られるプラットフォーム構造を示す図である。
【図５】本発明による、表面チャネルFETプラットフォームのための対応プロセスフロー及び層構造を示す概略図である。
【図６】本発明による、埋め込みチャネルFETプラットフォームのための対応プロセスフロー及び層構造を示す概略図である。
【図７Ａ】本発明による表面チャネルMOSFETのためのプロセスフローを示す概略図である。
【図７Ｂ】本発明による表面チャネルMOSFETのためのプロセスフローを示す概略図である。
【図７Ｃ】本発明による表面チャネルMOSFETのためのプロセスフローを示す概略図である。
【図７Ｄ】本発明による表面チャネルMOSFETのためのプロセスフローを示す概略図である。
【図８Ａ】保護層を有する表面チャネルデバイスを示す概略的なブロック図である。
【図８Ｂ】保護層を有する表面チャネルデバイスを示す概略的なブロック図である。
【図９Ａ】ケイ化物形成に使用するための、Geリッチ層上のSi層を有する表面チャネルデバイスを示す概略的なブロック図である。
【図９Ｂ】ケイ化物形成に使用するための、Geリッチ層上のSi層を有する表面チャネルデバイスを示す概略的なブロック図である。
【図１０】本発明による、デバイス分離後の埋め込みチャネルMOSFETを示す概略図である。
【図１１】本発明による、緩和SiGe上に付着されたヘテロ構造FETデバイスに対する概略的な工程のフロー図である。
【図１２Ａ】本発明による、最上部の歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１２Ｂ】本発明による、最上部の歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１２Ｃ】本発明による、最上部の歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１２Ｄ】本発明による、最上部の歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１３Ａ】本発明による、埋め込み歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１３Ｂ】本発明による、埋め込み歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１３Ｃ】本発明による、埋め込み歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１３Ｄ】本発明による、埋め込み歪みSi層に表面チャネルMOSFETを形成する場合の概略的なプロセスフロー図である。
【図１４Ａ】Sil-yGeyを用いて緩和Sil-zGez層上に構築された表面チャネルデバイスを示す概略図である。
【図１４Ａ】Sil-yGeyを用いて緩和Sil-zGez層上に構築された埋め込みチャネルデバイスを示す概略図である。

Claims (48)

  1. 基板上の平坦化緩和Si1-xGex層、及び、
    前記平坦化緩和Si1-xGex層上に付着され、少なくとも1つの歪み層を含むデバイスヘテロ構造、
    からなる半導体構造。
  2. 前記歪み層がy＜xであるSi1-yGeyを含む請求項1に記載の構造。
  3. 前記歪み層がy＞xであるSi1-yGeyを含む請求項1に記載の構造。
  4. 前記デバイスヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＜xであるSi1-yGey層、及びSiの層を含む請求項1に記載の構造。
  5. 前記デバイスヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＞xであるSi1-yGey層、及びSiの層を含む請求項1に記載の構造。
  6. 前記デバイスヘテロ構造が、zがほぼxに等しいSi1-zGez層及びSiの層を含む請求項1に記載の構造。
  7. 前記yがほぼ1である請求項5に記載の構造。
  8. 前記xとzのどちらもが0.1より大きく、且つ0.5以下である請求項6に記載の構造。
  9. 前記Siの層が0.1μmより薄い請求項8に記載の構造。
  10. 前記xとzのどちらもが0.5より大きく、且つ0.9以下である請求項7に記載の構造。
  11. 前記Siの層が0.005μmより薄い請求項10に記載の構造。
  12. 前記デバイスヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＜xである第二のSi1-yGey層、wがほぼxに等しい第三のSi1-wGew層及びSiの層を含む請求項1に記載の構造。
  13. 前記yがほぼ0である請求項12に記載の構造。
  14. 0.1＜x＜0.5で、且つ第二のSi1-yGey層の厚みが0.05μm未満である請求項13に記載の構造。
  15. 前記Siの層が0.005μmより薄い請求項14に記載の構造。
  16. 前記デバイスヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＞xである第二のSi1-yGey層、wがほぼxに等しい第三のSi1-wGew層及びSiの層を含む請求項1に記載の構造。
  17. 前記yがほぼ1である請求項16に記載の構造。
  18. 0.5＜x＜0.9で、且つ第二のSi1-yGey層の厚みが0.05μm未満である請求項17に記載の構造。
  19. 前記Siの層が0.005μmより薄い請求項18に記載の構造。
  20. 前記基板が、Si上の組成傾斜緩和SiGe層を含む請求項1に記載の構造。
  21. 前記基板がSiからなる請求項1に記載の構造。
  22. 前記緩和SiGe/Si構造がウェーハボンディングによって形成されている請求項21に記載の構造。
  23. 前記基板がSiO2の層を有するSiからなる請求項1に記載の構造。
  24. 前記緩和SiGe/SiO2/Si構造がウェーハボンディングによって形成されている請求項23に記載の構造。
  25. 基板上へ緩和Si1-xGex層を設けるステップ、
    前記緩和Si1-xGex層を平坦化するステップ、及び、
    少なくとも1つの歪み層を含む前記平坦化された緩和Si1-xGex層にヘテロ構造を付着するステップ、
    を含む半導体構造の製造方法。
  26. 前記歪み層がy＜xであるSi1-yGeyを含む請求項25に記載の方法。
  27. 前記歪み層がy＞xであるSi1-yGeyを含む請求項25に記載の方法。
  28. 前記ヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＜xであるSi1-yGey層及びSiの層を含む請求項25に記載の方法。
  29. 前記ヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＞xであるSi1-yGey層及びSiの層を含む請求項25に記載の方法。
  30. 前記ヘテロ構造が、zがほぼxに等しいSi1-zGez層及びSiの層を含む請求項25に記載の方法。
  31. 前記yがほぼ1である請求項29に記載の方法。
  32. 前記xとzのどちらもが0.1より大きく、且つ0.5以下である請求項30に記載の方法。
  33. 前記Siの層が0.1μmより薄い請求項32に記載の方法。
  34. 前記xとzのどちらもが0.5より大きく、且つ0.9以下である請求項31に記載の方法。
  35. 前記Siの層が0.005μmより薄い請求項34に記載の方法。
  36. 前記ヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＜xである第二のSi1-yGey層、wがほぼxに等しい第三のSi1-wGew層及びSiの層を含む請求項25に記載の方法。
  37. 前記yがほぼ0である請求項36に記載の方法。
  38. 0.1＜x＜0.5で、且つ第二のSi1-yGey層の厚みが0.05μm未満である請求項37に記載の方法。
  39. 前記Siの層が0.005μmより薄い請求項38に記載の方法。
  40. 前記ヘテロ構造が、zがほぼxに等しいSi1-zGez層、y＞xである第二のSi1-yGey層、wがほぼxに等しい第三のSi1-wGew層及びSiの層を含む請求項25に記載の方法。
  41. 前記yがほぼ1である請求項40に記載の方法。
  42. 0.5＜x＜0.9で、且つ第二のSi1-yGey層の厚みが0.05μm未満である請求項41に記載の方法。
  43. 前記Siの層が0.005μmより薄い請求項42に記載の方法。
  44. 前記基板がSi上の組成傾斜緩和SiGe層を含む請求項25に記載の方法。
  45. 前記基板がSiからなる請求項25に記載の方法。
  46. 前記緩和SiGe/Si構造がウェーハボンディングによって形成されている請求項45に記載の方法。
  47. 前記基板が、SiO2の層を有するSiからなる請求項25に記載の方法。
  48. 前記緩和SiGe/SiO2/Si構造がウェーハボンディングによって形成されている請求項47に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007515808A (ja) * 2003-12-23 2007-06-14 インテル・コーポレーション Ｃｍｏｓ用歪トランジスタの集積化
JP2008512868A (ja) * 2004-09-13 2008-04-24 インターナショナル・ビジネス・マシーンズ・コーポレーション ウェハ接合技術を用いて欠陥のない高Ｇｅ含有量のＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製造する方法
JP2017112339A (ja) * 2015-12-18 2017-06-22 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6969875B2 (en) 2000-05-26 2005-11-29 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
JP2004507084A (ja) 2000-08-16 2004-03-04 マサチューセッツ　インスティテュート　オブ　テクノロジー グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
US6900094B2 (en) 2001-06-14 2005-05-31 Amberwave Systems Corporation Method of selective removal of SiGe alloys
US6916727B2 (en) 2001-06-21 2005-07-12 Massachusetts Institute Of Technology Enhancement of P-type metal-oxide-semiconductor field effect transistors
WO2003015142A2 (en) 2001-08-06 2003-02-20 Massachusetts Institute Of Technology Formation of planar strained layers
US7138649B2 (en) 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
WO2003028106A2 (en) 2001-09-24 2003-04-03 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
AU2003238963A1 (en) 2002-06-07 2003-12-22 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
DE10318283A1 (de) 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
DE10318284A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6831350B1 (en) * 2003-10-02 2004-12-14 Freescale Semiconductor, Inc. Semiconductor structure with different lattice constant materials and method for forming the same
US20050132952A1 (en) * 2003-12-17 2005-06-23 Michael Ward Semiconductor alloy with low surface roughness, and method of making the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
FR2773177B1 (fr) * 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
EP1070341A1 (en) * 1998-04-10 2001-01-24 Massachusetts Institute Of Technology Silicon-germanium etch stop layer system
EP1252659A1 (en) * 2000-01-20 2002-10-30 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
EP1295319A2 (en) * 2000-06-22 2003-03-26 Massachusetts Institute Of Technology Etch stop layer system for sige devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007515808A (ja) * 2003-12-23 2007-06-14 インテル・コーポレーション Ｃｍｏｓ用歪トランジスタの集積化
JP2008512868A (ja) * 2004-09-13 2008-04-24 インターナショナル・ビジネス・マシーンズ・コーポレーション ウェハ接合技術を用いて欠陥のない高Ｇｅ含有量のＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製造する方法
JP2017112339A (ja) * 2015-12-18 2017-06-22 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ

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