JP2004513457A - 付加的なプロセッサを用いてデータ交換する通信システム - Google Patents
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Abstract
外部システムとデータ交換するために、通信システムは、共通のバス線と接続される1つ以上のシリアルインターフェース(IF1、IF2、IF3)と、さらに、この共通のバス線と接続される第1のプロセッサ(1)とを備える。データ交換は、この共通のバス線と接続され、第1のプロセッサ(1)と共に同一のチップ(10)上に配置される第2のプロセッサ(2)によって実質的にレギュレートされる。第2のプロセッサ(2)は、転送および/または受信するために提供されるシリアルインターフェース(IF1、IF2、IF3)とデータ交換するように構成される。
【選択図】図1
【選択図】図1
Description
【0001】
本発明は、請求項1の前提部による、データを交換する通信システムに関する。
【0002】
データを一つのチップから別のチップに転送するために、費用上の理由で、接続されるべきチップ上で可能な限り少ないピンが必要とされるため、通常、シリアルインターフェースを有する通信システムが好まれる。転送は、適切なハードウェハ素子によって、ソフトウェアによって制御される手順によって、またはこれら両方の組み合わせによって手配および管理され得る。データレートが高い場合、生じるタスクをハードウェアとソフトウェアとの間で適切に分割することを可能にするインプリメンテーションを見出すことが重要である。
【0003】
ソフトウェアによって制御される、タスクを解決する方法は、これらのタスクが、変化する要求に容易かつ柔軟に適合され得るという利点を有する。適合が必要とされる理由は、例えば、さらに必要とされる特性、遠隔地局からの不正確な応答、または自局からの不正確な応答であり得る。ソフトウェアベースの解決方法は、通常、さらなるチップ領域を必要せず、せいぜい、メモリに対する要求が益々増大する程度であるが、これは、通常、さらに必要とされる領域が、ハードウェアベースの解決方法よりも少ない。ソフトウェアを用いてなされるほど、ハードウェアの複雑性は低下する。従って、ハードウェアは、益々小さくなり、故障を起こしにくい(ハードウェアにおける故障は、多くの場合、もはや修正され得ない)。
【0004】
ソフトウェアを用いてタスクを解決方法の不利な点は、このタスクによって、ソフトウェアを用いるCPUに負担がかかり、従って、CPU電力の非常にわずかな部分が別のタスクのために利用可能なことである。特に、インターフェースを介して高いデータレートが伝送される場合、および、当然、複数のインターフェースが動作される必要がある場合、これは、CPUの電力を許容し得ない程度に低減し、CPUの性能に対して過大な要求さえし得る。
【0005】
従来技術において、以下の2つの解決方法がこれまでに存在する。2つの解決方法の共通の特徴は、シリアルデータストリームがハードウェアによってのみ管理されるということである。この場合、コンフィギュレーションレジスタを用いて、シリアルデータストリームの種々の詳細がソフトウェアによって規定されることが多くの場合に可能である。このような規定は、伝送が開始される前に行われることを必要とする。シリアルデータストリームは、1つ以上のバイトを範囲に含む。
【0006】
第1の解決方法において、所望の数のバイトが達成されるとすぐに、割り込みによってCPUに通知される。CPUは、その後、データを取り出し(fetch)、これらのデータをさらに処理することを必要とする。多くのハードウェアインプリメンテーションは、データがバイトと組合される前に、単純なデータ処理をさらに行う(例えば、始動ビットおよび停止ビットの除去、パリティビットの評価)。CPUは、例えば、これらのデータを、ディスプレイが接続されている別のインターフェースに利用可能にするといった、データを本来定められた用途に送信するというタスクを有する。
【0007】
この方法の一つの変形は、いわゆる「ダイレクトメモリアクセス」(DMA)ブロックを用いることである。DMAは、オンチップメモリからインターフェースへ、またはインターフェースからオンチップメモリにデータを自律的に(すなわち、CPUの関与なしに)転送する。これは、上述の割り込みによって引き起こされる。このやり方の目的は、最初に、オンチップメモリ内に比較的大きいデータ量が集められることによって、CPUへの割り込みの数を低減することである。それでもなお、CPUは、データを本来定められた用途に送信するというタスクを有する。
【0008】
第2の解決方法は、新しいオンチップシステムによって可能になる。このオンチップシステムは、シリアルインターフェースがデータ転送を自律的に行うことを可能にする。これは、データストリームの完全な処理を、ハードウェアを用いて行うことが可能であり、すなわち、シリアル化だけでなく、データの本来定められた用途の識別および対応するデータ転送の実行も可能であることを意味する。この解決案の不利な点は、上述のように、柔軟性の欠如、困難な故障の除去、およびさらなる領域の必要性である。別の不利な点は、メモリおよび他のオンチップペリフェラルへの直接的なアクセスが行われることであり、この直接的アクセスは、外部から直接的に行われ、CPUによって直接的に行われるのではない。
【0009】
EP0 422 776号は、マイクロプロセッサ、メモリ、DMAユニットおよびシリアルインターフェース(シリアル通信制御(Serial Communication Control)SCCを含むシリアルデータ交換用の通信システムを記載する。この機能ブロックは、データバスによって互いと接続される。この文書は、データがインターフェースによって受信される方法、その後、データパケットのアドレス情報およびメッセージコンテンツが、DMAユニットの制御の下に、データバスを介してメモリ内の規定されたメモリロケーションに書き込まれる方法を記載する。この段階において、インターフェースは、任意の制御信号をマイクロプロセッサまたはDMAユニットに送達しない。DMAユニットは、手順全体の任意の制御、従って通常の手順からのずれに対して反応する機会を有せずに、インターフェースからメモリへのデータパケットの転送を制御する。データパケットの最後においてのみ、DMAユニットは、インターフェースが線を介してリクエストを記録するとすぐに、データバスを介して制御をリクエストするためにマイクロプロセッサにHOLD信号を送達する。この通信システムは、インターフェースからマイクロプロセッサへの制御線を有していないので、シリアルインターフェースは、従来の割り込みモードで動作し得ない。これは、データ交換が、常に、DMAユニットがメモリへの転送を制御するDMAモードにて行われなければならないということを意味する。さらに、インターフェースからの制御信号なしでは、データ交換は、正確に制御され得ない。これは、特に、正しい手順と異なる場合、補正するための処置のために著しいソフトウェアの複雑性が必要とされることを意味する。
【0010】
これに対して、DE197 33 527 A1号は、DMAユニットが不活性状態にて、制御線上のインターフェース制御信号をマイクロプロセッサに転送するために割り込みモードを識別し、活性状態にて、インターフェース制御信号から、少なくとも1つのDMA制御信号を形成するため、および制御線上の、この形成されたDMA制御信号をマイクロプロセッサに送達するために、DMAモードを識別する通信システムを記載する。割り込みモードおよびDMAモードの両方でデータ交換するためにシリアルインターフェースを用いることができるように、インターフェースを制御するマイクロプロセッサと接続する制御線は、DMAユニットによって接続される(connected through)。インターフェースが、大容量のデータを転送するために用いられるべき場合、通信システムはこれを識別し、例えば、マイクロプロセッサによってソフトウェアを制御して、DMAユニットを活性化し得る。DMAユニットは、その後、制御線と接続され、インターフェース制御信号を変更する。割り込みモードで直接的に転送される制御信号は翻訳され、DMA制御信号に割り当てられ、その後、その代わりにマイクロプロセッサに送達される。この解決案の場合、特に、比較的大きい容量のデータが転送される場合、マイクロプロセッサには、過大なタスクが課せられる。
【0011】
従って、本発明の目的は、効率的および柔軟なデータ交換およびマイクロプロセッサへの軽い負担が同時に保証される、データを外部システムと交換するための通信システムを提示することである。
【0012】
この目的は、請求項1の特徴部の特徴を用いて達成される。好適な実施形態は、従属請求項に記載される。
【0013】
従って、外部システム(例えば、外部チップ)とデータ交換するために、本発明による通信システムは、第1のプロセッサおよび1つ以上のシリアルインターフェースを備え、この第1のプロセッサおよびシリアルインターフェースは、共通のバス線と接続される。データ交換は、実質的に、第2のプロセッサによって手配および管理される。第2のプロセッサは、同様に、共通のバス線と接続され、同一のチップ上で第1のプロセッサと共に配置される。
【0014】
従って、本発明の基本的な考え方は、第1のプロセッサと並んで、第2のプロセッサが同一のチップ上に提供され、実質的に、シリアルインターフェースから、およびシリアルインターフェースへのデータ転送を実行するタスク、この場合、特に、割り込みタスクを管理および処理するタスクが割り当てられるということである。両方のプロセッサは、CPU(中央処理ユニット)の態様で設計され得る。この場合、第2のCPUには、第1のCPUよりも単純な設計を選択することが可能であるが、この設計を選択する必要はなく、従って、この第2のCPUにはわずかなチップ領域しか必要とされない。さらに、この第2のCPUの場合、コンテクストの迅速な変更、従って、このようなタスクのために最適化されていないCPUの場合よりも、割り込みタスクの処理に関する時間の周期が短いことが重要視される。
【0015】
従来技術(上述のように)に基づく第1解決方法におけるように、シリアルデータストリームを1つ以上のバイトと組み合わせるハードウェアが用いられる。さらに、データストリームがバイトと組み合される前に、単純な処理(通信ビットを除去する等)が可能である。しかしながら、ここで、割り込みが、第1のCPUにではなく、むしろ、第2のCPUに信号で伝えられる。この第2のCPUは、その後、インターフェースからのデータを自律的に評価し、希望に応じてデータを転送する。
【0016】
この解決案の利点は、第1のCPUにさらに負担がかかることなく、ソフトウェアの柔軟性が保持(シリアルインターフェースのさらなる拡張、あるいは他方の端または一方の端における故障のために)されることである。今日の通常の複合オンチップシステムの多くにおける多数の割り込みと比較して、第2のCPUおよびそのメモリによって占められる領域は、それほど大きくなく、上述の、従来の第2の解決方法が、比較的大きい数の割り込みソースにインプリメントされる場合よりも、確実に小さい。
【0017】
別の利点は、2つのインテリジェントオンチップCPU間の制御態様が比較的単純なことであり、例えば、内部CPUと外部CPUとの間のように、インテリジェントオンチップCPUは、そのオンチップリソースにアクセスし得る。本発明の場合、従って第1のCPUがオンチップリソースにアクセスされ得るとき、および第2のCPUがオンチップリソースにアクセスし得るときの適切なレギュレーションを見出すことが必要なだけである。
【0018】
上述のように、ハードウェア解決案の利点およびソフトウェア解決案の利点は、第2のCPUを導入することによって組み合わされる。この第2のCPUは、オンチップシステム全体にわたって完全に制御し、従って、第1のCPUへの負荷を、自律的に、可能な限り最善に緩和し得る。
【0019】
本発明は、以下において、単一の例示の実施形態を用いて、通信システムのブロック図を示す図面の図と関連付けて、より詳細に説明される。
【0020】
図面の図1は、共通のチップ10上に配置される、3つのシリアルインターフェース(IF1、IF2およびIF3)、第1のCPU1(CPU1)および第2のCPU2(CPU2)を備える単純なシステムを示す。CPU1およびCPU2の両方は、オンチップバスを駆動し得(すなわち、アドレスおよび制御信号)、従って、システム全体にわたって完全に制御する。
【0021】
シリアルインターフェースIF1、IF2およびIF3から第2のCPU2へルーティングされる割り込み線は、簡略化するために省略される。第2のCPUは、好適には、チップ10上に配置される外部メモリ2aと接続される。同様に、第1のCPU1は、それ自体公知の方法で外部メモリ1aと接続される。
【図面の簡単な説明】
【図1】
図1は、本発明の通信システムのブロック図を示す。
本発明は、請求項1の前提部による、データを交換する通信システムに関する。
【0002】
データを一つのチップから別のチップに転送するために、費用上の理由で、接続されるべきチップ上で可能な限り少ないピンが必要とされるため、通常、シリアルインターフェースを有する通信システムが好まれる。転送は、適切なハードウェハ素子によって、ソフトウェアによって制御される手順によって、またはこれら両方の組み合わせによって手配および管理され得る。データレートが高い場合、生じるタスクをハードウェアとソフトウェアとの間で適切に分割することを可能にするインプリメンテーションを見出すことが重要である。
【0003】
ソフトウェアによって制御される、タスクを解決する方法は、これらのタスクが、変化する要求に容易かつ柔軟に適合され得るという利点を有する。適合が必要とされる理由は、例えば、さらに必要とされる特性、遠隔地局からの不正確な応答、または自局からの不正確な応答であり得る。ソフトウェアベースの解決方法は、通常、さらなるチップ領域を必要せず、せいぜい、メモリに対する要求が益々増大する程度であるが、これは、通常、さらに必要とされる領域が、ハードウェアベースの解決方法よりも少ない。ソフトウェアを用いてなされるほど、ハードウェアの複雑性は低下する。従って、ハードウェアは、益々小さくなり、故障を起こしにくい(ハードウェアにおける故障は、多くの場合、もはや修正され得ない)。
【0004】
ソフトウェアを用いてタスクを解決方法の不利な点は、このタスクによって、ソフトウェアを用いるCPUに負担がかかり、従って、CPU電力の非常にわずかな部分が別のタスクのために利用可能なことである。特に、インターフェースを介して高いデータレートが伝送される場合、および、当然、複数のインターフェースが動作される必要がある場合、これは、CPUの電力を許容し得ない程度に低減し、CPUの性能に対して過大な要求さえし得る。
【0005】
従来技術において、以下の2つの解決方法がこれまでに存在する。2つの解決方法の共通の特徴は、シリアルデータストリームがハードウェアによってのみ管理されるということである。この場合、コンフィギュレーションレジスタを用いて、シリアルデータストリームの種々の詳細がソフトウェアによって規定されることが多くの場合に可能である。このような規定は、伝送が開始される前に行われることを必要とする。シリアルデータストリームは、1つ以上のバイトを範囲に含む。
【0006】
第1の解決方法において、所望の数のバイトが達成されるとすぐに、割り込みによってCPUに通知される。CPUは、その後、データを取り出し(fetch)、これらのデータをさらに処理することを必要とする。多くのハードウェアインプリメンテーションは、データがバイトと組合される前に、単純なデータ処理をさらに行う(例えば、始動ビットおよび停止ビットの除去、パリティビットの評価)。CPUは、例えば、これらのデータを、ディスプレイが接続されている別のインターフェースに利用可能にするといった、データを本来定められた用途に送信するというタスクを有する。
【0007】
この方法の一つの変形は、いわゆる「ダイレクトメモリアクセス」(DMA)ブロックを用いることである。DMAは、オンチップメモリからインターフェースへ、またはインターフェースからオンチップメモリにデータを自律的に(すなわち、CPUの関与なしに)転送する。これは、上述の割り込みによって引き起こされる。このやり方の目的は、最初に、オンチップメモリ内に比較的大きいデータ量が集められることによって、CPUへの割り込みの数を低減することである。それでもなお、CPUは、データを本来定められた用途に送信するというタスクを有する。
【0008】
第2の解決方法は、新しいオンチップシステムによって可能になる。このオンチップシステムは、シリアルインターフェースがデータ転送を自律的に行うことを可能にする。これは、データストリームの完全な処理を、ハードウェアを用いて行うことが可能であり、すなわち、シリアル化だけでなく、データの本来定められた用途の識別および対応するデータ転送の実行も可能であることを意味する。この解決案の不利な点は、上述のように、柔軟性の欠如、困難な故障の除去、およびさらなる領域の必要性である。別の不利な点は、メモリおよび他のオンチップペリフェラルへの直接的なアクセスが行われることであり、この直接的アクセスは、外部から直接的に行われ、CPUによって直接的に行われるのではない。
【0009】
EP0 422 776号は、マイクロプロセッサ、メモリ、DMAユニットおよびシリアルインターフェース(シリアル通信制御(Serial Communication Control)SCCを含むシリアルデータ交換用の通信システムを記載する。この機能ブロックは、データバスによって互いと接続される。この文書は、データがインターフェースによって受信される方法、その後、データパケットのアドレス情報およびメッセージコンテンツが、DMAユニットの制御の下に、データバスを介してメモリ内の規定されたメモリロケーションに書き込まれる方法を記載する。この段階において、インターフェースは、任意の制御信号をマイクロプロセッサまたはDMAユニットに送達しない。DMAユニットは、手順全体の任意の制御、従って通常の手順からのずれに対して反応する機会を有せずに、インターフェースからメモリへのデータパケットの転送を制御する。データパケットの最後においてのみ、DMAユニットは、インターフェースが線を介してリクエストを記録するとすぐに、データバスを介して制御をリクエストするためにマイクロプロセッサにHOLD信号を送達する。この通信システムは、インターフェースからマイクロプロセッサへの制御線を有していないので、シリアルインターフェースは、従来の割り込みモードで動作し得ない。これは、データ交換が、常に、DMAユニットがメモリへの転送を制御するDMAモードにて行われなければならないということを意味する。さらに、インターフェースからの制御信号なしでは、データ交換は、正確に制御され得ない。これは、特に、正しい手順と異なる場合、補正するための処置のために著しいソフトウェアの複雑性が必要とされることを意味する。
【0010】
これに対して、DE197 33 527 A1号は、DMAユニットが不活性状態にて、制御線上のインターフェース制御信号をマイクロプロセッサに転送するために割り込みモードを識別し、活性状態にて、インターフェース制御信号から、少なくとも1つのDMA制御信号を形成するため、および制御線上の、この形成されたDMA制御信号をマイクロプロセッサに送達するために、DMAモードを識別する通信システムを記載する。割り込みモードおよびDMAモードの両方でデータ交換するためにシリアルインターフェースを用いることができるように、インターフェースを制御するマイクロプロセッサと接続する制御線は、DMAユニットによって接続される(connected through)。インターフェースが、大容量のデータを転送するために用いられるべき場合、通信システムはこれを識別し、例えば、マイクロプロセッサによってソフトウェアを制御して、DMAユニットを活性化し得る。DMAユニットは、その後、制御線と接続され、インターフェース制御信号を変更する。割り込みモードで直接的に転送される制御信号は翻訳され、DMA制御信号に割り当てられ、その後、その代わりにマイクロプロセッサに送達される。この解決案の場合、特に、比較的大きい容量のデータが転送される場合、マイクロプロセッサには、過大なタスクが課せられる。
【0011】
従って、本発明の目的は、効率的および柔軟なデータ交換およびマイクロプロセッサへの軽い負担が同時に保証される、データを外部システムと交換するための通信システムを提示することである。
【0012】
この目的は、請求項1の特徴部の特徴を用いて達成される。好適な実施形態は、従属請求項に記載される。
【0013】
従って、外部システム(例えば、外部チップ)とデータ交換するために、本発明による通信システムは、第1のプロセッサおよび1つ以上のシリアルインターフェースを備え、この第1のプロセッサおよびシリアルインターフェースは、共通のバス線と接続される。データ交換は、実質的に、第2のプロセッサによって手配および管理される。第2のプロセッサは、同様に、共通のバス線と接続され、同一のチップ上で第1のプロセッサと共に配置される。
【0014】
従って、本発明の基本的な考え方は、第1のプロセッサと並んで、第2のプロセッサが同一のチップ上に提供され、実質的に、シリアルインターフェースから、およびシリアルインターフェースへのデータ転送を実行するタスク、この場合、特に、割り込みタスクを管理および処理するタスクが割り当てられるということである。両方のプロセッサは、CPU(中央処理ユニット)の態様で設計され得る。この場合、第2のCPUには、第1のCPUよりも単純な設計を選択することが可能であるが、この設計を選択する必要はなく、従って、この第2のCPUにはわずかなチップ領域しか必要とされない。さらに、この第2のCPUの場合、コンテクストの迅速な変更、従って、このようなタスクのために最適化されていないCPUの場合よりも、割り込みタスクの処理に関する時間の周期が短いことが重要視される。
【0015】
従来技術(上述のように)に基づく第1解決方法におけるように、シリアルデータストリームを1つ以上のバイトと組み合わせるハードウェアが用いられる。さらに、データストリームがバイトと組み合される前に、単純な処理(通信ビットを除去する等)が可能である。しかしながら、ここで、割り込みが、第1のCPUにではなく、むしろ、第2のCPUに信号で伝えられる。この第2のCPUは、その後、インターフェースからのデータを自律的に評価し、希望に応じてデータを転送する。
【0016】
この解決案の利点は、第1のCPUにさらに負担がかかることなく、ソフトウェアの柔軟性が保持(シリアルインターフェースのさらなる拡張、あるいは他方の端または一方の端における故障のために)されることである。今日の通常の複合オンチップシステムの多くにおける多数の割り込みと比較して、第2のCPUおよびそのメモリによって占められる領域は、それほど大きくなく、上述の、従来の第2の解決方法が、比較的大きい数の割り込みソースにインプリメントされる場合よりも、確実に小さい。
【0017】
別の利点は、2つのインテリジェントオンチップCPU間の制御態様が比較的単純なことであり、例えば、内部CPUと外部CPUとの間のように、インテリジェントオンチップCPUは、そのオンチップリソースにアクセスし得る。本発明の場合、従って第1のCPUがオンチップリソースにアクセスされ得るとき、および第2のCPUがオンチップリソースにアクセスし得るときの適切なレギュレーションを見出すことが必要なだけである。
【0018】
上述のように、ハードウェア解決案の利点およびソフトウェア解決案の利点は、第2のCPUを導入することによって組み合わされる。この第2のCPUは、オンチップシステム全体にわたって完全に制御し、従って、第1のCPUへの負荷を、自律的に、可能な限り最善に緩和し得る。
【0019】
本発明は、以下において、単一の例示の実施形態を用いて、通信システムのブロック図を示す図面の図と関連付けて、より詳細に説明される。
【0020】
図面の図1は、共通のチップ10上に配置される、3つのシリアルインターフェース(IF1、IF2およびIF3)、第1のCPU1(CPU1)および第2のCPU2(CPU2)を備える単純なシステムを示す。CPU1およびCPU2の両方は、オンチップバスを駆動し得(すなわち、アドレスおよび制御信号)、従って、システム全体にわたって完全に制御する。
【0021】
シリアルインターフェースIF1、IF2およびIF3から第2のCPU2へルーティングされる割り込み線は、簡略化するために省略される。第2のCPUは、好適には、チップ10上に配置される外部メモリ2aと接続される。同様に、第1のCPU1は、それ自体公知の方法で外部メモリ1aと接続される。
【図面の簡単な説明】
【図1】
図1は、本発明の通信システムのブロック図を示す。
Claims (4)
- データを交換する通信システムであって、
共通のバス線と接続される1つ以上のシリアルインターフェース(IF1、IF2、IF3)と、
該共通のバス線と接続される第1のプロセッサ(1)と、
を備えており、
第2のプロセッサ(2)が、該共通のバス線と接続され、該第1のプロセッサ(1)と共に同一のチップ(10)上に配置されることを特徴とする、通信システム。 - 前記第2のプロセッサ(2)は、転送および/または受信するために提供されるシリアルインターフェース(IF1、IF2、IF3)とデータ交換するように構成されることを特徴とする、請求項1に記載の通信システム。
- 前記第2のプロセッサ(2)は、割り込み信号を転送するために用いられ得るそれぞれのデータ線によって、前記シリアルインターフェース(IF1、IF2、IF3)と接続されることを特徴とする、請求項2に記載の通信システム。
- 前記第2のプロセッサ(2)は、前記チップ(10)上に配置されるメモリ(2a)と接続されることを特徴とする、請求項1〜3のいずれかに記載の通信システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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DE10056198A DE10056198A1 (de) | 2000-11-13 | 2000-11-13 | Kommunikationssystem zum Austausch von Daten unter Verwendung eines zusätzlichen Prozessors |
PCT/DE2001/004081 WO2002039292A1 (de) | 2000-11-13 | 2001-10-25 | Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors |
Publications (1)
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Family Applications (1)
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JP2002541547A Withdrawn JP2004513457A (ja) | 2000-11-13 | 2001-10-25 | 付加的なプロセッサを用いてデータ交換する通信システム |
Country Status (6)
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EP (1) | EP1334432A1 (ja) |
JP (1) | JP2004513457A (ja) |
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US7093033B2 (en) | 2003-05-20 | 2006-08-15 | Intel Corporation | Integrated circuit capable of communicating using different communication protocols |
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