JP2001167058A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵを代表例とするマイクロプロセッサと
ＦＰＵ（浮動小数点演算処理装置）を代表例とする専用
プロセッサとの並行処理を可能とした情報処理装置にお
いて、マイクロプロセッサの待ち時間を短縮し処理能力
を向上する。 【解決手段】 マルチＦＰＵ構成とする。ＦＰＵ接続制
御部４０におけるＦＰＵ状態レジスタ４２が複数のＦＰ
Ｕ２０ａ，２０ｂ，２０ｃの状態を監視しておく。ＣＰ
Ｕ１０ａ，１０ｂ，１０ｃのいずれかからＦＰＵ接続制
御部４０におけるＦＰＵ状態解読部４４に要支援命令の
リクエストがあると、ＦＰＵ状態レジスタ４２の情報に
基づいて不動作で空いている状態のＦＰＵをリクエスト
をしたＣＰＵにつなぐようにＦＰＵ選択部３０を制御す
る。また、一時記憶レジスタ選択制御部７０から一時記
憶レジスタ選択部６０の制御を介して一時記憶レジスタ
５０の使用エリアにデータ破壊の不具合が生じないよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央演算処理装置
（ＣＰＵ）などの主とするマイクロプロセッサ以外に例
えば浮動小数点演算処理装置（ＦＰＵ：Floating-point
Processing Unit）などの専用プロセッサ（コプロセッ
サ）を備え、マイクロプロセッサと専用プロセッサとの
並行処理を可能に構成した情報処理装置にかかわり、特
には、専用プロセッサの使用効率を高めるとともにマイ
クロプロセッサの処理能力を高める技術に関するもので
ある。

【０００２】

【従来の技術】図５は上記のような構成の従来の情報処
理装置について、その一例の電気的構成を示すブロック
図である。図５において、符号の５１１，５１２はＣＰ
Ｕ、５１３，５１４は命令メモリ（Inst Mem；インスト
ラクションメモリ）、５１５はデータメモリ（DMEM）、
５２０は一方のＣＰＵ５１２に専属のＦＰＵ（浮動小数
点演算処理装置）、５３０は一時記憶レジスタ、６００
はメインコントロール部（Main Ctrl）、６０１は命令
メモリ（Inst Mem）、６０２はデータメモリ（DMEM）で
ある。

【０００３】この従来技術のマルチＣＰＵ方式の情報処
理装置は、マイクロプロセッサとしてのＣＰＵが処理す
べき負荷が増大したとき、例えば浮動小数点演算を行う
必要が生じたときに、その浮動小数点演算を専用プロセ
ッサとしてのＦＰＵにまかせることにし、ＣＰＵ自身
は、その間に別の処理を進める、換言すれば、ＣＰＵと
ＦＰＵとの並行処理が可能な状態に構成されている。

【０００４】メインコントロール部（Main Ctrl）６０
０が各ＣＰＵ５１１，５１２に対して、マイクロコード
などの命令群をコンパイル（翻訳）した結果、及び各Ｃ
ＰＵの動作状態等により、どのＣＰＵにその処理を行わ
せるかを判断し、装置全体の動作の制御を行っている。
例えば、行わせる処理が通常の計算処理つまりＦＰＵを
使わなくても完了する処理や、制御系の処理の場合は、
各ＣＰＵ５１１，５１２の動作の状態信号より、メイン
コントロール部６００は現在処理の空いている方のＣＰ
Ｕへ処理を依頼する。

【０００５】行わせる処理が精度を必要とする浮動小数
点演算を含む場合は、各ＣＰＵ５１１，５１２の処理の
空き具合によらず、付加機能としてＦＰＵ５２１がつい
ている方のＣＰＵ５１２へ処理が依頼される。したがっ
て、ＦＰＵ５２１を用いる処理が連続して発生するとき
には、装置全体が待ち状態になり、先のＦＰＵ５２１を
用いる処理が終了した後において初めてＣＰＵ５１２へ
タスクが渡される。

【０００６】上記の従来技術の場合には、ＦＰＵがつな
がっているのは特定のＣＰＵであって、他のＣＰＵには
ＦＰＵへの使用権がない。

【０００７】そこで、個々のＣＰＵに個別に１対１の関
係でＦＰＵを接続したマルチＣＰＵ・マルチＦＰＵ構成
の情報処理装置が考えられる。個々のＣＰＵは、他のＣ
ＰＵがＦＰＵを使用していようと使用していなかろう
と、そのことには無関係に独自にＦＰＵを使用すること
が可能となる。

【０００８】

【発明が解決しようとする課題】上記のうちの前者の特
定のＣＰＵ５１２にのみＦＰＵ５２１がつながっている
形態の従来技術の場合、次のような問題がある。すなわ
ち、ＣＰＵ５１２が浮動小数点演算を含む第１のタスク
をＦＰＵ５２１に渡したのち、独自の処理を行い、その
うちに浮動小数点演算を含む第２のタスクが生起したと
きに、その第２のタスクをＦＰＵ５２１に渡そうとして
も、もし第１のタスクが終了していなければ、渡すこと
ができず、第１のタスクが終了するまで待たなければな
らない。

【０００９】例えば処理速度の高速化や扱うデータ量の
増大化が進んでいるグラフィックス処理を行う情報処理
装置においては、特に座標変換等で必要不可欠である浮
動小数点演算を含むタスク処理と、他に浮動小数点演算
を必要とするタスクが連続的に発生したとき、または次
々と座標変換が発生した場合などにおいては、変換しな
ければならない座標点数に比例して処理の待ち時間が増
加し、システム性能の低下を招くといった問題がある。

【００１０】また、各ＣＰＵごとにＦＰＵが１対１の関
係でつながっているようにした従来技術の場合には、Ｆ
ＰＵを複数備えていても、１つのＦＰＵはそれ専属の１
つのＣＰＵにしかつながっておらず、あるＣＰＵにおい
てＦＰＵを用いる状況が断続的に発生したときに、その
ＦＰＵにおいて先行する浮動小数点演算を含む処理が終
了していない限りは、次の浮動小数点演算を含む処理は
待ち状態とならざるを得ず、結果的に装置全体の性能低
下を招くといった問題がある。

【００１１】上記の説明においては、マイクロプロセッ
サとしてＣＰＵを例にあげ、専用プロセッサとしてＦＰ
Ｕ（浮動小数点演算処理装置）を例にあげたが、上記の
ような問題は、ＣＰＵとＦＰＵの組み合わせに限らず、
広く一般に、マイクロプロセッサと専用プロセッサとの
並行処理を可能とした情報処理装置に当てはまることが
らである。

【００１２】本発明は上記した課題の解決を図るべく創
作したものであって、ＣＰＵなどのマイクロプロセッサ
とＦＰＵなどの専用プロセッサとの並行処理を可能とし
た情報処理装置において、装置全体の処理能力の向上を
図ることを目的としている。特には、浮動小数点演算処
理を行うマルチＣＰＵ方式の情報処理装置の処理速度の
向上を図ることを目的としている。

【００１３】

【課題を解決するための手段】上記した課題の解決を図
ろうとする本発明にかかわる情報処理装置は、第一に、
専用プロセッサを複数備えることとしている。そして、
第二に、複数の専用プロセッサのうち不動作状態つまり
は空いている状態にある専用プロセッサを選択的に使用
可能となすこととしている。マイクロプロセッサが一つ
の専用プロセッサを占有している状態において、同じマ
イクロプロセッサに新たな専用プロセッサの支援を必要
とする命令が生じたときは、別の専用プロセッサにその
命令の実行を依存することができる。したがって、専用
プロセッサに空きがある限りにおいて、換言すれば、空
き状態にある専用プロセッサが存在する限りにおいて、
マイクロプロセッサは処理を待つ必要がなく、独自の処
理の遂行が可能となり、装置全体の処理能力が高まる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。以下において必要に応じて、マイクロプ
ロセッサが専用プロセッサの支援を必要とする命令のこ
とを「要支援命令」と呼ぶことにする。

【００１５】本願第１の発明の情報処理装置は、マイク
ロプロセッサ以外に複数の専用プロセッサを備え、前記
マイクロプロセッサが要支援命令についてのリクエスト
を行ったときに前記複数の専用プロセッサのうち不動作
状態にある専用プロセッサに対して前記マイクロプロセ
ッサの接続を行うように構成されている。

【００１６】この第１の発明によると、マイクロプロセ
ッサに対して複数の専用プロセッサが用意されている。
したがって、マイクロプロセッサは、その複数の専用プ
ロセッサのうち現在不動作となっているすなわち空いて
いる状態の専用プロセッサに対して使用権をもつことが
できる。そのような使用権を行使できる相手側の専用プ
ロセッサが複数あるので、専用プロセッサの支援を必要
とする要支援命令が連続してまたは断続して発生した場
合に、一部の専用プロセッサがすでに動作状態に入って
いても、あるいは課せられた命令の実行が未だ終了して
いなくても、他の空いている状態の専用プロセッサを利
用することができるため、マイクロプロセッサとしては
待機をしなくてもよいことになる。そのような待機しな
くてもよい確率が大幅に増大する。このことによって、
装置全体の処理能力の向上を図ることが可能となる。

【００１７】本願第２の発明の情報処理装置は、マイク
ロプロセッサと、複数の専用プロセッサと、前記マイク
ロプロセッサと前記複数の専用プロセッサのいずれかと
の接続状態を選択する選択手段と、前記複数の専用プロ
セッサの状態を監視しており前記マイクロプロセッサか
らリクエストがあったときに前記マイクロプロセッサを
不動作状態の専用プロセッサに接続するように前記選択
手段の制御を行う接続制御手段とを備えた構成となして
ある。これは、上記の第１の発明をより詳しく記述した
ものに相当する。

【００１８】この第２の発明による作用は次のとおりで
ある。マイクロプロセッサは専用プロセッサの支援を必
要とする要支援命令が発生したときに、接続制御手段に
対してリクエストを行う。接続制御手段は複数の専用プ
ロセッサが現在動作状態にあるのか不動作状態にあるの
かを監視しているが、マイクロプロセッサからリクエス
トがあったときの各専用プロセッサの状態を把握して、
不動作で空いている状態の専用プロセッサを、リクエス
トをしたマイクロプロセッサに接続するように選択手段
を制御する。

【００１９】このような作用により、この第２の発明
は、上記の第１の発明について記述したように、専用プ
ロセッサの支援を必要とする要支援命令が連続してまた
は断続して発生した場合に、マイクロプロセッサとして
は待機をしなくてもよくて、いずれかの空いている状態
の専用プロセッサを使うことのできる確率が大幅に増大
していることになり、結果として、装置全体の処理能力
の向上につながるのである。

【００２０】本願第３の発明の情報処理装置は、複数の
マイクロプロセッサと、複数の専用プロセッサと、前記
複数のマイクロプロセッサのいずれかと前記複数の専用
プロセッサのいずれかとの接続状態を選択する選択手段
と、前記複数の専用プロセッサの状態を監視しており前
記複数のマイクロプロセッサのいずれかからリクエスト
があったときにそのリクエストをしたマイクロプロセッ
サを不動作状態の専用プロセッサに接続する制御を行う
接続制御手段とを備えた構成となしたものである。この
第３の発明は、上記の第２の発明において、マイクロプ
ロセッサが複数あること、およびそのいずれのマイクロ
プロセッサも、また選択手段がいずれのマイクロプロセ
ッサに対しても、上記の第２の発明の機能をもつことを
記述している。

【００２１】この第３の発明による作用は次のとおりで
ある。理解を容易にするために、ここでひとつの例とし
て、マイクロプロセッサがμ１とμ２の２つあり、専用
プロセッサがλ１とλ２の２つあると仮定する。

【００２２】この場合、μ１がλ１を占有している状態
で、μ２がλ２に使用権を発動することはもちろん可能
である。逆に、μ２がλ１を占有している状態で、μ１
がλ２に使用権を発動することももちろん可能である。

【００２３】μ１がλ１を占有している状態で、μ１に
次の要支援命令があったとすると、μ１はλ２に対して
も使用権を発動することが可能である。

【００２４】同様に、μ１がλ２を占有している状態
で、μ１に次の要支援命令があったとすると、μ１はλ
１に対しても使用権を発動することが可能である。

【００２５】また、μ２がλ１を占有している状態で、
μ２に次の要支援命令があったとすると、μ２はλ２に
対しても使用権を発動することが可能である。

【００２６】同様に、μ２がλ２を占有している状態
で、μ２に次の要支援命令があったとすると、μ２はλ
１に対しても使用権を発動することが可能である。

【００２７】また、別の例として、マイクロプロセッサ
がμ１とμ２とμ３の３つあり、専用プロセッサがλ１
とλ２とλ３の３つあると仮定する。

【００２８】この場合、μ１がλ１を占有し、μ２がλ
３を占有している状態で、μ１に次の要支援命令があっ
たとすると、μ１はλ２に対しても使用権を発動するこ
とが可能である。

【００２９】同様に、μ１がλ１を占有し、μ２がλ３
を占有している状態で、μ２に次の要支援命令があった
とすると、μ２はλ２に対しても使用権を発動すること
が可能である。

【００３０】こらに、別の例として、マイクロプロセッ
サがμ１とμ２とμ３の３つあり、専用プロセッサがλ
１とλ２とλ３とλ４の４つあると仮定する。マイクロ
プロセッサの個数と専用プロセッサの個数とは必ずしも
同じである必要ではなくて、いずれが多くても少なくて
もよい。

【００３１】この場合、μ１がλ２を占有し、μ２がλ
１を占有している状態で、μ１に次の要支援命令があっ
たとすると、μ１はλ３に対しても使用権を発動するこ
とが可能であり、さらにμ２に次の要支援命令があった
とすると、μ２はλ４に対しても使用権を発動すること
が可能である。

【００３２】また、μ１がλ２を占有し、μ２がλ３を
占有している状態で、μ１に次の要支援命令があったと
すると、μ１はλ１に対しても使用権を発動することが
可能であり、μ１にさらに次の要支援命令があったとす
ると、μ１はλ４に対しても使用権を発動することが可
能である。

【００３３】以上の例において、複数のマイクロプロセ
ッサと専用プロセッサとが並列処理の状態にあるとき
に、いずれかの処理が終了して専用プロセッサに空きが
生じたとすると、依然として他の専用プロセッサを占有
しているマイクロプロセッサにさらなる次の要支援命令
があれば、その空きが生じた専用プロセッサに対しても
使用権を発動することが可能である。

【００３４】このように第３の発明によると、非常にダ
イナミックで流動的なかたちで、個々のマイクロプロセ
ッサは複数の専用プロセッサをきわめて有効に活用する
ことができる。したがって、マイクロプロセッサの待機
を極力減らし、要支援命令を直ちに専用プロセッサを用
いて実行させることのできる確率が飛躍的に増大し、装
置全体の大幅な処理能力の向上を図ることができる。

【００３５】本願第４の発明の情報処理装置は、上記の
第３の発明において、前記リクエストをしたマイクロプ
ロセッサからそのデータを受け取って一時記憶し、前記
リクエストされた専用プロセッサにそのデータを受け渡
す中継の一時記憶手段を備えており、前記リクエストを
したマイクロプロセッサは前記一時記憶手段にデータ転
送を完了したのちは独自の処理を実行し、前記マイクロ
プロセッサから命令を受け取った前記専用プロセッサは
前記一時記憶手段をアクセスしながら前記リクエストの
命令の処理を実行するように構成されているものであ
る。

【００３６】この第４の発明によると、マイクロプロセ
ッサは専用プロセッサに対して使用権を発動する際に、
その要支援命令の実行に必要なデータを一時記憶手段に
転送する。要支援命令のリクエストを受けた専用プロセ
ッサは、その要支援命令の実行に必要なデータをマイク
ロプロセッサからではなく一時記憶手段から読み込めば
よい。その結果として、マイクロプロセッサは専用プロ
セッサの処理に制約されることなく、その独自の処理を
自由に実行することができ、さらなる処理能力の向上を
期することができる。

【００３７】本願第５の発明の情報処理装置は、上記の
第４の発明において、前記複数のマイクロプロセッサと
前記一時記憶手段との間および前記複数の専用プロセッ
サと前記一時記憶手段との間に介挿されて接続状態を選
択する一時記憶用選択手段と、前記接続制御手段からの
どの専用プロセッサを接続するかの情報に基づいてその
専用プロセッサに対応した領域を前記一時記憶手段に設
定しかつその設定領域に対して前記データ転送のために
前記リクエストをしたマイクロプロセッサを接続するよ
うに前記一時記憶用選択手段を制御する一時記憶選択制
御手段とを備えた構成となしたものである。

【００３８】この第５の発明による作用は次のとおりで
ある。個々の専用プロセッサは一時記憶手段においてそ
れ特有の領域が割り当てられている。一時記憶選択制御
手段はリクエストに応じることとなった専用プロセッサ
に特有の領域を一時記憶手段において確保するように一
時記憶用選択手段を制御する。その結果として、あるマ
イクロプロセッサとある専用プロセッサとが接続されて
おり、かつ別のマイクロプロセッサと別の専用プロセッ
サとが接続されている多重の並行処理にあって、一時記
憶手段を共用したとしても、各専用プロセッサが使用す
る領域が明確に区画されていることから、誤ったデータ
の上書きによって処理に必要なデータが破壊されてしま
うといった不具合を確実に防止することができる。

【００３９】本願第６の発明の情報処理装置は、上記の
第１〜第５の発明において、前記マイクロプロセッサが
中央演算処理装置（ＣＰＵ）であり、前記専用プロセッ
サが浮動小数点演算処理装置（ＦＰＵ）などの数値演算
プロセッサ（ＮＤＰ：Numerical Data Processor）であ
るというものである。

【００４０】これは、特に、近年の、処理速度の高速化
や扱うデータ量の増大化が進んでいるグラフィックス処
理を行う情報処理装置において有効となる。例えば、座
標変換等で必要不可欠である浮動小数点演算を含むタス
ク処理と、他に浮動小数点演算を必要とするタスクが連
続的に発生したとき、または次々と座標変換が発生した
場合などにおいて、従来技術では変換しなければならな
い座標点数に比例して処理の待ち時間が増加しシステム
性能の低下を招いていたが、この第６の発明によれば、
上述の作用のとおりに全体の処理能力が大幅に向上して
いるので、そのようなグラフィックス処理にも充分に対
応することが可能となる。

【００４１】本願第７の発明の情報処理装置は、上記の
第１〜第６の発明において、前記複数のマイクロプロセ
ッサとして外部ＣＰＵもアクセス可能に構成されている
というものである。外部ＣＰＵに対しても、本装置がも
つ資源を有効に活用することが可能となり、トータルの
能力アップを図ることができる。

【００４２】なお、この明細書において、「ＣＰＵ」
（Central Processing Unit）という記述は、通称の代
表的なものを取り上げているだけであって、その他の表
現として、例えば「ＭＰＵ」（Micro Processor Unit）
なども含めて、また、専用プロセッサとしては、上記の
例以外に、例えば「ＤＳＰ」（Digital Signal Process
or）なども含めて、それぞれ最も広義に解釈し得るもの
としてとらえなければならない。

【００４３】以下、本発明にかかわるマルチＣＰＵ方式
の情報処理装置の具体的な実施の形態を図面に基づいて
詳細に説明する。以下の実施の形態は、マイクロプロセ
ッサとしてＣＰＵ（中央演算処理装置）を例にあげ、専
用プロセッサとしてＦＰＵ（浮動小数点演算処理装置）
を例にあげる。

【００４４】図１、図２、図３は図示表示として一部ず
つが重複した階層的構造をなしている。図１は本発明の
実施の形態のマルチＣＰＵ方式の情報処理装置における
主要構成を抽出して示した基本的な電気的構成を示すブ
ロック図、図２はマルチＣＰＵ方式の情報処理装置の内
部におけるより詳しい配線関係を示すとともに、マルチ
ＣＰＵ方式の情報処理装置と外部の要素との関係につい
てより詳しい関係を示すブロック図、図３はマルチＣＰ
Ｕ方式の情報処理装置の構成要素としてのＦＰＵ接続制
御部および一時記憶レジスタ選択部についてより詳しい
構成を示すブロック図である。

【００４５】まず、図１によって本実施の形態のマルチ
ＣＰＵ方式の情報処理装置の主要構成について説明す
る。

【００４６】図１において、符号の１００は本実施の形
態のマルチＣＰＵ方式の情報処理装置、２００は外部記
憶装置、３００は外部ＣＰＵである。また、１０ａ，１
０ｂ，１０ｃは互いに独立した状態で動作するマイクロ
プロセッサの代表例としてのＣＰＵ（中央演算処理装
置）、１１ａ，１１ｂ，１１ｃは各ＣＰＵ１０ａ，１０
ｂ，１０ｃが実行すべき命令を格納している命令メモリ
（インストラクションメモリ：ＩＭ）、１２ａ，１２
ｂ，１２ｃは各ＣＰＵ１０ａ，１０ｂ，１０ｃが処理に
用いるデータを格納するデータメモリ（ＤＭ）、２０
ａ，２０ｂ，２０ｃは専用プロセッサの代表例としての
浮動小数点演算処理を行うＦＰＵ（フローティング演算
ユニット）、３０は複数のＣＰＵ１０ａ，１０ｂ，１０
ｃと複数のＦＰＵ２０ａ，２０ｂ，２０ｃとの制御信号
の接続を切り換えるＦＰＵ選択部、４０はＦＰＵ選択部
３０を制御することによりＣＰＵ１０ａ，１０ｂ，１０
ｃとＦＰＵ２０ａ，２０ｂ，２０ｃとの接続状態を制御
するＦＰＵ接続制御部、４２は複数のＦＰＵ２０ａ，２
０ｂ，２０ｃのいずれかが動作状態にあるかまたは不動
作状態にあるかなどの情報やどのＣＰＵ１０ａ，１０
ｂ，１０ｃおよび外部ＣＰＵ１００のうちどのＣＰＵが
マスターになっているかの情報を示すＦＰＵ状態レジス
タである。ＦＰＵ状態レジスタ４２はＦＰＵ接続制御部
４０に含まれているものとして扱ってよい。ＦＰＵ選択
部３０が特許請求の範囲にいう「選択手段」相当し、Ｆ
ＰＵ接続制御部４０が同じく「接続制御手段」に相当し
ている。

【００４７】ＦＰＵ状態レジスタ４２は、ＦＰＵ２０
ａ，２０ｂ，２０ｃの動作状態を確認し、その動作状態
を各ＣＰＵ１０ａ，１０ｂ，１０ｃに伝えるように構成
されている。

【００４８】ＦＰＵ接続制御部４０は、ＣＰＵ１０ａ，
１０ｂ，１０ｃのいずれかから要支援命令の代表例とし
ての浮動小数点演算処理のリクエストがあったときに、
ＦＰＵ状態レジスタ４２の情報を解読し、不動作となっ
ているすなわち空いている状態のいずれかのＦＰＵとリ
クエストしているマスターのＣＰＵとを接続するように
ＦＰＵ選択部３０を制御するように構成されている。Ｃ
ＰＵ１０ａ，１０ｂ，１０ｃとＦＰＵ２０ａ，２０ｂ，
２０ｃの接続の関係は、固定的に定まっているわけでは
なく、常に流動的なものとなる。

【００４９】ＣＰＵに接続されることとなるＦＰＵは、
そのＣＰＵからの浮動小数点演算の命令を受けて、浮動
小数点演算を実行するものとして構成されている。

【００５０】符号の５０はＣＰＵ１０ａ，１０ｂ，１０
ｃや外部ＣＰＵ１００のうちマスターとなるＣＰＵから
スレイブとなるＦＰＵに対して浮動小数点演算処理に必
要となるデータを転送する際のデータの一時記憶を行う
ための一時記憶レジスタである。一時記憶レジスタ５０
には、ＦＰＵに処理を行わせる際の計算対象データや、
その他計算に必要な係数等が一時的に格納されるように
なっている。この一時記憶レジスタ５０が特許請求の範
囲にいう「一時記憶手段」に相当している。

【００５１】ところで、例えば第１のＣＰＵ１０ａと例
えば第３のＦＰＵ２０ｃとが接続されている状態で、同
時に、例えば第２のＣＰＵ１０ｂと例えば第１のＦＰＵ
２０ａとが接続される状態も起こり得る。さらには、第
３の接続状態が同時に起こることもあり得る。そのよう
な場合に、あるＣＰＵが一時記憶レジスタ５０にアクセ
スしているときに、別のＣＰＵが同時に一時記憶レジス
タ５０にアクセスすることになる。そのときに、一時記
憶レジスタ５０の記憶領域においてデータの上書きでデ
ータの不測の破壊が生じる場合が起こり得る。

【００５２】符号の６０は、そのような不都合の発生を
防止するために、一時記憶レジスタ５０とＣＰＵ１０
ａ，１０ｂ，１０ｃとの間および一時記憶レジスタ５０
とＦＰＵ２０ａ，２０ｂ，２０ｃとの間ならびに一時記
憶レジスタ５０と外部ＣＰＵ３００との間で交通整理的
に接続状態を調停（アービトレーション）する一時記憶
レジスタ選択部である。また、７０はＦＰＵ接続制御部
４０がＦＰＵ状態レジスタ４２を解読した結果として一
時記憶レジスタ選択部６０を上記のように制御する一時
記憶レジスタ選択制御部である。一時記憶レジスタ選択
部６０が特許請求の範囲にいう「一時記憶用選択手段」
に相当し、一時記憶レジスタ選択制御部７０が同じく
「一時記憶選択制御手段」に相当している。

【００５３】次に、図２によってマルチＣＰＵ方式の情
報処理装置１００と外部の要素との関係についてより詳
しい構成を説明する。

【００５４】２００はマルチＣＰＵ方式の情報処理装置
１００についての外部記憶装置（ＤＭＥＭ）、３００は
外部ＣＰＵ、３１０は外部ＣＰＵ３００が実行すべき命
令を格納している外部命令メモリ（ＩＭＥＭ）、３２０
は外部ＣＰＵ３００の処理に用いるデータを格納する外
部データメモリ（ＤＭＥＭ）である。

【００５５】８１はマルチＣＰＵ方式の情報処理装置１
００におけるＣＰＵ１０ａ，１０ｂ，１０ｃが処理する
データの入出力を行うために外部記憶装置２００との通
信を制御するデータメモリインタフェース（ＤＭ Ｉ
Ｆ）、８２はＣＰＵ１０ａ，１０ｂ，１０ｃと外部記憶
装置２００との間でアクセスの調停（アービトレーショ
ン）を行うデータバス調停部（Ｄata Ｂus Ａrbiter）
である。８３はマルチＣＰＵ方式の情報処理装置１００
におけるＣＰＵ１０ａ，１０ｂ，１０ｃと外部ＣＰＵ３
００との間で命令やデータのやりとりを行うＩ／Ｏイン
タフェース（Ｉ／Ｏ ＩＦ）である。

【００５６】ＦＰＵ選択部３０およびＦＰＵ接続制御部
４０は、マルチＣＰＵ方式の情報処理装置１００の内部
のＣＰＵ１０ａ，１０ｂ，１０ｃに対するのと同様に、
外部ＣＰＵ３００とも接続されている。図２において、
ＦＰＵ接続制御部４０とＣＰＵ１０ａ，１０ｂ，１０ｃ
のそれぞれおよび外部ＣＰＵ３００とが往復矢印の接続
ライン８４，８５で結ばれていることに留意されたい。
これは、ＣＰＵからのリクエストとＦＰＵからの確認
（アクノリッジ）とを示している。

【００５７】次に、図３によってＦＰＵ接続制御部４０
および一時記憶レジスタ選択部６０についてより詳しい
構成を説明する。

【００５８】ＦＰＵ接続制御部４０は、ＦＰＵ状態レジ
スタ４２のほかにＦＰＵ状態解読部（ＤＥＣ；Decode
r）４４と外部ＣＰＵインタフェース４６とを備えてい
る。

【００５９】ＣＰＵ１０ａ，１０ｂ，１０ｃの各々はＦ
ＰＵ状態解読部４４に対して浮動小数点演算のためのリ
クエストを送出するようになっている。ＦＰＵ状態解読
部４４は、リクエストを受け取ると、ＦＰＵ状態レジス
タ４２を参照して、不動作状態となっているＦＰＵがあ
るかどうか、またそれはどのＦＰＵかを解読し、リクエ
ストを発したＣＰＵに対して、その結果を知らせる。さ
らに、ＦＰＵ状態解読部４４は、前記のように、ＦＰＵ
２０ａ，２０ｂ，２０ｃのうち不動作状態のＦＰＵを、
リクエストのあったＣＰＵに接続するようにＦＰＵ選択
部３０に対して制御信号を送出する。８４ａはリクエス
トの信号ライン、８４ｂはアクノリッジの信号ラインで
あり、これらは図２の接続ライン８４に相当している。

【００６０】なお、ＦＰＵの不動作状態を判定すること
につけて、厳密にＦＰＵの使用状態というのは、ＦＰＵ
が動作している状態を含むのはもちろん、そのときに該
当ＦＰＵのマスターとなっているＣＰＵが演算用のデー
タを一時記憶レジスタ５０へ転送している状態、およ
び、逆に演算結果を一時記憶レジスタ５０から自身のデ
ータメモリへ転送している状態も含むものである。

【００６１】一時記憶レジスタ５０は、３つのＦＰＵ２
０ａ，２０ｂ，２０ｃに対応して３つのバンク５０ａ，
５０ｂ，５０ｃを有している。一時記憶レジスタ選択部
６０は、ＣＰＵ１０ａ，１０ｂ，１０ｃおよびＦＰＵ２
０ａ，２０ｂ，２０ｃの各々ならびに外部ＣＰＵ３００
からバンク５０ａ，５０ｂ，５０ｃの各々への書き込み
の切り換えを行うための第１の複数のセレクタ６０ａ‥
と、ＣＰＵ１０ａ，１０ｂ，１０ｃおよびＦＰＵ２０
ａ，２０ｂ，２０ｃの各々からのバンク５０ａ，５０
ｂ，５０ｃの各々の読み出しの切り換えを行うための第
２の複数のセレクタ６０ｂ‥と、外部ＣＰＵ３００から
のバンク５０ａ，５０ｂ，５０ｃの各々の読み出しの切
り換えを行うための第３のセレクタ６０ｃとを備えてい
る。

【００６２】一時記憶レジスタ選択制御部７０は、一時
記憶レジスタ選択部６０における各セレクタ６０ａ，６
０ｂ，６０ｃを調停的に制御するようになっている。そ
のことによって、一時記憶レジスタ５０において上書き
によるデータの破壊を防止している。このことの詳しい
動作については後述する。

【００６３】次に、上記のように構成された本実施の形
態のマルチＣＰＵ方式の情報処理装置１００の動作を図
４のフローチャートに従って説明する。

【００６４】ステップＳ１０において外部ＣＰＵ３００
が各装置内部のＣＰＵ１０ａ，１０ｂ，１０ｃに行わせ
るべき処理の割り付けを行う。ステップＳ２０において
各ＣＰＵ１０ａ，１０ｂ，１０ｃを起動し、処理を開始
する。起動をかけられた各ＣＰＵ１０ａ，１０ｂ，１０
ｃは、ステップＳ３０において浮動小数点演算処理が必
要か否かを判断し、浮動小数点演算処理が不要であると
きはステップＳ４０に進んで浮動小数点演算を伴わない
通常の処理を実行する。そして、ステップＳ２００にお
いて終了条件を満たすのを待つ。

【００６５】一方、ステップＳ３０において浮動小数点
演算処理が必要であると判断したときはステップＳ１０
０に進んで該当計算命令群をＦＰＵ２０ａ，２０ｂ，２
０ｃのいずれかに処理させるべく、当該のＣＰＵはＦＰ
Ｕ接続制御部４０におけるＦＰＵ状態解読部４４に対し
てＦＰＵ使用のためのリクエストを発行する。

【００６６】リクエストを受けたＦＰＵ状態解読部４４
は、ステップＳ１１０，Ｓ１２０においてＦＰＵ状態レ
ジスタ４２の状態を見る。すなわちＦＰＵ２０ａ，２０
ｂ，２０ｃのいずれが不動作となっているすなわち空い
ている状態となっているか否かをモニタする。そして、
空いている状態のＦＰＵがないときはステップＳ１３０
に進んで、リクエストしてきたＣＰＵに対して待機信号
を送出する。

【００６７】空いている状態のＦＰＵがあったとき、ま
たはＦＰＵに空きが発生したときには、リクエストを許
可し、ステップＳ１４０において該当ＣＰＵから空き状
態の使用可能なＦＰＵ（２０ａ，２０ｂ，２０ｃのいず
れか）が使用する一時記憶レジスタ５０のバンク（５０
ａ，５０ｂ，５０ｃのいずれか）へ演算用のデータを転
送する。

【００６８】そして、ステップＳ１５０において、該当
のＦＰＵは、現在のマスターとなっているＣＰＵの命令
による浮動小数点演算処理を実行する。このとき、マス
ターとなっているＣＰＵはＦＰＵを投機的に実行させる
ものである。したがって、ＣＰＵ１０ａ，１０ｂ，１０
ｃのうちの任意のＣＰＵと、ＦＰＵ２０ａ，２０ｂ，２
０ｃのうちの投機的につながっている任意のＦＰＵとの
組み合わせには様々なものがある。

【００６９】ある１つのＣＰＵとある１つのＦＰＵとが
つながって処理を実行している状態で、別のＣＰＵと別
のＦＰＵとが並行して処理を実行することが可能であ
り、さらには、残りのＣＰＵと残りのＦＰＵとが並行し
て処理を実行することも可能である。

【００７０】また、同一のＣＰＵにおいてＦＰＵの支援
を必要とする要支援命令が連続してあるいは断続して発
生したときに、その同じＣＰＵが異なる複数のＦＰＵに
対して同時的あるいは並行的に使用権を発動しているこ
とが起こり得る。詳しくは、記述の第３の発明による作
用を参照されたい。μ_i ，λ_i （ｉ＝１，２‥）で説明
したとおりである。

【００７１】個々のＦＰＵにおいて、その浮動小数点演
算処理が終了すると、ステップＳ１６０においてＦＰＵ
状態レジスタ４２はそれ自身単独のＦＰＵについて処理
が終了したことを示す状態に変化し、マスターとなって
いたＣＰＵに知らせるが、これに伴って、通知を受けた
ＣＰＵは演算結果を一時記憶レジスタ５０から自身のデ
ータメモリ（１２ａ，１２ｂ，１２ｃのいずれか）に転
送する。そして、ステップＳ２００に進み、終了条件を
満たすのを待つ。

【００７２】ステップＳ２００において終了条件が満た
されたと判断したときは、ステップＳ２１０に進んで外
部ＣＰＵ３００に対して終了割り込みを行い、次の指令
を待つ。すなわち、ステップＳ２２０で外部ＣＰＵ３０
０からの起動を待ち、起動があればステップＳ２０に戻
り、また、ステップＳ２３０でシステムの終了を待ち、
終了がなければステップＳ２２０に戻る。

【００７３】次に、一時記憶レジスタ５０を共用するこ
とに起因してのデータ上書きによるデータ破壊の防止に
ついて説明する。

【００７４】上記したように、一時記憶レジスタ選択部
６０は誤ったデータの上書きにより、一時記憶レジスタ
５０に格納されているデータが不測に破壊されないよう
にするためのものである。

【００７５】マルチＣＰＵ方式の情報処理装置１００に
おけるＣＰＵ１０ａ，１０ｂ，１０ｃのいずれかがＦＰ
Ｕ２０ａ，２０ｂ，２０ｃのいずれかに対して浮動小数
点演算系の処理を行わせたい場合、まず演算に必要なデ
ータをＣＰＵ自身のデータメモリ（１２ａ，１２ｂ，１
２ｃのいずれか）から一時記憶レジスタ５０に転送しな
ければならない。その際に、他のＣＰＵが使用している
ＦＰＵがアクセスしている一時記憶レジスタ５０内のア
ドレス領域に対してデータを上書きしないように、該当
ＣＰＵはＦＰＵ接続制御部４０におけるＦＰＵ状態解読
部４４に対してＦＰＵの使用リクエストを出し、それを
受けたＦＰＵ状態解読部４４はＦＰＵ状態レジスタ４２
を参照し、不動作となっているすなわち空いている状態
のＦＰＵへの通信を許可する。

【００７６】あるＦＰＵに対してあるＣＰＵがマスター
となっており、まだＦＰＵ自体には起動をかけていない
状態であることをＦＰＵ状態レジスタ４２が確認した場
合、そのことをＦＰＵ状態解読部４４が解読し、その解
読結果に基づいて一時記憶レジスタ選択制御部７０を介
して一時記憶レジスタ選択部６０におけるセレクタ６０
ａ‥，６０ｂ‥を制御し、そのＦＰＵがアクセスする領
域の一時記憶レジスタ５０のバンク（５０ａ，５０ｂ，
５０ｃのいずれか）の入力、出力ポートに対してマスタ
ーとなったＣＰＵからの入力、出力バスを接続し、ある
決められたアドレス領域のみにアクセスを制限するよう
に制御を行う。

【００７７】マスターとなったＣＰＵがＦＰＵに起動を
かけた場合は、そのＦＰＵがもともと使用する入力、出
力ポートに接続し、ＦＰＵにおいて浮動小数点演算処理
を行わせる。

【００７８】最後にＦＰＵの処理が終了し、結果が一時
記憶レジスタ５０に残っている状態の場合は、再びマス
ターとなっているＣＰＵの入力、出力バスが接続され、
演算結果を自身のメモリに転送し、転送終了後にＦＰＵ
接続制御部４０に対して起動信号の無効を伝え、以降の
処理に入る。

【００７９】以上のような接続制御を行うことにより、
他のＦＰＵの使用するデータの破壊を防ぐことが可能と
なる。

【００８０】以上詳しく説明してきたように、本実施の
形態の情報処理装置によれば、複数ＦＰＵが存在する構
成をとり、いずれかのＣＰＵが浮動小数点演算系の命令
をすでにあるＦＰＵに処理させている状態であったとし
ても、その同じＣＰＵに新たな浮動小数点演算系の命令
が発生したときには、先のＦＰＵが処理を終えていなく
ても、別のＦＰＵが空いていればそちらに処理を依頼す
ることが可能となる。したがって、浮動小数点演算処理
が多発するようなアプリケーションの場合における従来
技術の課題であったところの、あるＣＰＵにのみにしか
ＦＰＵがついていなかったり、ＣＰＵとＦＰＵが１対１
でしかつながっていないといったハードウェアの制限で
発生する浮動小数点演算系命令の待ち時間の問題をうま
く解消することができ、待ち時間の大幅な減少を可能と
なし、装置全体の性能を向上させることができるに至っ
たのである。

【００８１】以上、本発明の実施の形態について詳述し
てきたが、本発明は上記の実施の形態に限定される必要
性はなく、次のような実施の形態も含み得るものであ
る。 （１）ＣＰＵで代表されるマイクロプロセッサとして
は、その個数が複数の場合で説明したが、その個数は任
意であって、図示の３つの場合以外の任意の複数のほ
か、単一の場合も含み得るものとする。すなわち、単一
のマイクロプロセッサであっても、それに複数の専用プ
ロセッサが選択的に接続される構成の場合を含み得るも
のとする。 （２）マスターとなったＣＰＵからＦＰＵに要支援命令
の実行を依頼するに際して、そのＣＰＵから一時記憶レ
ジスタ５０にデータを転送するようにしたが、必ずしも
それにとらわれる必要性はなく、一時記憶レジスタ５０
を省略して、ＦＰＵにそのＣＰＵに付属のデータメモリ
にアクセスさせるように構成してもよきものとする。 （３）一時記憶レジスタ５０を有するとしても、共通の
ものではなく、個々のＦＰＵに専用の複数の一時記憶レ
ジスタを設けてもよいし、あるいは、個々のＣＰＵに専
用の複数の一時記憶レジスタを設けてもよきものとす
る。

【００８２】上記の（１）〜（３）は互いに独立した事
項であり、これらのうち任意の事項を任意数適当に組み
合わせてもよきものとする。

【００８３】本願の明細書または図面に記載してある任
意の事項について、その省略の可能性、または特許請求
の範囲への追加ならびに発明の詳細な説明の変更の可能
性を留保する。

【００８４】

【発明の効果】本発明によれば、ＣＰＵ（中央演算処理
装置）が一例とされるマイクロプロセッサに対してＦＰ
Ｕ（浮動小数点演算処理装置）が一例とされる複数の専
用プロセッサを備えておき、専用プロセッサの不動作で
空いている状態の確認を経た上での合理的なマイクロプ
ロセッサと専用プロセッサとの結び付きを配分するの
で、マイクロプロセッサが一つの専用プロセッサを占有
している状態において、同じマイクロプロセッサに新た
な専用プロセッサの支援を必要とする命令が生じたとき
は、別の専用プロセッサにその命令の実行を依存するこ
とができる。したがって、空き状態にある専用プロセッ
サが存在する限りにおいて、マイクロプロセッサは処理
を待つ必要がなく、独自の処理の遂行が可能となり、装
置全体の処理能力を大幅に高めることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態のマルチＣＰＵ方式の情
報処理装置における主要構成を抽出して示した基本的な
電気的構成を示すブロック図

【図２】 上記図１の実施の形態のマルチＣＰＵ方式の
情報処理装置の内部におけるより詳しい配線関係および
マルチＣＰＵ方式の情報処理装置と外部の要素との関係
についてより詳しい関係を示すブロック図

【図３】 上記図１の実施の形態のマルチＣＰＵ方式の
情報処理装置の構成要素としてのＦＰＵ接続制御部およ
び一時記憶レジスタ選択部についてより詳しい構成を示
すブロック図

【図４】 上記の実施の形態のマルチＣＰＵ方式の情報
処理装置の動作を示すフローチャート

【図５】 従来技術のマルチＣＰＵ方式の情報処理装置
の電気的構成を示すブロック図

【符号の説明】

１０ａ，１０ｂ，１０ｃ…マイクロプロセッサの一例と
してのＣＰＵ（中央演算処理装置） １１ａ，１１ｂ，１１ｃ…命令メモリ １２ａ，１２ｂ，１２ｃ…データメモリ ２０ａ，２０ｂ，２０ｃ…専用プロセッサの一例として
のＦＰＵ（浮動小数点演算処理装置） ３０…選択手段の一例としてのＦＰＵ選択部 ４０…接続制御手段の一例としてのＦＰＵ接続制御部 ４２…ＦＰＵ状態レジスタ ４４…ＦＰＵ状態解読部 ４６…外部ＣＰＵインタフェース ５０…一時記憶手段としての一時記憶レジスタ ５０ａ，５０ｂ，５０ｃ…バンク ６０…一時記憶用選択手段としての一時記憶レジスタ選
択部 ６０ａ，６０ｂ，６０ｃ…セレクタ ７０…一時記憶選択制御手段としての一時記憶レジスタ
選択制御部 ８１…データメモリインタフェース ８２…データバス調停部 ８３…Ｉ／Ｏインタフェース ８４ａ…リクエストの信号ライン ８４ｂ…アクノリッジの信号ライン １００…マルチＣＰＵ方式の情報処理装置 ２００…外部記憶装置 ３００…外部ＣＰＵ ３１０…外部命令メモリ ３２０…外部データメモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ以外に複数の専用プ
   ロセッサを備え、前記マイクロプロセッサがリクエスト
   を行ったときに前記複数の専用プロセッサのうち不動作
   状態にある専用プロセッサに対して前記マイクロプロセ
   ッサの接続を行うように構成されていることを特徴とす
   る情報処理装置。
2. 【請求項２】 マイクロプロセッサと、複数の専用プロ
   セッサと、前記マイクロプロセッサと前記複数の専用プ
   ロセッサのいずれかとの接続状態を選択する選択手段
   と、前記複数の専用プロセッサの状態を監視しており前
   記マイクロプロセッサからリクエストがあったときに前
   記マイクロプロセッサを不動作状態の専用プロセッサに
   接続するように前記選択手段の制御を行う接続制御手段
   とを備えていることを特徴とする情報処理装置。
3. 【請求項３】 複数のマイクロプロセッサと、複数の専
   用プロセッサと、前記複数のマイクロプロセッサのいず
   れかと前記複数の専用プロセッサのいずれかとの接続状
   態を選択する選択手段と、前記複数の専用プロセッサの
   状態を監視しており前記複数のマイクロプロセッサのい
   ずれかからリクエストがあったときにそのリクエストを
   したマイクロプロセッサを不動作状態の専用プロセッサ
   に接続する制御を行う接続制御手段とを備えていること
   を特徴とする情報処理装置。
4. 【請求項４】 前記リクエストをしたマイクロプロセッ
   サからそのデータを受け取って一時記憶し、前記リクエ
   ストされた専用プロセッサにそのデータを受け渡す中継
   の一時記憶手段を備えており、前記リクエストをしたマ
   イクロプロセッサは前記一時記憶手段にデータ転送を完
   了したのちは独自の処理を実行し、前記マイクロプロセ
   ッサから命令を受け取った前記専用プロセッサは前記一
   時記憶手段をアクセスしながら前記リクエストの命令の
   処理を実行するように構成されていることを特徴とする
   請求項３に記載の情報処理装置。
5. 【請求項５】 前記複数のマイクロプロセッサと前記一
   時記憶手段との間および前記複数の専用プロセッサと前
   記一時記憶手段との間に介挿されて接続状態を選択する
   一時記憶用選択手段と、前記接続制御手段からのどの専
   用プロセッサを接続するかの情報に基づいてその専用プ
   ロセッサに対応した領域を前記一時記憶手段に設定しか
   つその設定領域に対して前記データ転送のために前記リ
   クエストをしたマイクロプロセッサを接続するように前
   記一時記憶用選択手段を制御する一時記憶選択制御手段
   とを備えていることを特徴とする請求項４に記載の情報
   処理装置。
6. 【請求項６】 前記マイクロプロセッサが中央演算処理
   装置（ＣＰＵ）であり、前記専用プロセッサが浮動小数
   点演算処理装置（ＦＰＵ）などの数値演算プロセッサ
   （ＮＤＰ）である請求項１から請求項５までのいずれか
   に記載の情報処理装置。
7. 【請求項７】 前記複数のマイクロプロセッサとして外
   部ＣＰＵもアクセス可能に構成されていることを特徴と
   する請求項１から請求項６までのいずれかに記載の情報
   処理装置。