JPH1165989A - 情報処理装置 - Google Patents
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- JPH1165989A JPH1165989A JP9226892A JP22689297A JPH1165989A JP H1165989 A JPH1165989 A JP H1165989A JP 9226892 A JP9226892 A JP 9226892A JP 22689297 A JP22689297 A JP 22689297A JP H1165989 A JPH1165989 A JP H1165989A
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- data
- memory
- processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Image Generation (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【課題】 定型データに対する定型処理、定型データに
対する非定型処理、一般的な非定型処理のそれぞれを効
率よく処理する。 【解決手段】 メインバス１１に接続されるメインＣＰ
Ｕ２０は、並列演算機構を備えたＣＰＵコア２１と、通
常のキャッシュ機構である命令キャッシュ２２及びデー
タキャッシュ２３と、定型処理に適したＤＭＡ（ダイレ
クトメモリアクセス）可能な内部高速メモリであるＳＰ
Ｒ（スクラッチパッドメモリ）２４を有する。ＶＰＥ
（浮動小数点ベクトルプロセッサ）３０は、ＤＭＡ可能
な高速内部メモリ（VU-MEM）３４を有し、メインＣＰＵ
と密結合されてコプロセッサとなっている。ＶＰＥ４０
は、ＤＭＡ可能な高速内部メモリ（VU-MEM）４０を有す
る。ＤＭＡＣ（ＤＭＡコントローラ）１４は、メインメ
モリ５０とＳＰＲ２４との間、メインメモリ５０とVU-M
EM３４との間、メインメモリ５０とVU-MEM４４との間、
VU-MEM４４とＳＰＲ２４との間をＤＭＡ転送制御する。
対する非定型処理、一般的な非定型処理のそれぞれを効
率よく処理する。 【解決手段】 メインバス１１に接続されるメインＣＰ
Ｕ２０は、並列演算機構を備えたＣＰＵコア２１と、通
常のキャッシュ機構である命令キャッシュ２２及びデー
タキャッシュ２３と、定型処理に適したＤＭＡ（ダイレ
クトメモリアクセス）可能な内部高速メモリであるＳＰ
Ｒ（スクラッチパッドメモリ）２４を有する。ＶＰＥ
（浮動小数点ベクトルプロセッサ）３０は、ＤＭＡ可能
な高速内部メモリ（VU-MEM）３４を有し、メインＣＰＵ
と密結合されてコプロセッサとなっている。ＶＰＥ４０
は、ＤＭＡ可能な高速内部メモリ（VU-MEM）４０を有す
る。ＤＭＡＣ（ＤＭＡコントローラ）１４は、メインメ
モリ５０とＳＰＲ２４との間、メインメモリ５０とVU-M
EM３４との間、メインメモリ５０とVU-MEM４４との間、
VU-MEM４４とＳＰＲ２４との間をＤＭＡ転送制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、定型データに対す
る定型処理及び非定型処理、一般的な非定型処理等を効
率よく行うための情報処理装置に関する。
る定型処理及び非定型処理、一般的な非定型処理等を効
率よく行うための情報処理装置に関する。
【０００２】
【従来の技術】ワークステーション、パーソナルコンピ
ュータ、あるいはビデオゲーム機等のコンピュータシス
テムにおいては、処理計算量やデータ量の増加に対し
て、ＣＰＵの高速化、キャッシュメモリシステムの増
強、並列演算機能の採用、専用演算装置の導入等が行わ
れてきている。
ュータ、あるいはビデオゲーム機等のコンピュータシス
テムにおいては、処理計算量やデータ量の増加に対し
て、ＣＰＵの高速化、キャッシュメモリシステムの増
強、並列演算機能の採用、専用演算装置の導入等が行わ
れてきている。
【０００３】特に、キャッシュメモリシステムの増強
と、並列演算（いわゆるマルチメディア命令等）とは、
パーソナルコンピュータでは主流となってきている。
と、並列演算（いわゆるマルチメディア命令等）とは、
パーソナルコンピュータでは主流となってきている。
【０００４】
【発明が解決しようとする課題】ところで、キャッシュ
メモリの増強は非定型のいわゆる汎用処理には統計的に
有利であるが、並列演算命令により行う例えばＭＰＥＧ
デコードに代表される定型的な処理、すなわち大容量デ
ータのＤＳＰ的処理では、従来のキャッシュ構造は効率
的とはいえない。
メモリの増強は非定型のいわゆる汎用処理には統計的に
有利であるが、並列演算命令により行う例えばＭＰＥＧ
デコードに代表される定型的な処理、すなわち大容量デ
ータのＤＳＰ的処理では、従来のキャッシュ構造は効率
的とはいえない。
【０００５】すなわち、大容量データのＤＳＰ処理で
は、流れていくデータは殆ど再度アクセスすることがな
いため、キャッシュメモリのように再度のアクセス時に
高速となる構造のものは有効とはいえない。また、上記
ＤＳＰ的処理で何回もアクセスするデータは、内部パラ
メータと内部ワークエリアのテンポラリデータであり、
このテンポラリデータは、１回しか使わないデータであ
るにもかかわらず、必ずメインメモリに書き下すキャッ
シュ構造は効率的とはいえない。
は、流れていくデータは殆ど再度アクセスすることがな
いため、キャッシュメモリのように再度のアクセス時に
高速となる構造のものは有効とはいえない。また、上記
ＤＳＰ的処理で何回もアクセスするデータは、内部パラ
メータと内部ワークエリアのテンポラリデータであり、
このテンポラリデータは、１回しか使わないデータであ
るにもかかわらず、必ずメインメモリに書き下すキャッ
シュ構造は効率的とはいえない。
【０００６】また、このような定型的な処理ではデータ
形式が決まっているため、１度にキャッシュに読み込む
量として予め適切な量を決定できるが、通常のキャッシ
ュ構造では１度に読み込む量をプログラムで制御できな
いため、効率的なデータ転送ができない。
形式が決まっているため、１度にキャッシュに読み込む
量として予め適切な量を決定できるが、通常のキャッシ
ュ構造では１度に読み込む量をプログラムで制御できな
いため、効率的なデータ転送ができない。
【０００７】また、定型処理用の専用演算装置を用いる
場合は、定型処理には高速で効率が良いが、専用演算装
置へのデータ転送が処理ネックとなる場合が多く、ＤＭ
Ａ（ダイレクトメモリアクセス）等を用いたり専用バス
を作ったりしてデータ転送処理ネックをなくすようにす
るにしても、メインプログラムからの制御が困難にな
り、柔軟性も少ないという点が問題となる。
場合は、定型処理には高速で効率が良いが、専用演算装
置へのデータ転送が処理ネックとなる場合が多く、ＤＭ
Ａ（ダイレクトメモリアクセス）等を用いたり専用バス
を作ったりしてデータ転送処理ネックをなくすようにす
るにしても、メインプログラムからの制御が困難にな
り、柔軟性も少ないという点が問題となる。
【０００８】本発明は、このような実情に鑑みてなされ
たものであり、定型データに対する定型処理、定型デー
タに対する非定型処理、一般的な非定型処理等の種々の
処理を効率よく行うことができるような情報処理装置の
提供を目的とする。
たものであり、定型データに対する定型処理、定型デー
タに対する非定型処理、一般的な非定型処理等の種々の
処理を効率よく行うことができるような情報処理装置の
提供を目的とする。
【０００９】
【課題を解決するための手段】本発明に係る情報処理装
置は、上述した課題を解決するために、並列演算処理手
段、キャッシュ記憶手段、及びダイレクトメモリアクセ
ス可能な内部高速記憶手段を少なくとも有するメインプ
ロセッサ部と、メイン記憶手段と、上記メインプロセッ
サ部の上記内部高速記憶手段と上記メイン記憶手段との
間のダイレクトメモリアクセス転送制御を行うダイレク
トメモリアクセス制御部とがメインバスを介して接続さ
れて成ることを特徴している。
置は、上述した課題を解決するために、並列演算処理手
段、キャッシュ記憶手段、及びダイレクトメモリアクセ
ス可能な内部高速記憶手段を少なくとも有するメインプ
ロセッサ部と、メイン記憶手段と、上記メインプロセッ
サ部の上記内部高速記憶手段と上記メイン記憶手段との
間のダイレクトメモリアクセス転送制御を行うダイレク
トメモリアクセス制御部とがメインバスを介して接続さ
れて成ることを特徴している。
【００１０】ここで、上記メインバスには、ベクトル演
算手段、及びダイレクトメモリアクセス可能な高速内部
記憶手段を少なくとも有する浮動小数点ベクトルプロセ
ッサ部が接続されることが挙げられる。
算手段、及びダイレクトメモリアクセス可能な高速内部
記憶手段を少なくとも有する浮動小数点ベクトルプロセ
ッサ部が接続されることが挙げられる。
【００１１】また、本発明に係る情報処理装置は、演算
処理手段、及びキャッシュ記憶手段を少なくとも有する
メインプロセッサ部と、メイン記憶手段と、ベクトル演
算手段、及びダイレクトメモリアクセス可能な高速内部
記憶手段を少なくとも有する浮動小数点ベクトルプロセ
ッサ部と、上記ベクトルプロセッサ部の上記高速内部記
憶手段と上記メイン記憶手段との間のダイレクトメモリ
アクセス転送制御を行うダイレクトメモリアクセス制御
部とがメインバスを介して接続されて成ることを特徴と
する。
処理手段、及びキャッシュ記憶手段を少なくとも有する
メインプロセッサ部と、メイン記憶手段と、ベクトル演
算手段、及びダイレクトメモリアクセス可能な高速内部
記憶手段を少なくとも有する浮動小数点ベクトルプロセ
ッサ部と、上記ベクトルプロセッサ部の上記高速内部記
憶手段と上記メイン記憶手段との間のダイレクトメモリ
アクセス転送制御を行うダイレクトメモリアクセス制御
部とがメインバスを介して接続されて成ることを特徴と
する。
【００１２】ここで、上記浮動小数点ベクトルプロセッ
サ部として、第１のベクトルプロセッサと第２のベクト
ルプロセッサとを設け、上記第１のベクトルプロセッサ
を上記メインプロセッサ部に対して密結合してコプロセ
ッサとして用いることが挙げられる。また、上記メイン
プロセッサ部に、ダイレクトメモリアクセス可能なスク
ラッチパッドメモリのような内部高速メモリを設けるこ
とが好ましい。
サ部として、第１のベクトルプロセッサと第２のベクト
ルプロセッサとを設け、上記第１のベクトルプロセッサ
を上記メインプロセッサ部に対して密結合してコプロセ
ッサとして用いることが挙げられる。また、上記メイン
プロセッサ部に、ダイレクトメモリアクセス可能なスク
ラッチパッドメモリのような内部高速メモリを設けるこ
とが好ましい。
【００１３】
【発明の実施の形態】以下、本発明に係る実施の形態に
ついて、図面を参照しながら説明する。図１は、本発明
に係る実施の形態となるデータ転送方法が適用されるシ
ステム構成を示すブロック図である。
ついて、図面を参照しながら説明する。図１は、本発明
に係る実施の形態となるデータ転送方法が適用されるシ
ステム構成を示すブロック図である。
【００１４】この図１において、メインバス１１には、
メインプロセッサ部となるメインＣＰＵ２０と、２つの
浮動小数点ベクトルプロセッサ（ＶＰＥ）３０、４０
と、メインメモリ５０と、ＤＭＡＣ（ダイレクトメモリ
アクセス制御回路）１４とが接続されている。メインＣ
ＰＵ２０に関連して、第１のコプロセッサとなる浮動小
数点プロセッサ（ＦＰＵ）２７が設けられ、また上記浮
動小数点ベクトルプロセッサ（ＶＰＥ）３０は、第２の
コプロセッサとしてメインＣＰＵ２０に密結合されてい
る。また、メインバス１１には、ＩＮＴＣ（Interrupt
Controller：割り込み制御回路）、タイマ６２、ＳＩＯ
（シリアルインターフェース）６３、及びいわゆるＭＰ
ＥＧ２のデコーダとなるＭＤＥＣ１４が接続されてお
り、さらに、メインバス１１には、後述するサブバスと
の間のデータのやりとりを行うためのＳＢＵＳＩＦ（サ
ブバスインターフェース）１３と、後述するＧＰＵ（グ
ラフィックプロセッサ）用のインターフェースであるＧ
ＰＵＩＦ４８とが接続されている。
メインプロセッサ部となるメインＣＰＵ２０と、２つの
浮動小数点ベクトルプロセッサ（ＶＰＥ）３０、４０
と、メインメモリ５０と、ＤＭＡＣ（ダイレクトメモリ
アクセス制御回路）１４とが接続されている。メインＣ
ＰＵ２０に関連して、第１のコプロセッサとなる浮動小
数点プロセッサ（ＦＰＵ）２７が設けられ、また上記浮
動小数点ベクトルプロセッサ（ＶＰＥ）３０は、第２の
コプロセッサとしてメインＣＰＵ２０に密結合されてい
る。また、メインバス１１には、ＩＮＴＣ（Interrupt
Controller：割り込み制御回路）、タイマ６２、ＳＩＯ
（シリアルインターフェース）６３、及びいわゆるＭＰ
ＥＧ２のデコーダとなるＭＤＥＣ１４が接続されてお
り、さらに、メインバス１１には、後述するサブバスと
の間のデータのやりとりを行うためのＳＢＵＳＩＦ（サ
ブバスインターフェース）１３と、後述するＧＰＵ（グ
ラフィックプロセッサ）用のインターフェースであるＧ
ＰＵＩＦ４８とが接続されている。
【００１５】メインＣＰＵ２０は、並列演算機構（ＳＩ
ＭＤ：Single Instruction streamMultiple Data strea
m）を備えたＣＰＵコア２１を有し、また、通常の非定
型処理（汎用処理）に有効な通常のキャッシュ機構、す
なわち命令（Instruction）キャッシュ（Ｉ＄）２２及
びデータキャッシュ（Ｄ＄）２３に加え、定型処理に適
したＤＭＡ可能な内部高速メモリ（スクラッチパッドメ
モリ：ＳＰＲ）２４を有しており、バスインターフェー
スユニット（ＢＩＵ）２５を介しメインバス１１に接続
されている。
ＭＤ：Single Instruction streamMultiple Data strea
m）を備えたＣＰＵコア２１を有し、また、通常の非定
型処理（汎用処理）に有効な通常のキャッシュ機構、す
なわち命令（Instruction）キャッシュ（Ｉ＄）２２及
びデータキャッシュ（Ｄ＄）２３に加え、定型処理に適
したＤＭＡ可能な内部高速メモリ（スクラッチパッドメ
モリ：ＳＰＲ）２４を有しており、バスインターフェー
スユニット（ＢＩＵ）２５を介しメインバス１１に接続
されている。
【００１６】このメインＣＰＵ２０には、第１のコプロ
セッサとして、浮動小数点乗加算器（ＦＭＡＣ）２８及
び浮動小数点除算器（ＦＤＩＶ）２９を有する高速浮動
小数点コプロセッサ（ＦＰＵ）２７が密結合され、ま
た、第２のコプロセッサとしての浮動小数点ベクトルプ
ロセッサ（ＶＰＥ）３０が密結合されている。
セッサとして、浮動小数点乗加算器（ＦＭＡＣ）２８及
び浮動小数点除算器（ＦＤＩＶ）２９を有する高速浮動
小数点コプロセッサ（ＦＰＵ）２７が密結合され、ま
た、第２のコプロセッサとしての浮動小数点ベクトルプ
ロセッサ（ＶＰＥ）３０が密結合されている。
【００１７】この浮動小数点ベクトルプロセッサ（ＶＰ
Ｅ）３０は、マイクロメモリ（microMEM）３１、浮動小
数点乗加算器（ＦＭＡＣ）３２、浮動小数点除算器（Ｆ
ＤＩＶ）３３、内蔵メモリ（VU-MEM）３４及びパケット
エンジン（ＰＫＥ）を有して成り、ＦＩＦＯ（First In
First Out）メモリ３６を介してメインバス１１に接続
されている。
Ｅ）３０は、マイクロメモリ（microMEM）３１、浮動小
数点乗加算器（ＦＭＡＣ）３２、浮動小数点除算器（Ｆ
ＤＩＶ）３３、内蔵メモリ（VU-MEM）３４及びパケット
エンジン（ＰＫＥ）を有して成り、ＦＩＦＯ（First In
First Out）メモリ３６を介してメインバス１１に接続
されている。
【００１８】また、第２の浮動小数点ベクトルプロセッ
サ（ＶＰＥ）４０も同様に、マイクロメモリ（microME
M）４１、浮動小数点乗加算器（ＦＭＡＣ）４２、浮動
小数点除算器（ＦＤＩＶ）４３、内蔵メモリ（VU-MEM）
４４及びパケットエンジン（ＰＫＥ）を有して成り、Ｆ
ＩＦＯ（First In First Out）メモリ４６を介してメイ
ンバス１１に接続されている。
サ（ＶＰＥ）４０も同様に、マイクロメモリ（microME
M）４１、浮動小数点乗加算器（ＦＭＡＣ）４２、浮動
小数点除算器（ＦＤＩＶ）４３、内蔵メモリ（VU-MEM）
４４及びパケットエンジン（ＰＫＥ）を有して成り、Ｆ
ＩＦＯ（First In First Out）メモリ４６を介してメイ
ンバス１１に接続されている。
【００１９】これらのＶＰＥ（浮動小数点ベクトルプロ
セッサ）３０、４０は、マトリクス演算、座標変換、透
視変換等の処理を高速に実行するものである。各ＶＰＥ
の浮動小数点ベクトルプロセッサユニットＶＵとなるＦ
ＭＡＣ（浮動小数点乗加算器）及びＦＤＩＶ（浮動小数
点除算器）は、マイクロメモリ（microMEM）に記憶され
ているマイクロプログラムに従って動作し、内部レジス
タと内蔵メモリ（VU-MEM）内のデータを高速演算する。
ＰＫＥ（パケットエンジン）は、後述するＤＭＡ（ダイ
レクトメモリアクセス）で転送されるＶＵのマイクロコ
ードやパックされたデータのパケットを、パケット内の
コード（PKEcode） に従い、ＶＰＥ内のメモリ（microM
EM、VU-MEM等）に展開する。上記ＶＵ（ベクトルプロセ
ッサユニット）は、ＰＫＥを介してＤＭＡパケット（コ
マンド及びデータを含む。）で起動することができ、Ｄ
ＭＡパケットチェーンを用いて、ＣＰＵとは独立にＶＰ
Ｅ演算処理プログラムシーケンスを構成できる。なお、
第１のＶＰＥ３０は、上述したようにメインＣＰＵ２０
のコプロセッサとしてメインＣＰＵ２０に密結合される
のに対し、第２のＶＰＥ４０は、処理結果をＧＰＵＩＦ
４８を介してＧＰＵ（グラフィックプロセッサユニッ
ト）７１へ送る機能を持ち、ＧＰＵ７１のプリプロセッ
サとして働く。
セッサ）３０、４０は、マトリクス演算、座標変換、透
視変換等の処理を高速に実行するものである。各ＶＰＥ
の浮動小数点ベクトルプロセッサユニットＶＵとなるＦ
ＭＡＣ（浮動小数点乗加算器）及びＦＤＩＶ（浮動小数
点除算器）は、マイクロメモリ（microMEM）に記憶され
ているマイクロプログラムに従って動作し、内部レジス
タと内蔵メモリ（VU-MEM）内のデータを高速演算する。
ＰＫＥ（パケットエンジン）は、後述するＤＭＡ（ダイ
レクトメモリアクセス）で転送されるＶＵのマイクロコ
ードやパックされたデータのパケットを、パケット内の
コード（PKEcode） に従い、ＶＰＥ内のメモリ（microM
EM、VU-MEM等）に展開する。上記ＶＵ（ベクトルプロセ
ッサユニット）は、ＰＫＥを介してＤＭＡパケット（コ
マンド及びデータを含む。）で起動することができ、Ｄ
ＭＡパケットチェーンを用いて、ＣＰＵとは独立にＶＰ
Ｅ演算処理プログラムシーケンスを構成できる。なお、
第１のＶＰＥ３０は、上述したようにメインＣＰＵ２０
のコプロセッサとしてメインＣＰＵ２０に密結合される
のに対し、第２のＶＰＥ４０は、処理結果をＧＰＵＩＦ
４８を介してＧＰＵ（グラフィックプロセッサユニッ
ト）７１へ送る機能を持ち、ＧＰＵ７１のプリプロセッ
サとして働く。
【００２０】ここで、各ＶＰＥ３０、４０内のＰＫＥ
（パケットエンジン）３５、４５について説明する。Ｐ
ＫＥは、ＤＭＡ（ダイレクトメモリアクセス）によりＦ
ＩＦＯメモリに送られてくるＤＭＡデータパックに対
し、上記PKEcode に従い、内部レジスタを設定したり、
後続するデータを展開（unpack）して、各内蔵メモリ
（VU-MEM）に対し、上記PKEcode のイミディエイト（im
mediate） 値で示されたアドレスにPKEcode に示された
数のデータを展開及び合成する。さらに、ＶＰＥのマイ
クロコードをmicroMEM（マイクロメモリ）に転送し、Ｇ
ＰＵの描画コマンドや画像データを内蔵メモリ（VU-ME
M）を介さずに直接ＧＰＵＩＦ４８に転送する機能を持
つ。
（パケットエンジン）３５、４５について説明する。Ｐ
ＫＥは、ＤＭＡ（ダイレクトメモリアクセス）によりＦ
ＩＦＯメモリに送られてくるＤＭＡデータパックに対
し、上記PKEcode に従い、内部レジスタを設定したり、
後続するデータを展開（unpack）して、各内蔵メモリ
（VU-MEM）に対し、上記PKEcode のイミディエイト（im
mediate） 値で示されたアドレスにPKEcode に示された
数のデータを展開及び合成する。さらに、ＶＰＥのマイ
クロコードをmicroMEM（マイクロメモリ）に転送し、Ｇ
ＰＵの描画コマンドや画像データを内蔵メモリ（VU-ME
M）を介さずに直接ＧＰＵＩＦ４８に転送する機能を持
つ。
【００２１】ＩＮＴＣ（割り込み制御回路）６１は、複
数のプロセッサからの割り込み要求を調停して、メイン
ＣＰＵ２０へINT0割り込みを送出する。
数のプロセッサからの割り込み要求を調停して、メイン
ＣＰＵ２０へINT0割り込みを送出する。
【００２２】ＤＭＡＣ（ＤＭＡコントローラ）１４は、
メインメモリ資源を共有して使用する複数のプロセッサ
のために、メインバスの調停を行いながらインテリジェ
ントにデータを分配する。転送は、各周辺プロセッサ、
メインメモリ、及びスクラッチパッドメモリ（ＳＰＲ）
の間で行われる。同時に、メインＣＰＵも含めたバスの
調停が行われる。
メインメモリ資源を共有して使用する複数のプロセッサ
のために、メインバスの調停を行いながらインテリジェ
ントにデータを分配する。転送は、各周辺プロセッサ、
メインメモリ、及びスクラッチパッドメモリ（ＳＰＲ）
の間で行われる。同時に、メインＣＰＵも含めたバスの
調停が行われる。
【００２３】すなわち、メインＣＰＵ２０内のＳＰＲ
（スクラッチパッドメモリ）２４は、定型処理に適した
ＤＭＡ可能な内部高速メモリであり、定型データの定型
処理に適したＤＭＡ機構として、ＶＰＥ４０の内蔵メモ
リ（VU-MEM）４４との間のデータ転送機構が用いられ、
また、定型データの非定型処理に適したＤＭＡ機構とし
て、ＶＰＥ３０内の内蔵メモリ（VU-MEM）３４との間の
データ転送機構が用いられる。
（スクラッチパッドメモリ）２４は、定型処理に適した
ＤＭＡ可能な内部高速メモリであり、定型データの定型
処理に適したＤＭＡ機構として、ＶＰＥ４０の内蔵メモ
リ（VU-MEM）４４との間のデータ転送機構が用いられ、
また、定型データの非定型処理に適したＤＭＡ機構とし
て、ＶＰＥ３０内の内蔵メモリ（VU-MEM）３４との間の
データ転送機構が用いられる。
【００２４】ＧＰＵＩＦ４８は、図１のメインバス１１
に接続された構成のＣＰＵシステムと、ＧＰＵ（グラフ
ィックプロセッサユニット）との間の通信のためのイン
ターフェースである。ＧＰＵには、ＶＰＥ４０のＶＵ
（ベクトルプロセッサユニット：ＦＭＡＣ４２及びＦＤ
ＩＶ４３）を経由する定型処理用のディスプレイリスト
と、メインＣＰＵ２０及びコプロセッサによって生成さ
れＦＩＦＯメモリ４９を介してＧＰＵに直接渡される例
外処理用のディスプレイリストとの２組のデータストリ
ームが並列して送られる。２つのストリームはＧＰＵＩ
Ｆ４８により調停され、時分割的にＧＰＵ７１へ転送さ
れる。
に接続された構成のＣＰＵシステムと、ＧＰＵ（グラフ
ィックプロセッサユニット）との間の通信のためのイン
ターフェースである。ＧＰＵには、ＶＰＥ４０のＶＵ
（ベクトルプロセッサユニット：ＦＭＡＣ４２及びＦＤ
ＩＶ４３）を経由する定型処理用のディスプレイリスト
と、メインＣＰＵ２０及びコプロセッサによって生成さ
れＦＩＦＯメモリ４９を介してＧＰＵに直接渡される例
外処理用のディスプレイリストとの２組のデータストリ
ームが並列して送られる。２つのストリームはＧＰＵＩ
Ｆ４８により調停され、時分割的にＧＰＵ７１へ転送さ
れる。
【００２５】ＭＤＥＣ６４は、いわゆるＭＰＥＧ２マク
ロブロックデコード機能、ＲＧＢ変換機能、ベクトル量
子化機能及びビットストリーム展開機能を備えた画像・
データ伸張機能を持つ。ここで、ＭＰＥＧとは、ＩＳＯ
／ＩＥＣ ＪＴＣ１／ＳＣ29（International Organiza
tion for Standardization / International Electrote
chnical Commission, Joint Technical Committee 1 /
Sub Committee 29：国際標準化機構／国際電気標準会議
合同技術委員会１／専門部会２９）の動画像圧縮符号
化の検討組織（Moving Picture Experts Group）の略称
であり、ＭＰＥＧ１標準としてISO11172が、ＭＰＥＧ２
標準としてISO13818がある。
ロブロックデコード機能、ＲＧＢ変換機能、ベクトル量
子化機能及びビットストリーム展開機能を備えた画像・
データ伸張機能を持つ。ここで、ＭＰＥＧとは、ＩＳＯ
／ＩＥＣ ＪＴＣ１／ＳＣ29（International Organiza
tion for Standardization / International Electrote
chnical Commission, Joint Technical Committee 1 /
Sub Committee 29：国際標準化機構／国際電気標準会議
合同技術委員会１／専門部会２９）の動画像圧縮符号
化の検討組織（Moving Picture Experts Group）の略称
であり、ＭＰＥＧ１標準としてISO11172が、ＭＰＥＧ２
標準としてISO13818がある。
【００２６】メインメモリ５０は、例えばＤＲＡＭ（ダ
イナミックランダムアクセスメモリ）で構成され、ＤＲ
ＡＭＣ（ＤＲＡＭコントローラ）５１を介してメインバ
ス１１に接続されている。
イナミックランダムアクセスメモリ）で構成され、ＤＲ
ＡＭＣ（ＤＲＡＭコントローラ）５１を介してメインバ
ス１１に接続されている。
【００２７】ＳＢＵＳＩＦ（サブバスインターフェー
ス）１３は、ＦＩＦＯと数個のレジスタを持ち、外部バ
ス（サブバス：ＳＢＵＳ）との間のデータのやりとりを
行う。
ス）１３は、ＦＩＦＯと数個のレジスタを持ち、外部バ
ス（サブバス：ＳＢＵＳ）との間のデータのやりとりを
行う。
【００２８】ここで図２は、図１に示すようなメインＣ
ＰＵシステムを、いわゆる家庭用のテレビゲーム機に適
用した場合の全体回路の概略構成を示している。
ＰＵシステムを、いわゆる家庭用のテレビゲーム機に適
用した場合の全体回路の概略構成を示している。
【００２９】この図２において、メインバス１１とサブ
バス１２とは、上記ＳＢＵＳＩＦ１３を介して接続され
ている。メインバス１１周辺の回路構成は、上記図１と
共に説明した通りであり、対応する部分に同じ指示符号
を付して説明を省略する。なお、ＧＰＵＩＦ４８を介し
て接続されるＧＰＵ７１には、フレームメモリ７２が接
続され、ＣＲＴＣ（陰極線管コントローラ）７３が設け
られている。また、サブバス１２にもＤＭＡＣ（ダイレ
クトメモリアクセスコントローラ）が接続されることを
考慮して、メインバス１１に接続されるＤＭＡＣ１４
を、メインＤＭＡＣとしている。
バス１２とは、上記ＳＢＵＳＩＦ１３を介して接続され
ている。メインバス１１周辺の回路構成は、上記図１と
共に説明した通りであり、対応する部分に同じ指示符号
を付して説明を省略する。なお、ＧＰＵＩＦ４８を介し
て接続されるＧＰＵ７１には、フレームメモリ７２が接
続され、ＣＲＴＣ（陰極線管コントローラ）７３が設け
られている。また、サブバス１２にもＤＭＡＣ（ダイレ
クトメモリアクセスコントローラ）が接続されることを
考慮して、メインバス１１に接続されるＤＭＡＣ１４
を、メインＤＭＡＣとしている。
【００３０】図２のサブバス１２には、サブＣＰＵ８
０、サブメモリ８１、サブＤＭＡＣ８２、起動プログラ
ムやＯＳ（オペレーティングシステム）等が記憶されて
いるＲＯＭ８３、音声処理装置（ＳＰＵ：Sound Proces
sing Unit） １５、通信制御部（ＡＴＭ）１５、ＣＤ−
ＲＯＭドライブ１６、及び入力部８５が接続されてい
る。入力部８５は、操作装置８６を接続するための接続
端子８７、図示しない他の装置からの画像データを受け
取るビデオ入力回路８８、及び図示しない他の装置から
の音声データを受け取るオーディオ入力回路８９を有し
ている。
０、サブメモリ８１、サブＤＭＡＣ８２、起動プログラ
ムやＯＳ（オペレーティングシステム）等が記憶されて
いるＲＯＭ８３、音声処理装置（ＳＰＵ：Sound Proces
sing Unit） １５、通信制御部（ＡＴＭ）１５、ＣＤ−
ＲＯＭドライブ１６、及び入力部８５が接続されてい
る。入力部８５は、操作装置８６を接続するための接続
端子８７、図示しない他の装置からの画像データを受け
取るビデオ入力回路８８、及び図示しない他の装置から
の音声データを受け取るオーディオ入力回路８９を有し
ている。
【００３１】この図２に示すようなゲーム機において、
メインＣＰＵ２０は、ゲーム機本体の起動時に、サブバ
ス１２に接続されているＲＯＭ８３から、ＳＢＵＳＩＦ
１３を介して起動プログラムを読み込み、その起動プロ
グラムを実行し、ＯＳを動作させる。
メインＣＰＵ２０は、ゲーム機本体の起動時に、サブバ
ス１２に接続されているＲＯＭ８３から、ＳＢＵＳＩＦ
１３を介して起動プログラムを読み込み、その起動プロ
グラムを実行し、ＯＳを動作させる。
【００３２】またメインＣＰＵ２０は、ＣＤ−ＲＯＭド
ライブ１６を制御し、ＣＤ−ＲＯＭドライブ１６にセッ
トされたＣＤ−ＲＯＭ等からアプリケーションプログラ
ムやデータを読み出し、メインメモリ５０に記憶させ
る。
ライブ１６を制御し、ＣＤ−ＲＯＭドライブ１６にセッ
トされたＣＤ−ＲＯＭ等からアプリケーションプログラ
ムやデータを読み出し、メインメモリ５０に記憶させ
る。
【００３３】さらに、メインＣＰＵ２０は、ＣＤ−ＲＯ
Ｍ等から読み出された例えば複数の基本図形（ポリゴ
ン）で構成された３次元オブジェクトのデータ、すなわ
ちポリゴンの頂点（代表点）の座標値等、に対して、第
１のＶＰＥ（ベクトルプロセッサ）３０と共に、非定型
処理用のデータ（ポリゴン定義情報等）を生成する。こ
のＶＰＥ３０は、浮動小数点の実数を演算する演算素子
ＶＵ（上記ＦＭＡＣ３２やＦＤＩＶ３３）を有し、並列
に浮動小数点演算を行う。
Ｍ等から読み出された例えば複数の基本図形（ポリゴ
ン）で構成された３次元オブジェクトのデータ、すなわ
ちポリゴンの頂点（代表点）の座標値等、に対して、第
１のＶＰＥ（ベクトルプロセッサ）３０と共に、非定型
処理用のデータ（ポリゴン定義情報等）を生成する。こ
のＶＰＥ３０は、浮動小数点の実数を演算する演算素子
ＶＵ（上記ＦＭＡＣ３２やＦＤＩＶ３３）を有し、並列
に浮動小数点演算を行う。
【００３４】すなわち、メインＣＰＵ２０と第１のＶＰ
Ｅ３０は、ジオメトリ処理の内のポリゴン谷での細かな
操作を必要とする処理、例えば、木の葉が風で揺れる様
子や、自動車のフロントウィンドウの雨滴等を表すポリ
ゴンデータを生成するような処理を行い、演算された頂
点情報やシェーディングモード情報等のポリゴン定義情
報をパケットとして、メインバス１１を介してメインメ
モリ５０に供給している。
Ｅ３０は、ジオメトリ処理の内のポリゴン谷での細かな
操作を必要とする処理、例えば、木の葉が風で揺れる様
子や、自動車のフロントウィンドウの雨滴等を表すポリ
ゴンデータを生成するような処理を行い、演算された頂
点情報やシェーディングモード情報等のポリゴン定義情
報をパケットとして、メインバス１１を介してメインメ
モリ５０に供給している。
【００３５】ポリゴン定義情報は、描画領域設定情報と
ポリゴン情報とからなる。描画領域設定情報は、描画領
域のフレームバッファアドレスにおけるオフセット座標
と、描画領域の外部にポリゴンの座標があった場合に、
描画をキャンセルするための描画クリッピング領域の座
標からなる。ポリゴン情報は、ポリゴン属性情報と頂点
情報とからなり、ポリゴン属性情報は、シェーディング
モード、αブレンディングモード、及びテクスチャマッ
ピングモード等を指定する情報であり、頂点情報は、頂
点描画領域内座標、頂点テクスチャ領域内座標、及び頂
点色等の情報である。
ポリゴン情報とからなる。描画領域設定情報は、描画領
域のフレームバッファアドレスにおけるオフセット座標
と、描画領域の外部にポリゴンの座標があった場合に、
描画をキャンセルするための描画クリッピング領域の座
標からなる。ポリゴン情報は、ポリゴン属性情報と頂点
情報とからなり、ポリゴン属性情報は、シェーディング
モード、αブレンディングモード、及びテクスチャマッ
ピングモード等を指定する情報であり、頂点情報は、頂
点描画領域内座標、頂点テクスチャ領域内座標、及び頂
点色等の情報である。
【００３６】一方、第２のＶＰＥ４０は、第１のＶＰＥ
３０の場合と同様に浮動小数点演算を行うものであり、
操作装置８６の操作とマトリクスの操作で画像を生成で
きるもの、すなわち、ＶＰＥ４０においてプログラムが
可能な程度の比較的簡単な処理（定型処理）用のデータ
（ポリゴン定義情報）等、の生成に用いられる。例え
ば、ビルや車等の簡単な形状の物体に対する透視変換、
平行光源計算、２次元曲面生成等の処理を行う。生成さ
れたポリゴン定義情報は、ＧＰＵＩＦ４８を介してＧＰ
Ｕ７１に供給される。
３０の場合と同様に浮動小数点演算を行うものであり、
操作装置８６の操作とマトリクスの操作で画像を生成で
きるもの、すなわち、ＶＰＥ４０においてプログラムが
可能な程度の比較的簡単な処理（定型処理）用のデータ
（ポリゴン定義情報）等、の生成に用いられる。例え
ば、ビルや車等の簡単な形状の物体に対する透視変換、
平行光源計算、２次元曲面生成等の処理を行う。生成さ
れたポリゴン定義情報は、ＧＰＵＩＦ４８を介してＧＰ
Ｕ７１に供給される。
【００３７】ＧＰＵＩＦ４８は、前述したように、メイ
ンメモリ５０からメインバス１１を介して供給されるメ
インＣＰＵ２０からのポリゴン定義情報と、第２のＶＰ
Ｅ４０より供給されるポリゴン定義情報とを、衝突しな
いように調停しながら、ＧＰＵ７１に供給する。
ンメモリ５０からメインバス１１を介して供給されるメ
インＣＰＵ２０からのポリゴン定義情報と、第２のＶＰ
Ｅ４０より供給されるポリゴン定義情報とを、衝突しな
いように調停しながら、ＧＰＵ７１に供給する。
【００３８】ＧＰＵ７１は、ＧＰＵＩＦ４８を介して供
給されたポリゴン定義情報に基づいて、フレームメモリ
７２にポリゴンを描画する。ＧＰＵ７１は、フレームメ
モリ７２をテクスチャメモリとしても使用でき、フレー
ムメモリ７２上のピクセルイメージをテクスチャとし
て、描画するポリゴンに貼り付けることができる。
給されたポリゴン定義情報に基づいて、フレームメモリ
７２にポリゴンを描画する。ＧＰＵ７１は、フレームメ
モリ７２をテクスチャメモリとしても使用でき、フレー
ムメモリ７２上のピクセルイメージをテクスチャとし
て、描画するポリゴンに貼り付けることができる。
【００３９】メインＤＭＡＣ４６は、メインバス１１に
接続されている各回路を対象としてＤＭＡ転送等の制御
を行うものであるが、さらに、ＳＢＵＳＩＦ１３の状態
に応じて、サブバス１２に接続されている各回路を対象
としてＤＭＡ転送等の制御を行うこともできる。
接続されている各回路を対象としてＤＭＡ転送等の制御
を行うものであるが、さらに、ＳＢＵＳＩＦ１３の状態
に応じて、サブバス１２に接続されている各回路を対象
としてＤＭＡ転送等の制御を行うこともできる。
【００４０】サブＣＰＵ８０は、ＲＯＭ８３に記憶され
ているプログラムに従って各種動作を行うものであり、
ＳＢＵＳＩＦ１３がメインバス１１とサブバス１２とを
切り離している状態においてのみ、サブバス１２に接続
されている各回路を対象としてＤＭＡ転送等の制御を行
う。
ているプログラムに従って各種動作を行うものであり、
ＳＢＵＳＩＦ１３がメインバス１１とサブバス１２とを
切り離している状態においてのみ、サブバス１２に接続
されている各回路を対象としてＤＭＡ転送等の制御を行
う。
【００４１】ＳＰＵ（音声処理装置）７６は、サブＣＰ
Ｕ８０やサブＤＭＡＣ８２から供給されるサウンドコマ
ンドに対応して、サウンドメモリ７７から音声データを
読み出してオーディオ出力として出力する。
Ｕ８０やサブＤＭＡＣ８２から供給されるサウンドコマ
ンドに対応して、サウンドメモリ７７から音声データを
読み出してオーディオ出力として出力する。
【００４２】ＡＴＭ（通信制御部）１５は、公衆回線等
に接続され、その回線を介してデータの送受信を行う。
に接続され、その回線を介してデータの送受信を行う。
【００４３】次に、図３以降を参照しながら、本発明の
実施の形態における定型処理動作について説明する。
実施の形態における定型処理動作について説明する。
【００４４】先ず図３は整数定型データの整数処理の場
合のデータパスを示している。この図３において、メイ
ンメモリ５０内の整数定型データ５２は、ＤＭＡＣ１４
のＤＭＡ（ダイレクトメモリアクセス）により、メイン
ＣＰＵ２０のＳＰＲ（スクラッチパッドメモリ）２４に
バースト転送される。転送されたデータは、ＣＰＵコア
２１の並列演算機構のＳＩＭＤ（Single Instruction s
tream MultipleData stream）命令を用い、ＳＰＲ２４
をワークエリアにして定型処理及び非定型処理される。
処理後のデータは、再びＤＭＡにより、メインメモリ５
０やＧＰＵ７１等の専用デバイスへバースト転送され
る。この場合のバーストリード長を長くすることによ
り、高速転送が行え、通常のキャッシュ機構より高速の
処理が可能となる。
合のデータパスを示している。この図３において、メイ
ンメモリ５０内の整数定型データ５２は、ＤＭＡＣ１４
のＤＭＡ（ダイレクトメモリアクセス）により、メイン
ＣＰＵ２０のＳＰＲ（スクラッチパッドメモリ）２４に
バースト転送される。転送されたデータは、ＣＰＵコア
２１の並列演算機構のＳＩＭＤ（Single Instruction s
tream MultipleData stream）命令を用い、ＳＰＲ２４
をワークエリアにして定型処理及び非定型処理される。
処理後のデータは、再びＤＭＡにより、メインメモリ５
０やＧＰＵ７１等の専用デバイスへバースト転送され
る。この場合のバーストリード長を長くすることによ
り、高速転送が行え、通常のキャッシュ機構より高速の
処理が可能となる。
【００４５】次に、図４及び図５は、整数及び浮動小数
点型データの浮動小数点処理データパスを示している、
定型データは、先ず定型処理か非定型処理かに分類さ
れ、定型、非定型それぞれのＤＭＡチャネルにセットさ
れる。
点型データの浮動小数点処理データパスを示している、
定型データは、先ず定型処理か非定型処理かに分類さ
れ、定型、非定型それぞれのＤＭＡチャネルにセットさ
れる。
【００４６】図４に示す定型データの定型処理のＤＭＡ
チャネルでは、メインメモリ５０内の定型データ５３
は、ＤＭＡＣ１４により、ＶＰＥ（浮動小数点ベクトル
プロセッサ）４０の高速内部メモリ（VU-MEM）４４に、
データ展開機構であるＰＫＥ（パケットエンジン）４５
を介してバースト転送され展開される。また、メインメ
モリ５０上の定型処理プログラム５４も、ＤＭＡにより
microMEM（マイクロメモリ）４１に転送され展開され
る。VU-MEM４４に転送され展開されたデータは、microM
EM４１のマイクロプログラムに従い、ＶＰＥ４０の浮動
小数点ベクトル命令を用いてVU-MEM４４に上で定型処理
される。上記マイクロプログラムについては、後述する
ように、処理に応じて、microMEM４１上の常駐プログラ
ムか、又は、データと関連してＤＭＡによりメインメモ
リ５０からmicroMEM４１にバースト転送されるデータ依
存の非常駐プログラムが、転送されるデータ内のタグ命
令のプログラムスタート（Program Start） 命令により
起動される。定型処理で処理しきれない部分は、VU-MEM
４４からメインＣＰＵ２０内のＳＰＲ（スクラッチパッ
ドメモリ）２４へのＤＭＡチャネルを用いてデータ転送
し、メインＣＰＵ２０とコプロセッサ２７、３０とによ
り、ＳＰＲ２４上で非定型処理される。
チャネルでは、メインメモリ５０内の定型データ５３
は、ＤＭＡＣ１４により、ＶＰＥ（浮動小数点ベクトル
プロセッサ）４０の高速内部メモリ（VU-MEM）４４に、
データ展開機構であるＰＫＥ（パケットエンジン）４５
を介してバースト転送され展開される。また、メインメ
モリ５０上の定型処理プログラム５４も、ＤＭＡにより
microMEM（マイクロメモリ）４１に転送され展開され
る。VU-MEM４４に転送され展開されたデータは、microM
EM４１のマイクロプログラムに従い、ＶＰＥ４０の浮動
小数点ベクトル命令を用いてVU-MEM４４に上で定型処理
される。上記マイクロプログラムについては、後述する
ように、処理に応じて、microMEM４１上の常駐プログラ
ムか、又は、データと関連してＤＭＡによりメインメモ
リ５０からmicroMEM４１にバースト転送されるデータ依
存の非常駐プログラムが、転送されるデータ内のタグ命
令のプログラムスタート（Program Start） 命令により
起動される。定型処理で処理しきれない部分は、VU-MEM
４４からメインＣＰＵ２０内のＳＰＲ（スクラッチパッ
ドメモリ）２４へのＤＭＡチャネルを用いてデータ転送
し、メインＣＰＵ２０とコプロセッサ２７、３０とによ
り、ＳＰＲ２４上で非定型処理される。
【００４７】図５に示す定型データの非定型処理のＤＭ
Ａチャネルでは、メインメモリ５０内の定型データ５５
は、浮動小数点ベクトルコプロセッサであるＶＰＥ３０
内の内部高速メモリ（VU-MEM）３４に、データ展開機構
であるＰＫＥ（パケットエンジン）３５を介してバース
ト転送され展開される。VU-MEM３４に転送され展開され
たデータは、メインＣＰＵ２０で起動されるmicroMEM３
１のマイクロプログラム、あるいはコプロセッサ命令に
従い、ＶＰＥ３０の浮動小数点ベクトル命令を用いて非
定型処理される。この実施の形態では、処理後のデータ
は、メインＣＰＵ２０でパッキングし、ＳＰＲ２４を介
してＧＰＵ７１もしくはメインメモリ５０にＤＭＡ転送
される。
Ａチャネルでは、メインメモリ５０内の定型データ５５
は、浮動小数点ベクトルコプロセッサであるＶＰＥ３０
内の内部高速メモリ（VU-MEM）３４に、データ展開機構
であるＰＫＥ（パケットエンジン）３５を介してバース
ト転送され展開される。VU-MEM３４に転送され展開され
たデータは、メインＣＰＵ２０で起動されるmicroMEM３
１のマイクロプログラム、あるいはコプロセッサ命令に
従い、ＶＰＥ３０の浮動小数点ベクトル命令を用いて非
定型処理される。この実施の形態では、処理後のデータ
は、メインＣＰＵ２０でパッキングし、ＳＰＲ２４を介
してＧＰＵ７１もしくはメインメモリ５０にＤＭＡ転送
される。
【００４８】次に、図６にデータ及びプログラムのＤＭ
Ａパケットの一例を示す、この図６に示すように、ＤＭ
Ａパケットは、ＤＭＡＣ１４へのメタ命令であるタグ命
令（DMA-Tag） に続いて、データ展開機構であるＰＫＥ
（パケットエンジン）へのＰＫＥ命令が配置され、その
後にプログラム本体あるいはデータ本体が配置されて成
っている。ＰＫＥ命令は、ＰＫＥへのデータ転送・展開
命令やプログラム転送・起動命令であり、図６の例で
は、ＰＫＥ命令ａがプログラム展開命令、ＰＫＥ命令ｂ
がデータ展開命令、ＰＫＥ命令ｃがプログラムスタート
命令である。
Ａパケットの一例を示す、この図６に示すように、ＤＭ
Ａパケットは、ＤＭＡＣ１４へのメタ命令であるタグ命
令（DMA-Tag） に続いて、データ展開機構であるＰＫＥ
（パケットエンジン）へのＰＫＥ命令が配置され、その
後にプログラム本体あるいはデータ本体が配置されて成
っている。ＰＫＥ命令は、ＰＫＥへのデータ転送・展開
命令やプログラム転送・起動命令であり、図６の例で
は、ＰＫＥ命令ａがプログラム展開命令、ＰＫＥ命令ｂ
がデータ展開命令、ＰＫＥ命令ｃがプログラムスタート
命令である。
【００４９】先ず、メインＣＰＵ２０により起動された
ＤＭＡは、パケット内のメタ命令に従いリンクされたパ
ケットを次々にＶＰＥのＰＫＥへ転送する。ＰＫＥは、
パケット内のＰＫＥ命令に従い、ＶＰＥの内部高速メモ
リ（VU-MEM）へのパケット内のデータ展開、microMEM
（マイクロメモリ）へのパケット内のプログラムの転
送、及びＶＰＥのマイクロプログラムの起動を行う。
ＤＭＡは、パケット内のメタ命令に従いリンクされたパ
ケットを次々にＶＰＥのＰＫＥへ転送する。ＰＫＥは、
パケット内のＰＫＥ命令に従い、ＶＰＥの内部高速メモ
リ（VU-MEM）へのパケット内のデータ展開、microMEM
（マイクロメモリ）へのパケット内のプログラムの転
送、及びＶＰＥのマイクロプログラムの起動を行う。
【００５０】次に、図７に、ＤＭＡパケットを用いたＶ
ＰＥ４０のプログラミングの一例を示す。この図７中の
各ＤＭＡパケットに付した符号Ｔ１，Ｔ２，・・・は、
ＤＭＡパケットの転送順序を示し、この順にＶＰＥ４０
のmicroMEM４１やVU-MEM４４にＤＭＡ転送が行われる。
また、各ＰＫＥ命令の内、ＰＫＥ命令ａはマトリクス
（Matrix）の設定を行うデータ展開命令であり、ＰＫＥ
命令ｂはポリゴンの頂点（Vertex）の設定を行うデータ
展開命令であり、ＰＫＥ命令ｃは常駐プログラムの起動
（Program Start） 命令であり、ＰＫＥ命令ｄはプログ
ラム転送命令であり、ＰＫＥ命令ｅは非常駐プログラム
の起動（Program Start） 命令である。また、ＤＭＡパ
ケット内のＤＭＡ−ＴａｇのＤＭＡＣ１４へのメタ命令
として、図７の例では、call, ret, refが示されてい
る。call命令は、タグに続くデータを指定個数だけＤＭ
Ａ転送した後、パケットの次のアドレスをＤＭＡアドレ
ススタックにプッシュし、指定アドレスで示される次の
メタ命令を実行する。ret 命令は、タグに続くデータを
指定個数だけＤＭＡ転送した後、ＤＭＡアドレススタッ
クからアドレスをポップし、ポップしたアドレスで示さ
れるメタ命令を実行する。ref 命令は、メタ命令で指定
されたアドレスのデータを指定個数だけＤＭＡ転送した
後、パケットの次のアドレスのメタ命令を実行するもの
であり、図７の例では、メタ命令の次の２個のデータは
指定されたアドレスのデータを転送する前にＤＭＡ転送
される。
ＰＥ４０のプログラミングの一例を示す。この図７中の
各ＤＭＡパケットに付した符号Ｔ１，Ｔ２，・・・は、
ＤＭＡパケットの転送順序を示し、この順にＶＰＥ４０
のmicroMEM４１やVU-MEM４４にＤＭＡ転送が行われる。
また、各ＰＫＥ命令の内、ＰＫＥ命令ａはマトリクス
（Matrix）の設定を行うデータ展開命令であり、ＰＫＥ
命令ｂはポリゴンの頂点（Vertex）の設定を行うデータ
展開命令であり、ＰＫＥ命令ｃは常駐プログラムの起動
（Program Start） 命令であり、ＰＫＥ命令ｄはプログ
ラム転送命令であり、ＰＫＥ命令ｅは非常駐プログラム
の起動（Program Start） 命令である。また、ＤＭＡパ
ケット内のＤＭＡ−ＴａｇのＤＭＡＣ１４へのメタ命令
として、図７の例では、call, ret, refが示されてい
る。call命令は、タグに続くデータを指定個数だけＤＭ
Ａ転送した後、パケットの次のアドレスをＤＭＡアドレ
ススタックにプッシュし、指定アドレスで示される次の
メタ命令を実行する。ret 命令は、タグに続くデータを
指定個数だけＤＭＡ転送した後、ＤＭＡアドレススタッ
クからアドレスをポップし、ポップしたアドレスで示さ
れるメタ命令を実行する。ref 命令は、メタ命令で指定
されたアドレスのデータを指定個数だけＤＭＡ転送した
後、パケットの次のアドレスのメタ命令を実行するもの
であり、図７の例では、メタ命令の次の２個のデータは
指定されたアドレスのデータを転送する前にＤＭＡ転送
される。
【００５１】例えば、図７のプログラムにおいては、プ
ログラムが開始されたときのＤＭＡ−Ｔａｇのメタ命令
がcallであるから、Ｔ１のデータ（matrix）の転送及び
展開が終了すると、Ｔ２のタグ命令ret を実行し、Ｔ２
のデータ（vertex）の転送及び展開を行って、ＰＫＥ命
令ｃにより常駐プログラムが実行された後、上記Ｔ１の
次のＴ３のタグ命令に移行する。このように、各ＤＭＡ
パケットのタグ命令に従って、図７のＴ１〜Ｔ１０の順
にデータ転送及びプログラムの実行が行われる。ここ
で、例えば、Ｔ１０のＤＭＡパケットにおいては、ＰＫ
Ｅ命令ｄでパケット内のプログラム転送が行われた後、
ＰＫＥ命令ｅでこの転送されたプログラム（非常駐プロ
グラム）の実行が開始される。
ログラムが開始されたときのＤＭＡ−Ｔａｇのメタ命令
がcallであるから、Ｔ１のデータ（matrix）の転送及び
展開が終了すると、Ｔ２のタグ命令ret を実行し、Ｔ２
のデータ（vertex）の転送及び展開を行って、ＰＫＥ命
令ｃにより常駐プログラムが実行された後、上記Ｔ１の
次のＴ３のタグ命令に移行する。このように、各ＤＭＡ
パケットのタグ命令に従って、図７のＴ１〜Ｔ１０の順
にデータ転送及びプログラムの実行が行われる。ここ
で、例えば、Ｔ１０のＤＭＡパケットにおいては、ＰＫ
Ｅ命令ｄでパケット内のプログラム転送が行われた後、
ＰＫＥ命令ｅでこの転送されたプログラム（非常駐プロ
グラム）の実行が開始される。
【００５２】次に、この図７に示すような、データ、プ
ログラム、プログラム起動命令を内蔵するパケットをＤ
ＭＡのメタ命令で接続したデータフロー型定型処理プロ
グラムのプログラミング手順の一例について、図８を参
照しながら説明する。
ログラム、プログラム起動命令を内蔵するパケットをＤ
ＭＡのメタ命令で接続したデータフロー型定型処理プロ
グラムのプログラミング手順の一例について、図８を参
照しながら説明する。
【００５３】図８の最初のステップＳ１において、プロ
グラマは、定型処理しようとする処理データの構造を決
定する。次のステップＳ２では、ステップＳ１で構造決
定されたデータのＣＰＵ２０を用いた通常のプログラム
言語（例えばＣ言語等）による定型処理プログラムを作
成し、そのプログラムが正しく動作するかの動作検証を
行う。次のステップＳ３では、例えばＣプログラムの一
部をアセンブラで記述する等の修整を施すことにより、
上記プログラムをＣＰＵ２０とＶＰＥ（浮動小数点ベク
トルコプロセッサ）３０を用いたプログラムに書き換
え、動作検証をする。次に、ステップＳ４に進み、上記
データをＤＭＡのパケットにして、内部高速メモリ（Ｓ
ＰＲ）２４へＤＭＡ転送する形式に書き換え、動作検証
する。次のステップＳ５では、上記プログラムの定型デ
ータからＶＰＥ３０までのＣＰＵ２０による展開転送プ
ログラムを、ＰＫＥ（データ展開装置）の命令に書き換
え、新たにＤＭＡパケット化し、ＶＰＥ３０内の高速内
部メモリ（VU-MEM）にＰＫＥ３５を用いて展開し、ＶＰ
Ｅ３０のマイクロプログラムで処理する形式に書き換
え、動作検証する。次に、ステップＳ６では、上記プロ
グラムをＶＰＥ４０の処理に書き換え、マイクロプログ
ラムもＤＭＡパケット化し、ＤＭＡメタ命令でデータパ
ケットと接続し、データフロー型の定型処理プログラム
とする。さらに、ステップＳ７で、ＤＭＡメタ命令を用
いてデータパケットの共有化や処理パケットの順序を制
御して、メモリ効率を上げたり、データや非常駐プログ
ラムパケットの転送を減らすようないわゆるチューニン
グを行う。
グラマは、定型処理しようとする処理データの構造を決
定する。次のステップＳ２では、ステップＳ１で構造決
定されたデータのＣＰＵ２０を用いた通常のプログラム
言語（例えばＣ言語等）による定型処理プログラムを作
成し、そのプログラムが正しく動作するかの動作検証を
行う。次のステップＳ３では、例えばＣプログラムの一
部をアセンブラで記述する等の修整を施すことにより、
上記プログラムをＣＰＵ２０とＶＰＥ（浮動小数点ベク
トルコプロセッサ）３０を用いたプログラムに書き換
え、動作検証をする。次に、ステップＳ４に進み、上記
データをＤＭＡのパケットにして、内部高速メモリ（Ｓ
ＰＲ）２４へＤＭＡ転送する形式に書き換え、動作検証
する。次のステップＳ５では、上記プログラムの定型デ
ータからＶＰＥ３０までのＣＰＵ２０による展開転送プ
ログラムを、ＰＫＥ（データ展開装置）の命令に書き換
え、新たにＤＭＡパケット化し、ＶＰＥ３０内の高速内
部メモリ（VU-MEM）にＰＫＥ３５を用いて展開し、ＶＰ
Ｅ３０のマイクロプログラムで処理する形式に書き換
え、動作検証する。次に、ステップＳ６では、上記プロ
グラムをＶＰＥ４０の処理に書き換え、マイクロプログ
ラムもＤＭＡパケット化し、ＤＭＡメタ命令でデータパ
ケットと接続し、データフロー型の定型処理プログラム
とする。さらに、ステップＳ７で、ＤＭＡメタ命令を用
いてデータパケットの共有化や処理パケットの順序を制
御して、メモリ効率を上げたり、データや非常駐プログ
ラムパケットの転送を減らすようないわゆるチューニン
グを行う。
【００５４】以上説明した本発明の実施の形態によれ
ば、定型データに対する定型処理、定型データに対する
非定型処理、一般的な非定型処理等、処理形態に適した
データパス、データ転送形式、キャッシュ機構、演算装
置を備えることにより、種々の処理形態に対して効率の
よい処理が実現できる。
ば、定型データに対する定型処理、定型データに対する
非定型処理、一般的な非定型処理等、処理形態に適した
データパス、データ転送形式、キャッシュ機構、演算装
置を備えることにより、種々の処理形態に対して効率の
よい処理が実現できる。
【００５５】特に、３Ｄグラフィックス処理のような大
量の定型データを処理し、かつ柔軟性のある処理を要求
されるＶＲＭＬ（Virtual Reality Modeling Languag
e） やゲーム等を効率よく柔軟に処理することができ
る。
量の定型データを処理し、かつ柔軟性のある処理を要求
されるＶＲＭＬ（Virtual Reality Modeling Languag
e） やゲーム等を効率よく柔軟に処理することができ
る。
【００５６】また、ベクトル演算機やＳＩＭＤ型命令群
等の定型処理に適した演算機に対してＤＭＡ転送やスク
ラッチパッドメモリや、データ展開機能付き内蔵高速メ
モリにより、通常のキャッシュ機構よりも適切なバース
トデータ転送量の設定や、無駄のないキャッシュ利用が
可能となる。また、定型データ、非定型処理のデータパ
スを持ち、高速で柔軟な処理が実現できる。
等の定型処理に適した演算機に対してＤＭＡ転送やスク
ラッチパッドメモリや、データ展開機能付き内蔵高速メ
モリにより、通常のキャッシュ機構よりも適切なバース
トデータ転送量の設定や、無駄のないキャッシュ利用が
可能となる。また、定型データ、非定型処理のデータパ
スを持ち、高速で柔軟な処理が実現できる。
【００５７】なお、本発明は上記実施の形態のみに限定
されるものではなく、例えば、上記実施の形態では、メ
インＣＰＵ２０に、ＦＰＵ２７、ＶＰＥ３０、４０を接
続して成る構成を示しているが、これらの一部を設ける
構成の場合にも本発明を適用できる。また、本発明を家
庭用のテレビゲーム機に適用した例について説明した
が、この他種々の装置に適用できる。
されるものではなく、例えば、上記実施の形態では、メ
インＣＰＵ２０に、ＦＰＵ２７、ＶＰＥ３０、４０を接
続して成る構成を示しているが、これらの一部を設ける
構成の場合にも本発明を適用できる。また、本発明を家
庭用のテレビゲーム機に適用した例について説明した
が、この他種々の装置に適用できる。
【００５８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、並列演算処理手段、キャッシュ記憶手段、及
び内部高速記憶手段を少なくとも有するメインプロセッ
サ部の内部高速記憶手段とメイン記憶手段との間を、ダ
イレクトメモリアクセス制御部によりダイレクトメモリ
アクセス転送制御を行っているため、定型処理、特に整
数定型データの処理が効率よく行える。
によれば、並列演算処理手段、キャッシュ記憶手段、及
び内部高速記憶手段を少なくとも有するメインプロセッ
サ部の内部高速記憶手段とメイン記憶手段との間を、ダ
イレクトメモリアクセス制御部によりダイレクトメモリ
アクセス転送制御を行っているため、定型処理、特に整
数定型データの処理が効率よく行える。
【００５９】この構成に加えて、さらに、ベクトル演算
手段、及びダイレクトメモリアクセス可能な高速内部記
憶手段を少なくとも有する浮動小数点ベクトルプロセッ
サ部を設けることにより、定型データの定型処理が効率
よく行え、この浮動小数点ベクトルプロセッサを２つ設
けて、一方のベクトルプロセッサをメインプロセッサ部
に密結合してコプロセッサとして使用することにより定
型データの非定型処理が効率よく行え、他方のベクトル
プロセッサにより定型データの定型処理が効率よく行え
る。
手段、及びダイレクトメモリアクセス可能な高速内部記
憶手段を少なくとも有する浮動小数点ベクトルプロセッ
サ部を設けることにより、定型データの定型処理が効率
よく行え、この浮動小数点ベクトルプロセッサを２つ設
けて、一方のベクトルプロセッサをメインプロセッサ部
に密結合してコプロセッサとして使用することにより定
型データの非定型処理が効率よく行え、他方のベクトル
プロセッサにより定型データの定型処理が効率よく行え
る。
【００６０】また、本発明によれば、非定型処理に有効
な通常のキャッシュ記憶手段を備えたメインプロセッサ
部に加え、定型データの定型処理に適したダイレクトメ
モリアクセスによるデータ転送機構と高速内部メモリを
持つベクトルプロセッサと、定型データの非定型処理に
適したダイレクトメモリアクセスによるデータ転送機構
と高速内部メモリを持つ密結合型のベクトルコプロセッ
サとを有することにより、種々の処理形態に対して効率
のよい処理が実現できる。
な通常のキャッシュ記憶手段を備えたメインプロセッサ
部に加え、定型データの定型処理に適したダイレクトメ
モリアクセスによるデータ転送機構と高速内部メモリを
持つベクトルプロセッサと、定型データの非定型処理に
適したダイレクトメモリアクセスによるデータ転送機構
と高速内部メモリを持つ密結合型のベクトルコプロセッ
サとを有することにより、種々の処理形態に対して効率
のよい処理が実現できる。
【００６１】また、本発明によれば、非定型処理に有効
な通常のキャッシュ記憶手段と、定型処理に適したダイ
レクトメモリアクセス可能な内部高速記憶手段を備えた
メインプロセッサ部に加え、定型データの定型処理に適
したダイレクトメモリアクセスによるデータ転送機構と
高速内部メモリを持つベクトルプロセッサと、定型デー
タの非定型処理時に働く上記メインプロセッサ部の内部
高速記憶手段と上記ベクトルプロセッサ内の高速内部メ
モリとの間のダイレクトメモリアクセス機構を有するこ
とにより、非定型処理、定型データに対する定型処理及
び非定型処理等をそれぞれ効率よく行うことができる。
な通常のキャッシュ記憶手段と、定型処理に適したダイ
レクトメモリアクセス可能な内部高速記憶手段を備えた
メインプロセッサ部に加え、定型データの定型処理に適
したダイレクトメモリアクセスによるデータ転送機構と
高速内部メモリを持つベクトルプロセッサと、定型デー
タの非定型処理時に働く上記メインプロセッサ部の内部
高速記憶手段と上記ベクトルプロセッサ内の高速内部メ
モリとの間のダイレクトメモリアクセス機構を有するこ
とにより、非定型処理、定型データに対する定型処理及
び非定型処理等をそれぞれ効率よく行うことができる。
【図１】本発明の実施の形態の概略構成を示すブロック
図である。
図である。
【図２】本発明の実施の形態が適用されるテレビゲーム
機の全体回路の概略構成の一例を示すブロック図であ
る。
機の全体回路の概略構成の一例を示すブロック図であ
る。
【図３】本発明の実施の形態における整数定型処理動作
の一例を示すブロック図である。
の一例を示すブロック図である。
【図４】本発明の実施の形態における定型データの定型
処理動作の一例を示すブロック図である。
処理動作の一例を示すブロック図である。
【図５】本発明の実施の形態における定型データの非定
型処理動作の一例を示すブロック図である。
型処理動作の一例を示すブロック図である。
【図６】本発明の実施の形態に用いられるＤＭＡパケッ
トの一例を示す図である。
トの一例を示す図である。
【図７】本発明の実施の形態におけるＤＭＡパケットの
プログラムの一例を示す図である。
プログラムの一例を示す図である。
【図８】本発明の実施の形態におけるＤＭＡパケットの
プログラミングの一例を説明するためのフローチャート
である。
プログラミングの一例を説明するためのフローチャート
である。
１１ 第１のバス、 １２ 第２のバス、 １４ ＤＭ
Ａ（ダイレクトメモリアクセス）コントローラ、 ２０
メインＣＰＵ、 ２１ ＣＰＵコア、 ２２命令キャ
ッシュ、 ２３ データキャッシュ、 ２４ ＳＰＲ
（スクラッチパッドメモリ）、 ２７ ＦＰＵ（浮動小
数点コプロセッサ）、 ３０，４０ ＶＰＥ（浮動小数
点ベクトルプロセッサ）、 ３１，４１ マイクロメモ
リ、 ３４，４４ VU-MEM（高速内部メモリ）
Ａ（ダイレクトメモリアクセス）コントローラ、 ２０
メインＣＰＵ、 ２１ ＣＰＵコア、 ２２命令キャ
ッシュ、 ２３ データキャッシュ、 ２４ ＳＰＲ
（スクラッチパッドメモリ）、 ２７ ＦＰＵ（浮動小
数点コプロセッサ）、 ３０，４０ ＶＰＥ（浮動小数
点ベクトルプロセッサ）、 ３１，４１ マイクロメモ
リ、 ３４，４４ VU-MEM（高速内部メモリ）
Claims (7)
- 【請求項１】 並列演算処理手段、キャッシュ記憶手
段、及びダイレクトメモリアクセス可能な内部高速記憶
手段を少なくとも有するメインプロセッサ部と、 メイン記憶手段と、 上記メインプロセッサ部の上記内部高速記憶手段と上記
メイン記憶手段との間のダイレクトメモリアクセス転送
制御を行うダイレクトメモリアクセス制御部とがメイン
バスを介して接続されて成ることを特徴とする情報処理
装置。 - 【請求項２】 上記メインバスには、ベクトル演算手
段、及びダイレクトメモリアクセス可能な高速内部記憶
手段を少なくとも有する浮動小数点ベクトルプロセッサ
部が接続されて成ることを特徴とする請求項１記載の情
報処理装置。 - 【請求項３】 上記浮動小数点ベクトルプロセッサ部内
の高速内部記憶手段は、上記メインプロセッサ部の内部
高速記憶手段へのダイレクトメモリアクセス転送可能に
構成されていることを特徴とする請求項２記載の情報処
理装置。 - 【請求項４】 演算処理手段、及びキャッシュ記憶手段
を少なくとも有するメインプロセッサ部と、 メイン記憶手段と、 ベクトル演算手段、及びダイレクトメモリアクセス可能
な高速内部記憶手段を少なくとも有する浮動小数点ベク
トルプロセッサ部と、 上記ベクトルプロセッサ部の上記高速内部記憶手段と上
記メイン記憶手段との間のダイレクトメモリアクセス転
送制御を行うダイレクトメモリアクセス制御部とがメイ
ンバスを介して接続されて成ることを特徴とする情報処
理装置。 - 【請求項５】 上記浮動小数点ベクトルプロセッサ部
は、上記メインプロセッサ部に対して密結合されてコプ
ロセッサとされることを特徴とする請求項４記載の情報
処理装置。 - 【請求項６】 上記浮動小数点ベクトルプロセッサ部
は、第１のベクトルプロセッサと第２のベクトルプロセ
ッサとから成り、上記第１のベクトルプロセッサは上記
メインプロセッサ部に対して密結合されてコプロセッサ
とされることを特徴とする請求項４記載の情報処理装
置。 - 【請求項７】 上記メインプロセッサ部は、上記ダイレ
クトメモリアクセス制御部により上記メイン記憶手段と
の間でダイレクトメモリアクセス転送制御される内部高
速記憶手段を有することを特徴とする請求項４記載の情
報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226892A JPH1165989A (ja) | 1997-08-22 | 1997-08-22 | 情報処理装置 |
| US09/135,724 US6427201B1 (en) | 1997-08-22 | 1998-08-18 | Information processing apparatus for entertainment system utilizing DMA-controlled high-speed transfer and processing of routine data |
| KR1019980033944A KR100527324B1 (ko) | 1997-08-22 | 1998-08-21 | 정보처리장치 |
| CNB981186440A CN1203428C (zh) | 1997-08-22 | 1998-08-21 | 信息处理装置 |
| US10/154,110 US6647486B2 (en) | 1997-08-22 | 2002-05-22 | Information processing apparatus for entertainment system utilizing DMA-controlled high-speed transfer and processing of routine data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226892A JPH1165989A (ja) | 1997-08-22 | 1997-08-22 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165989A true JPH1165989A (ja) | 1999-03-09 |
Family
ID=16852228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226892A Pending JPH1165989A (ja) | 1997-08-22 | 1997-08-22 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6427201B1 (ja) |
| JP (1) | JPH1165989A (ja) |
| KR (1) | KR100527324B1 (ja) |
| CN (1) | CN1203428C (ja) |
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| US10230991B2 (en) | 2003-08-21 | 2019-03-12 | Socionext Inc. | Signal-processing apparatus including a second processor that, after receiving an instruction from a first processor, independantly controls a second data processing unit without further instrcuction from the first processor |
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- 2002-05-22 US US10/154,110 patent/US6647486B2/en not_active Expired - Lifetime
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