JP2004509499A - デュアルエッジm/nカウンタ - Google Patents
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Abstract
【選択図】図1
Description
発明の背景
発明の分野
本発明は、ディジタル電子回路およびシステムに関する。とくに、本発明はカウンタに関する。
【0002】
本発明は、個々の応用の例示的な実施形態に関連して本明細書に記載されているが、本明細書は、これらの実施形態に制限されないことを理解すべきである。本明細書に記載されている教示を理解できる当業者には、本発明の技術的範囲内における追加の変更、応用、および実施形態、並びに本発明が相当に利用される追加の分野が分かるであろう。
【0003】
関連技術の説明
種々のディジタル回路では、イベントを追跡するのに、カウンタを使用している。さらに加えて、クロック信号と他の波形とを合成するのにも、カウンタを使用している。通常は、カウンタを使用して、第1の(より高い)クロック周波数から、第2の(より低い)クロック周波数を合成する。一般的に使用されているのは、簡単なM/N D形のカウンタである(なお、MおよびNは整数であり、Dはデューティーサイクルを表わし、Mは合成クロック信号の所望の周波数を表わし、Nは源または基準のクロックの周波数を表わす)。
【0004】
カウンタは、通常はライジングエッジカウンタであって、ライジングエッジカウンタでは、第1のクロック周波数からパルスを計数して、第2のクロック周波数においてパルスを定期的に出力する。したがって、M/Nカウンタは、基準クロックのNのライジングエッジパルスを計数した後で、Mパルスを出力する。
【0005】
これは、第1のクロック周波数が第2のクロック周波数の整数倍であるときは、比較的に簡単である。しかしながら、第1のクロックが第2のクロックの整数倍でないときは、クロック合成のタスクは、多少より困難になる。例えば、基準クロックが5メガヘルツ(megahertz, MHz)のクロックであり、1.5メガヘルツのクロックを合成することが必要であるときは、従来の教示にしたがうと、M/Nカウンタは、M=3およびN=10にプログラムされ、基準クロックを3/10によって効果的に乗算するか、または基準クロックの10クロックパルスごとに3クロックパルスを出力する。通常は、カウンタの分解能は、全1クロック期間である。この誤差、すなわち実例において、200ナノ秒、すなわち5メガヘルツの基準クロックの1クロック期間は、当業者にはジッタとして知られている。従来のM/N:Dカウンタで合成されるクロック信号が、クロックジッタを必要以上に受けるのは、従来のM/N:Dカウンタは、カウンタ列(counter sequence)において、同じ点、すなわちロールオーバー点(rollover point)から出力クロックエッジを生成するからである。したがって、理想的な出力クロックエッジは、カウンタ期間の最後のクロックエッジと、ロールオーバのクロックエッジとの間の任意の場所に常に存在するので、出力クロックジッタは、ゼロから入力基準クロック期間において変化する。
【0006】
都合が悪いことには、一定の高精度の応用では、このようなジッタを許容できない。1つのこのような応用には、ユニバーサルシリアルバス(Universal Serial Bus, USB)の応用がある。この応用では、ジッタは、クロック回復処理を妨害するので、許容できない。別の例示的な応用には、アナログ対ディジタル変換の応用がある。これらの応用および他の応用では、M/N:Dカウンタが高周波数を処理することが重要である。しかしながら、この技術においてよく知られているように、M/N:Dカウンタの入力クロック周波数の範囲は、出力クロックにおけるジッタ量に直接的に相関する。
【0007】
したがって、この技術において、ジッタの影響が改善されている、改良形のM/Nカウンタが必要とされている。
【0008】
発明の概要
本発明のカウンタは、この技術における必要に対応している。例示的な実施形態では、本発明のカウンタには、第1のカウンタ段、前記第1のカウンタ段に接続されたルックアヘッド回路入力、前記カウンタの出力として、前記第1のカウンタ段の出力か、または前記ルックアヘッド回路の出力かを選ぶ選択回路とが構成されている。
【0009】
特定の実施形態では、第1のカウンタ段は、毎秒Xサイクルの周波数を有する第1のクロック信号を受信し、毎秒((M/N)*X)の周波数を有する第2のクロック信号を出力するようにされている。第1のカウンタ段にはアキュムレータが構成されていて、アキュムレータは、瞬間計数がN−Mの値を越えるときにロールオーバー点を有する。
【0010】
ルックアヘッド回路は、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバ点を予測する。特定の例示的な実施形態では、ルックアヘッド回路は第2のカウンタ段であり、第2のクロック信号のライジングエッジまたはトレーリングエッジの何れが、ロールオーバ点により近いかを確認して、それに関する表示を出力するようにされている。
【0011】
第1のカウンタ段は、第1のM/Nカウンタであることが好ましい。第1の好ましい実施形態では、第2のカウンタ段は、Mの値でプレロードされた第2のM/Nカウンタである。例示的な構成では、第2のM/Nカウンタには、第1の加算器、第2の加算器、マルチプレクサ、およびアキュムレータが構成されている。第1の加算器は、Mのプレロード値とアキュムレータの瞬間出力とを加算するようにされており、第2の加算器は、−(N−M)のプレロード値とアキュムレータの瞬間出力とを加算するようにされている。第1および第2の加算器の出力は、マルチプレクサに第1および第2の入力として供給される。Mのプレロード値は、マルチプレクサに第3の入力として供給される。第2の加算器の出力の最上位のビットは、マルチプレクサに制御入力として供給される。マルチプレクサの出力はアキュムレータへ入力され、アキュムレータの出力は比較器へ供給される。最後に、比較器は、アキュムレータの出力がM/2とMとの間にあるかどうかを示す信号を出力する。
【0012】
第1および第2のカウンタ段の出力をデグリッチするための回路は、従来のクロック合成器との後方互換性を与えるための構成と共に開示する。
【0013】
発明の説明
ここで、説明の実施形態および応用例を添付の図面に関連して記載し、本発明の特長的な教示を開示する。
【0014】
図1は、本発明のデュアルエッジM/Nカウンタの例示的な構成のブロック図である。本発明のカウンタ10には、第1のカウンタ段12、第2のカウンタ段14、およびデグリッチング回路16が構成されている。第1のカウンタ段12では、第1のシフトレジスタ15から、所望の合成クロック周波数を生成するのに必要な第1の計数(M)を受信し、第2のシフトレジスタ17から、源または基準のクロック周波数(N)と所望のクロック周波数(M)との差の反数に相当する値(−(N−M))を受信する。(入力(M)および(−(N−M))は、ハードコード化されるか、またはこの技術において普通の技能をもつ者には分かる他の手段によって供給される。)第1のシフトレジスタ15および第2のシフトレジスタ17への入力は、インターフェイス13によって供給される。
【0015】
第1のカウンタ段12は、実質的に、従来の教示にしたがって構成されたM/Nカウンタである。第1のカウンタ段12には、第1の加算器18、第2の加算器19、マルチプレクサ20、D−Qフリップフロップ22、および比較器24が構成されている。第1の加算器18は第1のシフトレジスタ15から、第2の加算器19は第2のシフトレジスタ17から、第1の入力をそれぞれ受信する。第1および第2の加算器18、19はフリップフロップ22から、第2の入力を供給される。第1および第2の加算器18、19の出力は、マルチプレクサ20に第1および第2の入力として、それぞれ供給される。さらに加えて、第2の加算器19の出力の最上位ビット(most significant bit, MSB)は、マルチプレクサ20に制御入力として供給される。より十分に別途記載するように、MSBの増大から、マルチプレクサ20が、第1の加算器18の出力ではなく、第2の加算器19の出力を選択することが分かる。
【0016】
マルチプレクサ20の出力は、フリップフロップ22のD入力へ接続されている。フリップフロップ22の出力は、既に記載したように第1および第2の加算器18、19へフィードバックされ、比較器回路24へ供給される。比較器回路24は、フリップフロップ22の出力を、記憶されているデューティーサイクルの閾値Dと比較し、それに応答して、正のエッジパルスの検出を示す信号を出力する。したがって、比較器24は、フリップフロップ22の出力がデューティーサイクルDよりも小さいときには必ず、正のエッジパルスを出力する。フリップフロップ22の値がD以上であるときは、出力はロー状態(low state)へ遷移する。別の正のエッジを生成するには、出力をローへ遷移しなければならないことに注意すべきである。
【0017】
第2のカウンタ段14は、第1のカウンタ段12と実質的に同じであるが、相違点が2つあり、すなわち、1)第2のカウンタ段14内のマルチプレクサ30は、2つの入力からではなく、3つの入力から選択するようにされていることと、2)第2のカウンタ段14の比較器34が、第2のフリップフロップ32の出力がM/2よりも大きく、かつMよりも小さいかどうかを確認するために検査することとが異なる。第2のカウンタ段14には、第3の加算器26、第4の加算器28、マルチプレクサ30、第2のフリップフロップ32、および比較器34が構成されている。第3の加算器26は第1のシフトレジスタ15から、第4の加算器28は第2のシフトレジスタ17から入力を受信する。第3および第4の各加算器の第2の入力は、第2のフリップフロップ32の出力によって供給される。第1のカウンタ段12内の各加算器のように、第4および第3の加算器28、26の各出力は、マルチプレクサ30に第1および第2の入力として、それぞれ供給される。
【0018】
マルチプレクサ30への第3の入力は、第1のシフトレジスタ15の出力によって供給される。したがって、マルチプレクサ30は、合成クロック信号の所望の計数(M)でプレロードされる。リセット信号は、第1のカウンタ段12の第1のフリップフロップ22と第2のカウンタ手段14のマルチプレクサ30とへ供給されることに注意すべきである。マルチプレクサ30は、リセット信号により、第3の入力(すなわち、第1のシフトレジスタ15の出力)を選択する。したがって、第1のカウンタ段12のマルチプレクサ20にMの値が知らされる1クロックサイクル先に、第2のカウンタ段14のマルチプレクサ30にはMの値が知らされている。
【0019】
2つのカウンタ段12および14の入力および設計は等しいが、当業者には、マルチプレクサ30をプレロードすることにより、第2のカウンタ段14がルックアヘッドカウンタとして働くことができることが分かるであろう。第2のカウンタ段14は、Mにリセットして、ロールオーバー点を1サイクル先に判断する。
【0020】
マルチプレクサ30の出力は、第2のフリップフロップ32へ供給される。当業者には、第1のフリップフロップ22および第2のフリップフロップ32は、実際には、Nの値を量子化することによって判断されるビット幅のフリップフロップ(または1ビットシフトレジスタ)のバンクであることが分かるであろう。第2のフリップフロップ32の出力は、第2の比較器回路34によって2つの閾値と比較される。第1の閾値はM/2の計数であり、第2の閾値はMの計数である。第2のフリップフロップ32の出力が、M/2よりも大きく、かつMよりも小さいときは、第2の比較器34は、負のエッジの検出を知らせるパルスを出力する。より十分に別途記載するように、比較器34は、合成パルスの負のエッジが、リーディングエッジよりも、ロールオーバー点により近いかどうかを示す。ロールオーバー点は、カウンタが、前の計数を終了して、新しい計数を開始する点である。
【0021】
より十分に別途記載するように、本発明の教示にしたがって、カウンタ14のロールオーバ点は、入力基準のクロックエッジの何れが理想的な出力のクロックエッジにより近いかを確認するのに使用される。ロールオーバー値がM/2よりも小さいときは、ロールオーバのクロックエッジが、理想的な出力のクロックエッジに、より近い。ロールオーバー値がM/2よりも大きいときは、ロールオーバーの正のエッジの前の負のクロックエッジがより近いエッジである。もちろん、値がM/2に正確に等しいときは、理想的な出力のクロックエッジは任意に選ばれる。第1のカウンタ段12の出力は、デグリッチング回路16内の第3のフリップフロップ36へ入力され、第1のカウンタ段14の出力は、第4のフリップフロップ38へ入力される。第4のフリップフロップ38の出力は、ラッチ40へ供給される。本発明の教示にしたがって、第1および第2のカウンタ段12、14のフリップフロップ、加算器、および比較器、並びに第1および第2のシフトレジスタは、基準クロック48のリーディングエッジまたは正のエッジでクロックされ、ラッチ40は基準クロックのトレーリングエッジまたは負のエッジでクロックされる。したがって、当業者には分かるように、ラッチ40は、負のエッジ信号から1/2クロックサイクルずれて供給する。ORゲート42は、ラッチ40の出力と第3のフリップフロップ36の出力とを結合する。ORゲートの出力は、所望の合成クロック信号である。
【0022】
ORゲート42の出力は、後方互換性により、第3のマルチプレクサ44の第1の入力として供給される。第3のマルチプレクサ44への第2の入力は、第3のフリップフロップ36の出力によって供給される。当業者には、ORゲート42および第3のマルチプレクサ44とが協働することにより得られる後方互換性は、第2の(ルックアヘッドの)カウンタ段14およびラッチ40によって行われる負のエッジの検出が、タイミングおよび制御回路50から“正のエッジ専用モード(Positive Edge Only Mode)”信号を受信したときに、選択解除されるといったものであることが分かるであろう。
【0023】
タイミングおよび制御回路50は、組み合わせ論理か、または当業者には分かるであろう他の適切な手段によって実行される。
【0024】
図2は、本発明のM/Nカウンタの動作を示すタイミング図である。既に記載したように、初期計数(M)は第1の加算器18、第3の加算器26、および第2のマルチプレクサ30へ供給され、ロールオーバー値(−(N−M))は第2の加算器19および第4の加算器28へ供給される。この時点では、第1のフリップフロップ22の出力(q2)および第2のフリップフロップ32の出力(q1)は、ローである。したがって、第2および第4の加算器19、28の出力はローである。このために、第1および第2のマルチプレクサ20、30は、基準クロック48の第1のリーディングエッジにおいて、デフォルトの入力を選択する。第1のマルチプレクサ20は第1の加算器18の出力を選択し、第2のマルチプレクサ30はシフトレジスタ15の出力を選択する。しかしながら、第1の加算器18があるために、第1のマルチプレクサ20はMの初期計数を、1クロックサイクル遅れて受信する。したがって、既に記載したように、第2のカウンタ段14は、第1のカウンタ段12よりも1クロックサイクル先行して、ルックアヘッド回路として働く。
【0025】
基準クロックの連続パルスでは、初期値Mは、第1のフリップフロップ22によって、ついに出力される。マルチプレクサ20は、信号の加算(signed addition)を行う。第1の加算器18は初期値Mを、連続する各クロックパルスにおいて、Mずつインクリメントする。フリップフロップ22の出力が(N−M)、すなわちカウンタのロールオーバ点を越えるまで、第1のマルチプレクサ20は、この新しい値をフリップフロップ22へ送る。フリップフロップ22の出力が(N−M)を越えると、マルチプレクサ20は、フリップフロップ22のD入力へゼロを出力し、第1のフリップフロップ22の出力はゼロに戻り、カウンタ12は再び計数を開始する。第1のフリップフロップ22によって出力されたパルスは、システムのデューティーサイクル(duty cycle, D)に達するまで、比較器24へ送られる。
【0026】
第2のカウンタ段14の動作は第1のカウンタ段12の動作と同じであるが、第2のカウンタ段14は、第1のカウンタ段12よりも1クロックサイクル先行して動作していて、第2のカウンタ段14の第2のフリップフロップ32の出力を検査して、ロールオーバー点が理想的な合成クロックパルスのリーディングエッジに近いかを比較器34によって判断することが異なる。ロールオーバー点がM/2とMとの間であるときは、比較器34は、基準クロックの負のエッジが、合成クロックの正のエッジよりも、理想的なエッジに、より近いことを知らせるパルスを出力する。
【0027】
ようやく、デグリッチ回路16内のORゲート42は、負のエッジ信号と正のエッジ信号とを有する合成クロック信号を出力する。既に記載したように、従来のM/N:Dカウンタによって合成されるクロック信号は、回路がカウンタ列において生成する出力クロックエッジが同じ点、すなわちロールオーバー点から常にずれているために、理想的なクロック周波数に対するクロックジッタを必要以上に受ける。その結果、理想的な出力のクロックエッジは、カウンタ期間の最後のクロックエッジと、ロールオーバーのクロックエッジとの間の任意の場所に常に存在するので、出力クロックジッタは、ゼロから入力基準クロックの期間において変化する。
【0028】
しかしながら、本発明の教示にしたがって、本発明のデュアルエッジM/N:Dカウンタ10は、理想的な出力クロックエッジが、クロック期間の前半に含まれているか、または後半に含まれているかに依存して、ロールオーバーの正のクロックエッジか、または前の負のクロックエッジかの何れかを知能的に選択する。このために、入力クロックが50%のデューティーサイクルのクロックであると仮定すると、最大の出力クロックのジッタが、入力基準クロックの2分の1のクロック期間に低減するといった効果がある。
【0029】
通常は、最大のクロックジッタは、クロック期間の最長パルスの継続期間に低減する。例えば、100メガヘルツの入力クロックからは、40%のデューティーサイクルにおいて、6ナノ秒の最大サイクル−対−サイクルジッタが得られる。カウンタのロールオーバー値から、何れの入力基準クロックエッジが理想的な出力クロックエッジにより近いことが分かる。ロールオーバー値がM/2よりも小さいときは、ロールオーバーのクロックエッジは、理想的な出力クロックエッジにより近い。ロールオーバー値がM/2よりも大きいときは、ロールオーバーの正のクロックエッジの前の負のクロックエッジが、より近いエッジである。もちろん、値がM/2に正確に等しいときは、理想的な出力のクロックエッジは任意に選択される。デュアルエッジM/N:Dカウンタは、ルックアヘッド回路を使用して、カウンタ期間の最後のクロックサイクルの間に、ロールオーバー値を判断する。ロールオーバー値がその時点で分かると、出力論理は、負のクロックが使用されているかどうかを判断することができる。これは、別途記載する図2のタイミング図に関連して示される。
【0030】
図3は、本発明のデュアルエッジカウンタが、従来の教示にしたがって構成されているカウンタよりも、向上した性能をもつことを、5メガヘルツ・1.5メガヘルツの例を使用して、例示的に示している。従来のM/Nカウンタは、点1において134ナノ秒のジッタを有するが、理想的なエッジは、ロールオーバー点(5メガヘルツの基準クロックの800ナノ秒のエッジ)の前の正のエッジにより近いので、本発明のデュアルエッジM/Nカウンタは、点2において34ナノ秒のみのジッタを有する。理想的なエッジは、従来のM/Nのロールオーバー(1400ナノ秒)により近いので、両方のカウンタは、点3および4において67ナノ秒の等量のジッタを有する。
【0031】
以上では、本発明が特定の応用の特定の実施形態を参照して記載されている。本発明の教示を理解できる当業者には、本発明の技術的範囲内の追加の変更、応用、および実施形態が分かるであろう。
【0032】
したがって、本発明の技術的範囲内のこのような応用、変更、および実施形態の一部または全てを、本発明の特許請求項においてカバーすることが意図されている。
【図面の簡単な説明】
【図1】本発明のデュアルエッジM/Nカウンタの例示的な構成のブロック図。
【図2】本発明のデュアルエッジM/Nカウンタの動作を、5メガヘルツ・1.5メガヘルツの例において例示的に示すタイミング図。
【図3】従来のM/Nカウンタと、本発明のデュアルエッジM/Nカウンタとにおける性能の比較を示すタイミング図。
Claims (35)
- カウンタであって、
毎秒Nサイクルの周波数を有する第1のクロック信号を受信して、毎秒Mサイクルの周波数を有する第2のクロック信号を出力するための第1の手段であって、各サイクルにはライジングエッジとトレーリングエッジとが含まれていて、瞬間計数がN−Mの値を越えるときにロールオーバー点を有するアキュムレータが構成されている第1の手段と、
前記第2のクロック信号の前記ライジングエッジまたは前記トレーリングエッジの何れが、前記ロールオーバー点により近いかを確認して、それに関する表示を出力するための第2の手段と、
前記表示を使用して、出力信号を供給するための第3の手段とが構成されているカウンタ。 - 前記第1の手段が、第1のM/Nカウンタである請求項1記載のカウンタ。
- 前記第1のM/Nカウンタが、Dをデューティーサイクルとして、M/N:Dカウンタである請求項2記載のカウンタ。
- 前記第2の手段が、ルックアヘッド回路である請求項2記載のカウンタ。
- 前記ルックアヘッド回路が、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバー点を判断する請求項4記載のカウンタ。
- 前記第2の手段が、第2のM/Nカウンタである請求項2記載のカウンタ。
- 前記第2のM/Nカウンタが、Mの値でプレロードされる請求項6記載のカウンタ。
- 前記第2のM/Nカウンタには、第1の加算器、第2の加算器、マルチプレクサ、およびアキュムレータが構成されている請求項7記載のカウンタ。
- 前記第1の加算器が、Mのプレロード値と前記アキュムレータの瞬間出力とを加算するようにされていて、前記第2の加算器が、−(N−M)のプレロード値と前記アキュムレータの瞬間出力とを加算するようにされている請求項8記載のカウンタ。
- 前記第1および第2の加算器の出力が、前記マルチプレクサに第1および第2の入力を供給する請求項9記載のカウンタ。
- 前記Mのプレロード値が、前記マルチプレクサに第3の入力を供給する請求項10記載のカウンタ。
- 前記第2の加算器の出力の最上位ビットが、前記マルチプレクサに制御入力を供給する請求項11記載のカウンタ。
- 前記マルチプレクサの出力が、前記アキュムレータへ入力される請求項12記載のカウンタ。
- 前記アキュムレータの出力が、比較器へ供給される請求項13記載のカウンタ。
- 前記比較器が、前記アキュムレータの出力がM/2とMとの間であるかどうかを示す信号を出力する請求項14記載のカウンタ。
- 前記第2のM/Nカウンタが、M/N:Dカウンタである請求項6記載のカウンタ。
- 前記第1の手段および前記第2の手段の出力をデグリッチするための手段がさらに構成されている請求項1記載のカウンタ。
- 前記カウンタを従来のカウンタと互換性をもたせるための手段がさらに構成されている請求項1記載のカウンタ。
- カウンタであって、
第1のカウンタ段と、
前記第1のカウンタ段に接続されているルックアヘッド回路入力と、
前記カウンタの出力として、前記第1のカウンタ段の出力と前記ルックアヘッド回路の出力との間で選ぶための選択回路とが構成されているカウンタ。 - 前記第1のカウンタ段が、毎秒Nサイクルの周波数を有する第1のクロック信号を受信して、かつ毎秒Mサイクルの周波数を有する第2のクロック信号を出力するようにされていて、各サイクルにはライジングエッジとトレーリングエッジとが含まれていて、前記第1のカウンタ段にはアキュムレータが構成されていて、アキュムレータは、瞬間計数がN−Mの値を越えるときにロールオーバー点を有する請求項19記載のカウンタ。
- 前記ルックアヘッド回路は、第2のカウンタ段であり、
第2のカウンタ段は、前記第2のクロック信号の前記ライジングエッジまたは前記トレーリングエッジの何れが、前記ロールオーバー点により近いかを確認し、かつそれに関する表示を出力するようにされている請求項19記載のカウンタ。 - 前記第1のカウンタ段には、第1のM/Nカウンタが構成されている請求項21記載のカウンタ。
- 前記第1のM/Nカウンタが、M/N:Dカウンタである請求項22記載のカウンタ。
- 前記ルックアヘッド回路が、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバー点を判断する請求項21記載のカウンタ。
- 前記第2のカウンタ段が、第2のM/Nカウンタである請求項21記載のカウンタ。
- 前記第2のM/Nカウンタが、Mの値でプレロードされる請求項25記載のカウンタ。
- 前記第2のM/Nカウンタには、第1の加算器、第2の加算器、マルチプレクサ、およびアキュムレータが構成されている請求項26記載のカウンタ。
- 前記第1の加算器が、Mのプレロード値と前記アキュムレータの瞬間出力とを加算するようにされていて、前記第2の加算器が、−(N−M)のプレロード値と前記アキュムレータの瞬間出力とを加算するようにされている請求項27記載のカウンタ。
- 前記第1および第2の加算器の出力が、前記マルチプレクサに第1および第2の入力を供給する請求項28記載のカウンタ。
- 前記Mのプレロード値が、前記マルチプレクサに第3の入力を供給する請求項29記載のカウンタ。
- 前記第2の加算器の出力の最上位ビットが、前記マルチプレクサに制御入力を供給する請求項30記載のカウンタ。
- 前記マルチプレクサの出力が、前記アキュムレータへ入力される請求項31記載のカウンタ。
- 前記アキュムレータの出力が、比較器へ供給される請求項32記載のカウンタ。
- 前記比較器が、前記アキュムレータの出力がM/2とMとの間であるかどうかを示す信号を出力する請求項33記載のカウンタ。
- クロック信号を合成するための方法であって、
毎秒Nサイクルの周波数を有する第1のクロック信号を受信し、かつ毎秒Mサイクルの周波数を有する第2のクロック信号を出力し、各サイクルにはライジングエッジとトレーリングエッジとが含まれていて、瞬間計数がN−Mの値を越えるときにロールオーバー点を有するアキュムレータを使用するステップと、
前記第2のクロック信号の前記ライジングエッジまたは前記トレーリングエッジの何れが、前記ロールオーバー点により近いかを確認して、それに関する表示を出力するステップと、
前記表示を使用して、出力信号を供給するステップとが含まれている方法。
Applications Claiming Priority (3)
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