JP2006157849A - 分周回路及びそれを具備した半導体集積回路 - Google Patents

分周回路及びそれを具備した半導体集積回路 Download PDF

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Abstract

【課題】 クロック信号を所望の分周比で分周することができる分周回路等を提供する。
【解決手段】 入力クロック信号の分周比に応じた数の周期毎にイネーブル信号を活性化させるための第１の回路１０と、イネーブル信号が活性化されたときに入力クロック信号によってトグルされる信号ＰＨＡＳＥ０を出力するためのＴ型フリップフロップ２０と、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させた信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８を出力するための第３の回路３０と、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８の中から分周比に応じた信号を選択して出力するためのマルチプレクサ４０と、信号ＰＨＡＳＥ０とマルチプレクサ４０が出力する信号との排他的論理和演算を行うことにより、前記第２のクロック信号を生成するためのＥＸＯＲゲート回路５０とを具備する。
【選択図】 図１

Description

本発明は、外部から供給されるクロック信号を分周するための分周回路に関する。さらに、本発明は、そのような分周回路を具備する半導体集積回路に関する。
従来より、基準クロックに同期して、任意の分周比で分周した複数のクロック信号を外部に供給するクロック発生回路が知られている（例えば、特許文献１参照）。
特許文献１には、基準クロック信号を設定された分周比で分周し、分周信号を発生する分周回路と、基準クロック信号の入力タイミングに応じて分周信号の出力タイミングを調整するタイミング調整回路とを有するクロック発生回路が掲載されている。また、特許文献１には、基準クロック信号のレベル変化エッジを検出し、検出結果に応じたパルスを出力するエッジ検出回路と、エッジ検出回路からのパルスを計数するカウンタと、カウンタのカウント値と設定された分周比に応じて算出された値とを比較する比較回路と、比較回路の比較結果がカウント値と算出値が一致することを示す一致パルスを出力するパルス生成回路と、パルス生成回路からの一致パルスを分周し、分周した信号を分周回路の分周信号として出力する分周器も掲載されている。
特許文献１に掲載された分周器の出力は、分周比が“１”の場合に不確定となる。そのため、特許文献１に掲載されたクロック発生回路は、タイミング調整回路を必要とする。
また、特許文献１に掲載されたクロック発生回路は、種々のデューティ比のクロック信号を得ることができるものではない。
特開平１１−６８５２６号公報
そこで、上記の点に鑑み、本発明は、上記のようなタイミング調整回路を必要とすることなく、クロック信号を所望の分周比で分周することができる分周回路を提供することを目的とする。また、本発明はそのような分周回路を具備する半導体集積回路を提供することを更なる目的とする。
以上の課題を解決するため、本発明に係る分周回路は、第１のクロック信号を分周することにより第２のクロック信号を生成するための回路であって、第１のクロック信号の所望の分周比に応じた数の周期毎にイネーブル信号を活性化させるための第１の回路と、イネーブル信号が活性化されたときに第１のクロック信号によってトグルされる信号を出力するための第２の回路と、第２の回路が出力する信号を第１のクロック信号の半周期ずつ順次遅延させた複数の信号を出力するための第３の回路と、第３の回路が出力する複数の信号の中から分周比に応じた１つの信号を選択して出力するための第４の回路と、第２の回路が出力する信号と第４の回路が出力する信号との排他的論理和演算を行うことにより、第２のクロック信号を生成するための第５の回路とを具備する。
この分周回路において、第４の回路が、第３の回路が出力する複数の信号の中から分周比及び所望のデューティ比に応じた１つの信号を選択して出力することとしても良い。
また、第１の回路が、第１のクロック信号をカウントし、イネーブル信号が活性化されたときにクリアされるカウンタと、カウンタの出力信号と分周比を指定する信号とが一致するときにイネーブル信号を活性化させるコンパレータとを具備することとしても良い。
また、第１の回路が、第１のクロック信号をカウントし、内部イネーブル信号が活性化されたときにクリアされるカウンタと、カウンタの出力信号と分周比を指定する信号とが一致するときに内部イネーブル信号を活性化させる第１のコンパレータと、カウンタの出力信号が０となったときにイネーブル信号を活性化させる第２のコンパレータとを具備することとしても良い。
また、第３の回路が、直列に接続された複数のフリップフロップであって、奇数番目が第１のクロック信号の反転信号に同期して動作し、偶数番目が第１のクロック信号に同期して動作する複数のフリップフロップを具備することとしても良い。
また、分周比及び／又はデューティ比を指定する信号の供給を受け、供給された分周比及び／又はデューティ比を指定する信号に応じて第１のクロック信号を分周することとしても良い。
また、第４の回路が、第３の回路が出力する複数の信号の中から分周比及び／又はデューティ比を指定する信号に応じた１つの信号を選択して出力することとしても良い。
また、本発明に係る半導体集積回路は、上記した分周回路を具備する。
この半導体集積回路において、第２のクロック信号に同期してデータ信号を出力する第６の回路と、第１のクロック信号に同期してデータ信号を取り込んで保持する第７の回路を更に具備し、第７の回路が、第１のクロック信号に同期して動作するフリップフロップと、イネーブル信号が活性化されているときにデータ信号を選択してフリップフロップに供給し、イネーブル信号が活性化されていないときにフリップフロップの出力信号を選択してフリップフロップに供給するマルチプレクサとを具備することとしても良い。
また、外部から分周比及び／又はデューティ比を指定する信号の供給を受け、供給された分周比及び／又はデューティ比を指定する信号に応じて第１のクロック信号を分周することとしても良いし、分周比及び／又はデューティ比を指定する信号を記憶するための記憶回路を更に具備し、記憶回路に記憶されている信号に応じて第１のクロック信号を分周することとしても良い。
また、外部から供給される分周比及び／又はデューティ比を指定する信号、記憶回路に記憶されている信号のいずれかを選択するための選択回路を更に具備し、選択回路によって選択された信号に応じて第１のクロック信号を分周することとしても良い。
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態に係る分周回路の概要を示す図である。この分周回路１は、第１のクロック信号としての入力クロック信号を分周することにより第２のクロック信号としての出力クロック信号を生成するための回路である。分周回路１は、外部から供給される分周比を指定する信号（ここでは、３ビット幅とする）に従って、分周比１／１〜１／８の分周を行うことが可能である。図２に示すように、分周回路１は、分周比を指定する信号が「０００ｂ」のとき、分周比１／１の分周を行い、分周比を指定する信号が「００１ｂ」のとき、分周比１／２の分周を行い、分周比を指定する信号が「０１０ｂ」のとき、分周比１／３の分周を行い、分周比を指定する信号が「０１１ｂ」のとき、分周比１／４の分周を行う。また、分周回路１は、分周比を指定する信号が「１００ｂ」のとき、分周比１／５の分周を行い、分周比を指定する信号が「１０１ｂ」のとき、分周比１／６の分周を行い、分周比を指定する信号が「１１０ｂ」のとき、分周比１／７の分周を行い、分周比を指定する信号が「１１１ｂ」のとき、分周比１／８の分周を行う。
再び図１を参照すると、分周回路１は、第１の回路１０と、第２の回路としてのＴ型フリップフロップ２０と、第３の回路３０と、第４の回路としてのマルチプレクサ４０と、第５の回路としてのＥＸＯＲ（EXclusive OR：排他的論理和）ゲート回路５０とを具備する。
第１の回路１０は、３ビット幅のカウンタ１１と、３ビット幅のコンパレータ１２とを具備する。
カウンタ１１は、入力クロック信号をカウントし、カウント値をコンパレータ１２に出力する。なお、カウンタ１１は、コンパレータ１２が出力するイネーブル信号がローレベルとなったときに、クリアされる。なお、本実施形態においては、カウンタ１１としてアップカウンタを使用するが、ダウンカウンタを使用することも可能である。
コンパレータ１２は、分周比を指定する信号とカウンタ１１が出力するカウント値とが一致しているときにイネーブル信号をローレベルとして出力し、一致していないときにイネーブル信号をハイレベルとして出力する。
なお、本実施形態においては、第１の回路１０をカウンタ１１とコンパレータ１２とで構成することとしているが、非対称ジョンソン・カウンタ（例えば、非特許文献１参照）等で構成することも可能である。
小林芳直著「定本 ＡＳＩＣの論理回路設計」ＣＱ出版社、１９９８年５月１日
Ｔ型フリップフロップ２０は、コンパレータ１２が出力するイネーブル信号がローレベルとなっているときに入力クロック信号によってトグルされ、信号ＰＨＡＳＥ０を出力する。
第３の回路３０は、直列に接続された８個のＤ型フリップフロップ３１〜３８を具備する。Ｄ型フリップフロップ３１には、Ｔ型フリップフロップ２０の出力信号が供給される。Ｄ型フリップフロップ３１、３３、３５、及び、３７は、インバータ２から供給される入力クロック信号の反転信号に同期して動作し、Ｄ型フリップフロップ３２、３４、３６、及び、３８は、入力クロック信号に同期して動作する。その結果、Ｄ型フリップフロップ３１〜３８は、Ｔ型フリップフロップ２０の出力信号を入力クロック信号の半周期ずつ順次遅延させた８つの信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８を出力する。
カウンタ１１、Ｔ型フリップフロップ２０、及び、Ｄ型フリップフロップ３０のリセット端子には、リセット信号が供給される。このリセット信号がローレベルのとき、カウンタ１１、Ｔ型フリップフロップ２０、及び、Ｄ型フリップフロップ３０はリセットされ、ハイレベルのとき、カウンタ１１、Ｔ型フリップフロップ２０、及び、Ｄ型フリップフロップ３０は通常動作を行う。
マルチプレクサ４０は、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８の中から分周比を指定する信号に応じた１つの信号を選択して出力する。ここでは、一例として、図３に示すように、マルチプレクサ４０は、分周比を指定する信号が「０００ｂ」のとき、信号ＰＨＡＳＥ１を選択し、分周比を指定する信号が「００１ｂ」のとき、信号ＰＨＡＳＥ２を選択し、分周比を指定する信号が「０１０ｂ」のとき、信号ＰＨＡＳＥ３を選択し、分周比を指定する信号が「０１１ｂ」のとき、信号ＰＨＡＳＥ４を選択するものとする。また、マルチプレクサ４０は、分周比を指定する信号が「１００ｂ」のとき、信号ＰＨＡＳＥ５を選択し、分周比を指定する信号が「１０１ｂ」のとき、信号ＰＨＡＳＥ６を選択し、分周比を指定する信号が「１１０ｂ」のとき、信号ＰＨＡＳＥ７を選択し、分周比を指定する信号が「１１１ｂ」のとき、信号ＰＨＡＳＥ８を選択するものとする。
ＥＸＯＲゲート回路５０は、Ｔ型フリップフロップ２０が出力する信号ＰＨＡＳＥ０とマルチプレクサ４０が選択出力する信号との排他的論理和演算を行うことにより、出力クロック信号を生成する。
次に、分周回路１の動作について説明する。
なお、以後カウンタ１１の動作遅延時間をｔｄ１１、コンパレータ１２の動作遅延時間をｔｄ１２として説明する。それ以外の回路においても一定の動作遅延時間が存在するが、本発明の動作の説明上必要と思われる個所にて別途記述するものとする。
まず、分周比を指定する信号が「０００ｂ」の場合、すなわち分周比１／１の分周を行う場合について説明する。図４は、分周比を指定する信号が「０００ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０００ｂ」であり、他方の入力であるカウンタ１１の出力も「０００ｂ」であるため、ｔｄ１２経過後もローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１０１において、イネーブル信号がローレベルであることから、カウンタ１１はクリア動作となり、カウンタ１１は「０００ｂ」を出力し続ける。また、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１０３においても、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作を継続し、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１０５においても、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作を継続し、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。
以降、信号ＰＨＡＳＥ０は、時刻ｔ１０１〜ｔ１０５の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「０００ｂ」であるため、信号ＰＨＡＳＥ１を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ１が供給される。
時刻ｔ１０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ１がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１０２において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ１がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１０３において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ１がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１０４において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ１がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１０１〜ｔ１０４の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／１で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「００１ｂ」の場合、すなわち分周比１／２の分周を行う場合について説明する。図５は、分周比を指定する信号が「００１ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ２０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルを保持する。時刻ｔ２０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ２０１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ２０３において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ２０３＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ２０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ２０５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ２０５＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ２０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ２０７において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ２０７＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ２０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ２０９において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ２０９＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ２０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ローレベルに変化する。
以降、信号ＰＨＡＳＥ０は、時刻ｔ２０１〜ｔ２０９の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「００１ｂ」であるため、信号ＰＨＡＳＥ２を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ２が供給される。
時刻ｔ２０３において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ２がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ２０５において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ２がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ２０７において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ２がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ２０９において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ２がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ２０３〜ｔ２０９の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／２で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「０１０ｂ」の場合、すなわち分周比１／３の分周を行う場合について説明する。図６は、分周比を指定する信号が「０１０ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ３０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ３０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ３０１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ３０３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ３０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ３０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ３０５において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ３０５＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ３０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ３０７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ３０７＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ３０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ３０９において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ３０９＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ３０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ３１１において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ３１１＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ３１１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ３１３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ３１３＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ３１３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
以降、信号ＰＨＡＳＥ０は、時刻ｔ３０１〜ｔ３１３の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「０１０ｂ」であるため、信号ＰＨＡＳＥ３を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ３が供給される。
時刻ｔ３０５において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ３がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ３０８において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ３がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ３１１において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ３がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ３１４において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ３がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ３０５〜ｔ３１４の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／３で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「０１１ｂ」の場合、すなわち分周比１／４の分周を行う場合について説明する。図７は、分周比を指定する信号が「０１１ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ４０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ４０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ４０１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４０３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ４０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ４０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４０５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ４０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ４０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４０７において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ４０７＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ４０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４０９において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ４０９＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ４０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４１１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ４１１＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ４１１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４１３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ４１３＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ４１３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４１５において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ４１５＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ４１５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ４１７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ４１７＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ４１７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
以降、信号ＰＨＡＳＥ０は、時刻ｔ４０１〜ｔ４１７の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「０１１ｂ」であるため、信号ＰＨＡＳＥ４を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ４が供給される。
時刻ｔ４０７において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ４がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ４１１において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ４がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ４１５において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ４がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ４１９において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ４がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ４０７〜ｔ４１９の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／４で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１００ｂ」の場合、すなわち分周比１／５の分周を行う場合について説明する。図８は、分周比を指定する信号が「１００ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ５０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ５０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ５０１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ５０３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ５０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ５０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ５０５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ５０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ５０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ５０７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ５０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ５０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「１００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ５０９において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ５０９＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ５０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ５１１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ５１１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ５１１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
以降、カウンタ１１及びコンパレータ１２は、時刻ｔ５０１〜ｔ５１１の間と同様の動作を行う。
入力クロック信号の立ち上がりエッジである時刻ｔ５１９において、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルとなる。
以降、信号ＰＨＡＳＥ０は、時刻ｔ５０１〜ｔ５１９の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１００ｂ」であるため、信号ＰＨＡＳＥ５を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ５が供給される。
時刻ｔ５０９において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ５がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ５１４において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ５がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ５１９において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ５がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ５２４において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ５がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ５０９〜ｔ５２４の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／５で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１０１ｂ」の場合、すなわち分周比１／６の分周を行う場合について説明する。図９は、分周比を指定する信号が「１０１ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ６０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ６０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ６０１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ６０３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ６０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ６０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ６０５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ６０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ６０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ６０７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ６０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ６０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ６０９において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ６０９＋ｔｄ１１になると、カウンタ１１の出力が「１０１ｂ」となる。時刻ｔ６０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「１０１ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ６１１において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ６１１＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ６１１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ６１３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ６１３＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ６１３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
以降、カウンタ１１及びコンパレータ１２は、時刻ｔ６０１〜ｔ６１３の間と同様の動作を行う。
入力クロック信号の立ち上がりエッジである時刻ｔ６２３において、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルとなる。
以降、信号ＰＨＡＳＥ０は、時刻ｔ６０１〜ｔ６２３の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１０１ｂ」であるため、信号ＰＨＡＳＥ６を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ６が供給される。
時刻ｔ６１１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ６がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ６１７において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ６がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ６２３において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ６がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ６２９において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ６がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ６１１〜ｔ６２９の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／６で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１１０ｂ」の場合、すなわち分周比１／７の分周を行う場合について説明する。図１０及び図１１は、分周比を指定する信号が「１１０ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ７０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ７０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ７０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７０３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ７０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ７０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７０５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ７０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ７０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７０７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ７０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ７０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７０９において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ７０９＋ｔｄ１１になると、カウンタ１１の出力が「１０１ｂ」となる。時刻ｔ７０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「１０１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７１１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ７１１＋ｔｄ１１になると、カウンタ１１の出力が「１１０ｂ」となる。時刻ｔ７１１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「１１０ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７１３において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ７１３＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ７１３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ７１５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ７１５＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ７１５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１０ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
以降、カウンタ１１及びコンパレータ１２は、時刻ｔ７０１〜ｔ７１５の間と同様の動作を行う。
入力クロック信号の立ち上がりエッジである時刻ｔ７２７において、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルとなる。
以降、信号ＰＨＡＳＥ０は、イネーブル信号がローレベル且つ入力クロック信号の立ち上がりエッジにおいて、トグルされる。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１１０ｂ」であるため、信号ＰＨＡＳＥ７を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ７が供給される。
時刻ｔ７１３において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ７がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ７２０において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ７がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ７２７において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ７がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ７３４において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ７がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ７１３〜ｔ７３４の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／７で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１１１ｂ」の場合、すなわち分周比１／８の分周を行う場合について説明する。図１２及び図１３は、分周比を指定する信号が「１１１ｂ」の場合における分周回路１の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０」にリセットされる。コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ８０１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ８０１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８０３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ８０３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８０５において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ８０５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８０７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ８０７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８０９において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８０９＋ｔｄ１１になると、カウンタ１１の出力が「１０１ｂ」となる。時刻ｔ８０９＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「１０１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８１１において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８１１＋ｔｄ１１になると、カウンタ１１の出力が「１１０ｂ」となる。時刻ｔ８１１＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「１１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８１３において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続し、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ８１３＋ｔｄ１１になると、カウンタ１１の出力が「１１１ｂ」となる。時刻ｔ８１３＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１ｂ」であり、他方の入力であるカウンタ１１の出力が「１１１ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８１５において、イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となり、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ８１５＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ８１５＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ８１７において、イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となり、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ８１７＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ８１７＋ｔｄ１１＋ｔｄ１２になると、コンパレータ１２の出力であるイネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１１１ｂ」であり、他方の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
以降、カウンタ１１及びコンパレータ１２は、時刻ｔ８０１〜ｔ８１７の間と同様の動作を行う。また、イネーブル信号がローレベル且つ入力クロック信号の立ち上がりエッジにおいて、信号ＰＨＡＳＥ０はトグルされる。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１１１ｂ」であるため、信号ＰＨＡＳＥ８を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ８が供給される。
時刻ｔ８１５において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ８がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ８２３において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ８がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ８３１において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ８がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ８３９において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ８がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ８１５〜ｔ８３９の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／８で分周した出力クロック信号を得ることができる。
なお、カウンタ１１は、３個のフリップフロップを用いて構成可能であり、コンパレータ１２及びマルチプレクサ４０は、ゲート回路のみで構成可能である。従って、分周回路１は、Ｔ型フリップフロップ２０とＤ型フリップフロップ３１〜３８を含め計１２個のフリップフロップを用いて構成可能である。
また、本実施形態においては、分周比１／１〜１／８の８通りの分周を可能としているが、分周比を指定する信号をｎビット幅とし、カウンタ１１及びコンパレータをｎビット幅とし、第３の回路３０が直列に接続された２ｎ個のＤ型フリップフロップを具備し、マルチプレクサ４０が２ｎ個のＤ型フリップフロップが出力する２ｎの信号の中から分周比を指定する信号に従って１つの信号を選択出力することとすれば、Ｎ（＝２ｎ）通りの分周を行うことが可能となる。このとき、（ｌｏｇ２Ｎ＋Ｎ＋１）個のフリップフロップを用いて分周回路を構成可能である。
例えば、分周比を指定する信号を２ビット幅とし、カウンタ１１及びコンパレータを２ビット幅とし、第３の回路３０が直列に接続された４個のＤ型フリップフロップを具備し、マルチプレクサ４０が４個のＤ型フリップフロップが出力する４つの信号の中から分周比を指定する信号に従って１つの信号を選択出力することとすれば、分周比１／１〜１／４の４（＝２２）通りの分周を行うことが可能となる。このとき、７（＝ｌｏｇ２４＋４＋１）個のフリップフロップを用いて分周回路を構成可能である。
また、分周比を指定する信号を４ビット幅とし、カウンタ１１及びコンパレータを４ビット幅とし、第３の回路３０が直列に接続された１６個のＤ型フリップフロップを具備し、マルチプレクサ４０が１６個のＤ型フリップフロップが出力する１６の信号の中から分周比を指定する信号に従って１つの信号を選択出力することとすれば、分周比１／１〜１／１６の１６（＝２４）通りの分周を行うことが可能となる。このとき、２１（＝ｌｏｇ２１６＋１６＋１）個のフリップフロップを用いて分周回路を構成可能である。
なお、分周比を指定する信号は、図１４（Ａ）に示すように、パッド等を介して外部から分周回路１に供給されることとしても良い。
また、図１４（Ｂ）に示すように、分周比を指定する信号を保持するためのレジスタ８０を設けることとし、分周比を指定する信号がこのレジスタ８０から分周回路１に供給されることとしても良い。ここで、レジスタ８０が保持するための信号は、パッド等を介して外部から供給されることとしても良いし、他の内部回路（例えば、分周回路１の出力クロック信号に従って動作する回路等）から供給されることとしても良い。
さらに、図１４（Ｃ）に示すように、マルチプレクサ８１を設けることとし、このマルチプレクサ８１が、選択信号に従って、外部から供給される信号又はレジスタ８０に保持されている信号を分周回路１に供給することとしても良い。ここで、選択信号は、パッド等を介して外部から供給されることとしても良いし、分周回路１の内部信号又は出力クロック信号を用いることとしても良いし、他の内部回路（例えば、分周回路１の出力クロック信号に従って動作する回路等）から供給されることとしても良い。
なお、分周回路１、レジスタ８０、及び、マルチプレクサ８１を半導体集積回路として構成することとしても良い。
以上においては、デューティ比（一般に、信号のハイレベルからローレベルを経てハイレベルへ戻る１周期に占めるハイレベルとローレベルの期間の割合）が５０％の出力クロック信号が生成されるが、デューティ比が５０％以外の出力クロック信号を生成することも可能である。
例えば、先に説明した、分周比を指定する信号が「０１１ｂ」（分周比１／４）の場合（図７のタイミングチャート参照）においては、マルチプレクサ４０が、信号ＰＨＡＳＥ４を選択出力することとしていた（図３のテーブル内の第４レコード参照）。
ここで、分周比を指定する信号が「０１１ｂ」（分周比１／４）の場合に、マルチプレクサ４０が、例えば信号ＰＨＡＳＥ１を選択出力することとすれば、デューティ比が１２．５％の出力クロック信号を生成することができる。図１５は、この場合における分周回路１の動作を表すタイミングチャートである。
マルチプレクサ４０が信号ＰＨＡＳＥ１を選択出力することとすると、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ１が供給される。
時刻ｔ４０７において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ１がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ４０８において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ１がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ４１５において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ１がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ４１６において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ１がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ４０７〜ｔ４１６の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／４で分周し、且つデューティ比を１２．５％（ハイレベルの期間が入力クロック信号の半周期１回相当、ローレベルの期間が入力クロック信号の半周期７回相当）とした出力クロック信号を得ることができる。
なお、ここでは、例として、マルチプレクサ４０が信号ＰＨＡＳＥ１を選択出力することとしたが、マルチプレクサ４０が他の信号ＰＨＡＳＥ２、ＰＨＡＳＥ３、ＰＨＡＳＥ５〜ＰＨＡＳＥ８のいずれかを選択出力することとすれば、ハイレベルの期間及びローレベルの期間を入力クロック信号の半周期単位で変更することができ、種々のデューティ比の出力クロック信号を生成することができる。
同様に、分周比を指定する信号が他の値の場合に、マルチプレクサ４０が信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８の中のいずれかの信号を選択出力することとすれば、ハイレベルの期間及びローレベルの期間を入力クロック信号の半周期単位で変更することができ、種々のデューティ比の出力クロック信号を生成することができる。
さらに、分周比及び／又はデューティ比を指定する信号を分周回路１の外部からマルチプレクサに供給することとし、マルチプレクサが、分周比及び／又はデューティ比を指定する信号に応じて、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８の中のいずれかの信号を選択出力することとしても良い。
図１６は、このような分周回路の一例を示す図である。この分周回路３は、先に説明したマルチプレクサ４０（図１参照）に代えて、マルチプレクサ４１を具備している。このマルチプレクサ４１は、分周比及び／又はデューティ比を指定する信号に従って、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８のいずれかを選択出力する。ＥＸＯＲゲート回路５０は、マルチプレクサ４１の出力信号と信号ＰＨＡＳＥ０との排他的論理和演算を行うことにより、出力クロック信号を生成する。
なお、分周比及び／又はデューティ比を指定する信号も、先に説明した分周比を指定する信号と同様に、パッド等を介して外部から供給されることとしても良いし（図１４（Ａ）参照）、分周比及び／又はデューティ比を指定する信号を保持するためのレジスタを具備することとし、分周比及び／又はデューティ比を指定する信号がこのレジスタから分周回路３に供給されることとしても良い（図１４（Ｂ）参照）。さらにマルチプレクサを具備することとし、このマルチプレクサが、選択信号に従って、外部から供給される分周比及び／又はデューティ比を指定する信号又はレジスタに保持されている分周比及び／又はデューティ比を指定する信号を分周回路３に供給することとしても良い（図１４（Ｃ）参照）。
また、分周回路１内部で利用しているイネーブル信号を分周回路１の外部回路において利用することとしても良い。図１７は、イネーブル信号を分周回路１の外部回路において利用した回路の一例を示す図である。図１７において、第６の回路６０は、分周回路１が出力する出力クロック信号に同期して動作する回路であり、第７の回路７０は、外部から供給される入力クロック信号に同期して動作する回路である。ここで、第６の回路６０は、出力クロック信号に同期して第１データ信号を第７の回路７０に出力し、第７の回路７０は、入力クロック信号に同期して第２データ信号を第６の回路６０に出力する。
出力クロック信号は入力クロック信号を分周して得られた信号であるため、第２データ信号は、出力クロック信号のエッジにおいて確定している。そのため、第６の回路６０においては、図１８に示すように、出力クロック信号に同期して動作するＤ型フリップフロップ６１を具備することで、第２データ信号を取り込んで保持することができる。
一方、第１データ信号は、入力クロック信号のエッジにおいて必ずしも確定しているとは限らない。従って、入力クロック信号のエッジ毎に第１データ信号を取り込んで保持することとすると、誤動作を招く可能性がある。そこで、第７の回路７０においては、図１９に示すように、入力クロック信号に同期して動作するＤ型フリップフロップ７１に加えて、分周回路１から供給されるイネーブル信号がローレベルの場合に第１データ信号を選択出力し、イネーブル信号がハイレベルの場合にＤ型フリップフロップ７１の出力信号を選択出力するマルチプレクサ７２を具備することで、第１データ信号が確定しているときのみ第１データ信号を取り込んで保持することができる。
なお、分周回路１、及び、回路６０、７０を半導体集積回路として構成することとしても良い。
次に、本発明の第２の実施形態について説明する。図２０は、本発明の第２の実施形態に係る分周回路の概要を示す図である。この分周回路４は、第１のクロック信号としての入力クロック信号を分周することにより第２のクロック信号としての出力クロック信号を生成するための回路である。分周回路４は、外部から供給される分周比を指定する信号（ここでは、３ビット幅とする）に従って、分周比１／１〜１／８の分周を行うことが可能である。なお、ここでは、分周回路４は、先に説明した図２に示す通りに分周を行うものとする。
図２０を参照すると、分周回路４は、第１の回路９０と、第２の回路としてのＴ型フリップフロップ２０と、第３の回路３０と、第４の回路としてのマルチプレクサ４０と、第５の回路としてのＥＸＯＲゲート回路５０とを具備する。
第１の回路９０は、３ビット幅のカウンタ１１と、３ビット幅のコンパレータ１２、１３とを具備する。
先に説明した分周回路１（図１参照）においては、コンパレータ１２の出力信号が、カウンタ１１のクリア動作及びＴ型フリップフロップ２０のトグル動作を制御していた。一方、分周回路４においては、コンパレータ１２の出力信号（ここでは、内部イネーブル信号とする）は、カウンタ１１のクリア動作を制御し、コンパレータ１３の出力信号（ここでは、イネーブル信号とする）は、Ｔ型フリップフロップ２０のトグル動作を制御する。
すなわち、カウンタ１１は、コンパレータ１２が出力する信号（ここでは、内部イネーブル信号）がローレベルとなったときにクリアされる。
コンパレータ１２は、分周比を指定する信号とカウンタ１１が出力するカウント値とが一致しているときに内部イネーブル信号をローレベルとして出力し、一致していないときに内部イネーブル信号をハイレベルとして出力する。
コンパレータ１３は、カウンタ１１が出力するカウント値と「０００ｂ」とを比較し、カウンタ１１が出力するカウント値が「０００ｂ」のときにイネーブル信号をローレベルとして出力し、一致していないときにイネーブル信号をハイレベルとして出力する。
Ｔ型フリップフロップ２０は、コンパレータ１３が出力するイネーブル信号がローレベルとなっているときに入力クロック信号によってトグルされ、信号ＰＨＡＳＥ０を出力する。
次に、分周回路４の動作について説明する。
なお、以後カウンタ１１の動作遅延時間をｔｄ１１、コンパレータ１２の動作遅延時間をｔｄ１２、コンパレータ１３の動作遅延時間をｔｄ１３として説明する。それ以外の回路においても一定の動作遅延時間が存在するが、本発明の動作の説明上必要と思われる個所にて別途記述するものとする。
まず、分周比を指定する信号が「０００ｂ」の場合、すなわち分周比１／１の分周を行う場合について説明する。図２１は、分周比を指定する信号が「０００ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１は「０００ｂ」にリセットされる。コンパレータ１３の出力であるイネーブル信号は、カウンタ１１の出力が「０００ｂ」であるため、ｔｄ１３経過後もローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１１０１において、内部イネーブル信号がローレベルであることから、カウンタ１１はクリア動作となり、カウンタ１１は「０００ｂ」を出力し続ける。また、イネーブル信号もローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１１０３においても、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作を継続する。また、イネーブル信号もローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１１０５においても、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作を継続する。また、イネーブル信号もローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。
以降、信号ＰＨＡＳＥ０は、時刻ｔ１１０１〜ｔ１１０５の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「０００ｂ」であるため、信号ＰＨＡＳＥ１を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ１が供給される。
時刻ｔ１１０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ１がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１１０２において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ１がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１０３において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ１がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１１０４において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ１がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１１０１〜ｔ１１０４の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／１で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「００１ｂ」の場合、すなわち分周比１／２の分周を行う場合について説明する。図２２は、分周比を指定する信号が「００１ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「００１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１２０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１２０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１２０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１２０３において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１２０３＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１２０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１２０５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１２０５＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１２０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１２０７において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ１２０７＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１２０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１２０９において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１２０９＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１２０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
以降、信号ＰＨＡＳＥ０は、時刻ｔ１２０１〜ｔ１２０９の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「００１ｂ」であるため、信号ＰＨＡＳＥ２を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ２が供給される。
時刻ｔ１２０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ２がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１２０３において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ２がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１２０５において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ２がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１２０７において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ２がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１２０１〜ｔ１２０７の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／２で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「０１０ｂ」の場合、すなわち分周比１／３の分周を行う場合について説明する。図２３は、分周比を指定する信号が「０１０ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１０ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１３０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１３０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１３０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１３０３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１３０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１３０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１３０５において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１３０５＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１３０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１３０７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１３０７＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１３０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１３０９において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ１３０９＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１３０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１３１１において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号はハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ１３１１＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１３１１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１３１３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１３１３＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１３１３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
以降、信号ＰＨＡＳＥ０は、時刻ｔ１３０１〜ｔ１３１３の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「０１０ｂ」であるため、信号ＰＨＡＳＥ３を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ３が供給される。
時刻ｔ１３０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ３がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１３０４において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ３がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１３０７において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ３がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１３１０において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ３がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１３０１〜ｔ１３１０の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／３で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「０１１ｂ」の場合、すなわち分周比１／４の分周を行う場合について説明する。図２４は、分周比を指定する信号が「０１１ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「０１１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１４０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１４０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１４０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４０３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１４０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１４０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４０５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１４０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ１４０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４０７において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１４０７＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１４０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４０９において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１４０９＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１４０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４１１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ１４１１＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１４１１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４１３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ１４１３＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ１４１３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４１５において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号はハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はローレベルのまま保持される。時刻ｔ１４１５＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１４１５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１４１７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１４１７＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１４１７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ローレベルに変化する。
以降、信号ＰＨＡＳＥ０は、時刻ｔ１４０１〜ｔ１４１７の間と同様の変化を繰り返す。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「０１１ｂ」であるため、信号ＰＨＡＳＥ４を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ４が供給される。
時刻ｔ１４０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ４がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１４０５において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ４がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１４０９において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ４がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１４１３において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ４がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１４０１〜ｔ１４１３の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／４で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１００ｂ」の場合、すなわち分周比１／５の分周を行う場合について説明する。図２５は、分周比を指定する信号が「１００ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１００ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１５０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１５０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１５０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１５０３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１５０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１５０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１５０５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１５０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ１５０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１５０７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１５０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ１５０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１５０９において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１５０９＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１５０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１５１１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１５１１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１５１１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
以降、カウンタ１１、コンパレータ１２、１３は、時刻ｔ１５０１〜ｔ１５１１の間と同様の動作を行う。また、信号ＰＨＡＳＥ０は、コンパレータ１３の出力であるイネーブル信号がローレベルとなったときにトグルされる。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１００ｂ」であるため、信号ＰＨＡＳＥ５を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ５が供給される。
時刻ｔ１５０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ５がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１５０６において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ５がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１５１１において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ５がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１５１６において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ５がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１５０１〜ｔ１５１６の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／５で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１０１ｂ」の場合、すなわち分周比１／６の分周を行う場合について説明する。図２６は、分周比を指定する信号が「１０１ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１６０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１６０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１６０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１６０３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１６０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１６０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１６０５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１６０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ１６０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１６０７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１６０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ１６０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１６０９において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１６０９＋ｔｄ１１になると、カウンタ１１の出力が「１０１ｂ」となる。時刻ｔ１６０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１０１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１６１１において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１６１１＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１６１１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１６１３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１６１３＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１６１３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
以降、カウンタ１１、コンパレータ１２、１３は、時刻ｔ１６０１〜ｔ１６１３の間と同様の動作を行う。また、信号ＰＨＡＳＥ０は、コンパレータ１３の出力であるイネーブル信号がローレベルとなったときにトグルされる。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１０１ｂ」であるため、信号ＰＨＡＳＥ６を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ６が供給される。
時刻ｔ１６０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ６がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１６０７において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ６がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１６１３において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ６がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１６１９において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ６がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１６０１〜ｔ１６１９の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／６で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１１０ｂ」の場合、すなわち分周比１／７の分周を行う場合について説明する。図２７は、分周比を指定する信号が「１１０ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１７０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１７０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１７０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７０３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１７０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１７０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７０５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１７０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ１７０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７０７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１７０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ１７０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７０９において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１７０９＋ｔｄ１１になると、カウンタ１１の出力が「１０１ｂ」となる。時刻ｔ１７０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１０１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７１１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１７１１＋ｔｄ１１になると、カウンタ１１の出力が「１１０ｂ」となる。時刻ｔ１７１１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７１３において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１７１３＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１７１３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１７１５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１７１５＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１７１５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
以降、カウンタ１１、コンパレータ１２、１３は、時刻ｔ１７０１〜ｔ１７１５の間と同様の動作を行う。また、信号ＰＨＡＳＥ０は、コンパレータ１３の出力であるイネーブル信号がローレベルとなったときにトグルされる。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１１０ｂ」であるため、信号ＰＨＡＳＥ７を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ７が供給される。
時刻ｔ１７０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ７がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１７０８において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ７がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１７１５において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ７がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１７２２において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ７がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１７０１〜ｔ１７２２の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／７で分周した出力クロック信号を得ることができる。
次に、分周比を指定する信号が「１１１ｂ」の場合、すなわち分周比１／８の分周を行う場合について説明する。図２８は、分周比を指定する信号が「１１１ｂ」の場合における分周回路４の動作を表すタイミングチャートである。
初期においてリセット信号がローレベルのとき、カウンタ１１の内部状態は「０００ｂ」にリセットされる。コンパレータ１２の出力である内部イネーブル信号は、コンパレータ１２の一方の入力である分周比を指定する信号が「１０１ｂ」であり、他方の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１２経過後、ハイレベルとなる。一方、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるためｔｄ１３経過後、ローレベルとなる。
リセット信号がローレベルからハイレベルとなった後、入力クロック信号の立ち上がりエッジである時刻ｔ１８０１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、コンパレータ１３の出力であるイネーブル信号がローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はハイレベルに変化する。時刻ｔ１８０１＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１８０１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８０３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８０３＋ｔｄ１１になると、カウンタ１１の出力が「０１０ｂ」となる。時刻ｔ１８０３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８０５において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８０５＋ｔｄ１１になると、カウンタ１１の出力が「０１１ｂ」となる。時刻ｔ１８０５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０１１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８０７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８０７＋ｔｄ１１になると、カウンタ１１の出力が「１００ｂ」となる。時刻ｔ１８０７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１００ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８０９において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８０９＋ｔｄ１１になると、カウンタ１１の出力が「１０１ｂ」となる。時刻ｔ１８０９＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１０１ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８１１において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８１１＋ｔｄ１１になると、カウンタ１１の出力が「１１０ｂ」となる。時刻ｔ１８１１＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８１３において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作を継続する。また、イネーブル信号もハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８１３＋ｔｄ１１になると、カウンタ１１の出力が「１１０ｂ」となる。時刻ｔ１８１３＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「１１０ｂ」であるため、ハイレベルのまま保持される。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８１５において、内部イネーブル信号がローレベルであるため、カウンタ１１はクリア動作となる。一方、イネーブル信号がハイレベルであるため、Ｔ型フリップフロップ２０はトグルされず、信号ＰＨＡＳＥ０はハイレベルのまま保持される。時刻ｔ１８１５＋ｔｄ１１になると、カウンタ１１の出力が「０００ｂ」となる。時刻ｔ１８１５＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「０００ｂ」であるため、ローレベルに変化する。
入力クロック信号の次の立ち上がりエッジである時刻ｔ１８１７において、内部イネーブル信号がハイレベルであるため、カウンタ１１はカウント動作となる。一方、イネーブル信号はローレベルであるため、Ｔ型フリップフロップ２０はトグルされ、信号ＰＨＡＳＥ０はローレベルに変化する。時刻ｔ１８１７＋ｔｄ１１になると、カウンタ１１の出力が「００１ｂ」となる。時刻ｔ１８１７＋ｔｄ１１＋ｔｄ１３になると、コンパレータ１３の出力であるイネーブル信号は、コンパレータ１３の入力であるカウンタ１１の出力が「００１ｂ」であるため、ハイレベルに変化する。
以降、カウンタ１１、コンパレータ１２、１３は、時刻ｔ１８０１〜ｔ１８１７の間と同様の動作を行う。また、信号ＰＨＡＳＥ０は、コンパレータ１３の出力であるイネーブル信号がローレベルとなったときにトグルされる。
なお、信号ＰＨＡＳＥ１〜ＰＨＡＳＥ８は、信号ＰＨＡＳＥ０を入力クロック信号の半周期ずつ順次遅延させたものとなる。
ところで、マルチプレクサ４０は、分周比を指定する信号が「１１１ｂ」であるため、信号ＰＨＡＳＥ８を選択出力する（図３参照）。従って、ＥＸＯＲゲート回路５０には、信号ＰＨＡＳＥ０及びＰＨＡＳＥ８が供給される。
時刻ｔ１８０１において、信号ＰＨＡＳＥ０がハイレベルとなり、信号ＰＨＡＳＥ８がローレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１８０９において、信号ＰＨＡＳＥ０がハイレベルであり、信号ＰＨＡＳＥ８がハイレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
時刻ｔ１８１７において、信号ＰＨＡＳＥ０がローレベルとなり、信号ＰＨＡＳＥ８がハイレベルであるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ハイレベルとなる。
時刻ｔ１８２５において、信号ＰＨＡＳＥ０がローレベルであり、信号ＰＨＡＳＥ８がローレベルとなるため、ＥＸＯＲゲート回路５０の出力信号、すなわち出力クロック信号は、ローレベルとなる。
以降、出力クロック信号は、時刻ｔ１８０１〜ｔ１８２５の間と同様の変化を繰り返す。すなわち、入力クロック信号を分周比１／８で分周した出力クロック信号を得ることができる。
以上においては、デューティ比が５０％の出力クロック信号が生成されるが、分周回路１と同様に、デューティ比が５０％以外の出力クロック信号を生成することも可能である。
例えば、先に説明した、分周比を指定する信号が「０１１ｂ」（分周比１／４）の場合（図２４のタイミングチャート参照）においては、マルチプレクサ４０が、信号ＰＨＡＳＥ４を選択出力することとしていた（図３のテーブル内の第４レコード参照）。
ここで、分周比を指定する信号が「０１１ｂ」（分周比１／４）の場合に、マルチプレクサ４０が、例えば信号ＰＨＡＳＥ１を選択出力することとすれば、図２９に示すように、デューティ比が１２．５％の出力クロック信号を生成することができる。
以上説明したように、分周回路４においては、コンパレータ１３を具備することにより、分周回路１より早い時期から出力クロック信号を出力することができる。
本発明の分周回路では、入力クロック信号をいずれの分周比で分周しても、この分周回路内部にて出力を生成させるための経路がほぼ同一である。そのため、入力クロック信号の立ち上がり、または立ち下がりエッジを基準とした、各分周比における分周回路出力のエッジの遅れが、特許文献１にあるように１／１分周出力を得る際に別経路を具備し、分周信号を得る方法に比べて、極めて小さくなる。従って、本発明を具備した半導体集積回路の設計の容易さが向上することとなる。
本発明は、外部から供給されるクロック信号を分周するための分周回路において利用可能である。この分周回路は、半導体集積回路として構成可能である。
本発明の第１の実施形態に係る分周回路の概要を示す図。 分周比を指定する信号と図１の分周回路１の分周比との関係を示す図。 分周比を指定する信号と図１のマルチプレクサ４０の出力とを示す図。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１の動作を示すタイミングチャート。 図１の分周回路１を用いた回路の例を示す図。 図１の分周回路１の動作を示すタイミングチャート。 本発明の第１の実施形態に係る分周回路の概要を示す図。 図１の分周回路１を用いた回路の例を示す図。 図１７の回路６０の例を示す図。 図１７の回路７０の例を示す図。 本発明の第２の実施形態に係る分周回路の概要を示す図。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。 図２０の分周回路４の動作を示すタイミングチャート。
符号の説明
１、３、４ 分周回路、２ インバータ、１１ カウンタ、１２、１３ コンパレータ、２０ Ｔ型フリップフロップ、３１〜３８ Ｄ型フリップフロップ、４０、４１ マルチプレクサ、５０ ＥＸＯＲゲート回路

Claims (12)

  1. 第１のクロック信号を分周することにより第２のクロック信号を生成するための回路であって、
    前記第１のクロック信号の所望の分周比に応じた数の周期毎にイネーブル信号を活性化させるための第１の回路と、
    前記イネーブル信号が活性化されたときに前記第１のクロック信号によってトグルされる信号を出力するための第２の回路と、
    前記第２の回路が出力する信号を前記第１のクロック信号の半周期ずつ順次遅延させた複数の信号を出力するための第３の回路と、
    前記第３の回路が出力する複数の信号の中から前記分周比に応じた１つの信号を選択して出力するための第４の回路と、
    前記第２の回路が出力する信号と前記第４の回路が出力する信号との排他的論理和演算を行うことにより、前記第２のクロック信号を生成するための第５の回路と、
    を具備する、分周回路。
  2. 前記第４の回路が、
    前記第３の回路が出力する複数の信号の中から前記分周比及び所望のデューティ比に応じた１つの信号を選択して出力する、請求項１記載の分周回路。
  3. 前記第１の回路が、
    前記第１のクロック信号をカウントし、前記イネーブル信号が活性化されたときにクリアされるカウンタと、
    前記カウンタの出力信号と前記分周比を指定する信号とが一致するときに前記イネーブル信号を活性化させるコンパレータと、
    を具備する、請求項１又は２記載の分周回路。
  4. 前記第１の回路が、
    前記第１のクロック信号をカウントし、内部イネーブル信号が活性化されたときにクリアされるカウンタと、
    前記カウンタの出力信号と前記分周比を指定する信号とが一致するときに前記内部イネーブル信号を活性化させる第１のコンパレータと、
    前記カウンタの出力信号が０となったときに前記イネーブル信号を活性化させる第２のコンパレータと、
    を具備する、請求項１又は２記載の分周回路。
  5. 前記第３の回路が、
    直列に接続された複数のフリップフロップであって、奇数番目が前記第１のクロック信号の反転信号に同期して動作し、偶数番目が前記第１のクロック信号に同期して動作する前記複数のフリップフロップを具備する、請求項１〜４のいずれか１項に記載の分周回路。
  6. 前記分周比及び／又は前記デューティ比を指定する信号の供給を受け、供給された前記分周比及び／又は前記デューティ比を指定する信号に応じて前記第１のクロック信号を分周する、請求項１〜５のいずれか１項に記載の分周回路。
  7. 前記第４の回路が、
    前記第３の回路が出力する複数の信号の中から前記分周比及び／又は前記デューティ比を指定する信号に応じた１つの信号を選択して出力する、請求項６記載の分周回路。
  8. 請求項１〜７のいずれか１項に記載の分周回路を具備する半導体集積回路。
  9. 前記第２のクロック信号に同期してデータ信号を出力する第６の回路と、
    前記第１のクロック信号に同期して前記データ信号を取り込んで保持する第７の回路を更に具備し、
    前記第７の回路が、
    前記第１のクロック信号に同期して動作するフリップフロップと、
    前記イネーブル信号が活性化されているときに前記データ信号を選択して前記フリップフロップに供給し、前記イネーブル信号が活性化されていないときに前記フリップフロップの出力信号を選択して前記フリップフロップに供給するマルチプレクサと、
    を具備する、請求項８記載の半導体集積回路。
  10. 外部から前記分周比及び／又は前記デューティ比を指定する信号の供給を受け、供給された前記分周比及び／又は前記デューティ比を指定する信号に応じて前記第１のクロック信号を分周する、請求項８又は９記載の半導体集積回路。
  11. 前記分周比及び／又は前記デューティ比を指定する信号を記憶するための記憶回路を更に具備し、前記記憶回路に記憶されている信号に応じて前記第１のクロック信号を分周する、請求項８又は９記載の半導体集積回路。
  12. 外部から供給される前記分周比及び／又は前記デューティ比を指定する信号、前記記憶回路に記憶されている信号のいずれかを選択するための選択回路を更に具備し、前記選択回路によって選択された信号に応じて前記第１のクロック信号を分周する、請求項１１記載の半導体集積回路。
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