JP2004364252A - デジタル遅延固定ループ - Google Patents
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Abstract
【解決手段】 ソースクロック、遅延モニタリングクロック、基準クロックを生成するクロック生成手段と、複数の単位遅延を備え、前記ソースクロック及び遅延モニタリングクロックを遅延させる遅延グループを備える第1及び第2遅延ラインと、該第2遅延ラインの出力を入力とし、実際のクロック経路の遅延成分をモデリングする遅延モデルと、該遅延モデルからのフィードバッククロックの位相と前記基準クロックの位相とを比較する位相比較手段と、該位相比較手段の比較結果に応じて前記第1及び第2遅延ラインの遅延量を制御する遅延制御手段と、前記遅延制御手段の出力に応じて、前記ソースクロック及び遅延モニタリングクロックを前記第1及び第2遅延ラインの前記遅延グループのうちの各々いずれか1つに選択的に提供する第1及び第2クロック入力制御手段とを備える。
【選択図】 図5
Description
21 クロック分周器
22 遅延ライン
23 ダミー遅延ライン
25 遅延モデル
26 位相比較器
27 遅延制御部
28 第1クロック入力制御部
29 第2クロック入力制御部
Claims (15)
- ソースクロック、遅延モニタリングクロック、基準クロックを生成するクロック生成手段と、
分離された複数のクロックラインに対応してグループ化されたプログラム可能な複数の単位遅延を備え、前記ソースクロック及び遅延モニタリングクロックを遅延させる遅延グループを備えた第1遅延ライン及び第2遅延ラインと、
該第2遅延ラインの出力を入力とし、実際のクロック経路の遅延成分をモデリングする遅延モデルと、
該遅延モデルから出力されるフィードバッククロックの位相と前記基準クロックの位相とを比較する位相比較手段と、
該位相比較手段の比較結果に応じて前記第1及び第2遅延ラインの遅延量を制御する遅延制御手段と、
該遅延制御手段の出力に応じて、前記ソースクロック及び前記遅延モニタリングクロックを、前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する第1クロック入力制御手段、及び第2遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する第2クロック入力制御手段と
を備えていることを特徴とするデジタル遅延固定ループ。 - 前記第1クロック入力制御手段が、
各々の前記遅延グループに対応する前記遅延制御手段の出力を論理和演算して遅延グループ選択信号を生成する複数の論理和ロジックと、
前記遅延グループ選択信号に応じて、前記ソースクロックを前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する複数の第1制御ロジックとを備えていることを特徴とする請求項1に記載のデジタル遅延固定ループ。 - 前記第2クロック入力制御手段が、
各々の前記遅延グループに対応する前記遅延制御手段の出力を論理和演算して遅延グループ選択信号を生成する複数の論理和ロジックと、
前記遅延グループ選択信号に応じて、前記遅延モニタリングクロックを前記第2遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する複数の第1制御ロジックとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。 - 前記第1クロック入力制御手段が、
リード区間信号に応じて、前記ソースクロックを前記第1制御ロジックの入力端に提供する第2制御ロジックをさらに備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。 - 前記第2制御ロジックが、
前記リード区間信号及び前記ソースクロックを入力とするNANDゲートと、
該NANDゲートの出力を入力とするインバータとを備えていることを特徴とする請求項4に記載のデジタル遅延固定ループ。 - 前記第1制御ロジックが、
該当する遅延グループに対応する前記遅延グループ選択信号及び前記ソースクロックを入力とするNANDゲートと、
該NANDゲートの出力を入力とするインバータとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。 - 前記論理和ロジックが、
該当する遅延グループに対応する前記遅延制御手段の出力を入力とするNORゲートと、
該NORゲートの出力を反転させるインバータとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。 - 前記論理和ロジックが、
電源電圧及び充/放電ノードの間に接続され、リセット信号をゲート入力とするPMOSトランジスタと、
前記充/放電ノード及び接地の間に接続され、該当する遅延グループに対応する前記遅延制御手段の出力を入力とする複数のNMOSトランジスタと、
前記充/放電ノードに接続されたラッチとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。 - 前記論理和ロジックが、
各々の前記遅延グループに対応する前記遅延制御手段の出力とともに、前記各々の遅延グループに隣接する遅延グループに対応する前記遅延制御手段の境界出力値とをさらに論理和演算することを特徴とする請求項2、7、または8のうちのいずれかの項に記載のデジタル遅延固定ループ。 - 前記遅延制御手段が、
前記位相比較手段の比較結果に応じて、シフト制御信号を生成するシフトレジスタ制御器と、
前記シフト制御信号に応じて、前記第1及び第2遅延ラインの遅延量を決定するシフトレジスタとを備えていることを特徴とする請求項1に記載のデジタル遅延固定ループ。 - 前記第1クロック入力制御手段が、
該当する遅延グループの下位グループに対応するシフトレジスタの特定位置のラッチ値及び該当する遅延グループの上位グループに対応するシフトレジスタの特定位置のラッチ値を排他的論理和演算し、前記遅延グループ選択信号を生成する複数の排他的論理和ロジックと、
前記遅延グループ選択信号に応じて、前記ソースクロックを前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する複数の第3制御ロジックとを備えていることを特徴とする請求項10に記載のデジタル遅延固定ループ。 - 前記排他的論理和ロジックが、
前記上位グループに対応する前記シフトレジスタの特定位置のラッチ値を入力とする第1インバータと、
該第1インバータの出力及び前記下位グループに対応する前記シフトレジスタの特定位置のラッチ値を入力とするNANDゲートと、
該NANDゲートの出力を入力とする第2インバータとを備えていることを特徴とする請求項11に記載のデジタル遅延固定ループ。 - 前記シフトレジスタの前記特定位置のラッチ値が、該当する前記遅延グループの前記上位グループ又は下位グループに対応する前記シフトレジスタのラッチのうち、境界に存在するラッチを除外したラッチのラッチ値であることを特徴とする請求項11または請求項12に記載のデジタル遅延固定ループ。
- 複数の前記排他的論理和ロジックのうち、最下位の前記遅延グループに対応する前記排他的論理和ロジックが、一方の入力端に電源電圧が印加され、
複数の前記排他的論理和ロジックのうち、最上位の前記遅延グループに対応する前記排他的論理和ロジックが、一方の入力端に接地電圧が印加されることを特徴とする請求項11または請求項12に記載のデジタル遅延固定ループ。 - 前記クロック生成手段が、
外部クロックをバッファし、前記外部クロックの立ち上がりエッジ又は立ち下がりエッジに同期した前記ソースクロックを生成するクロックバッファと、
前記ソースクロックを分周し、前記遅延モニタリングクロック及び前記基準クロックを生成するクロック分周器とを備えていることを特徴とする請求項1に記載のデジタル遅延固定ループ。
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