JP2004363379A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004363379A JP2004363379A JP2003160892A JP2003160892A JP2004363379A JP 2004363379 A JP2004363379 A JP 2004363379A JP 2003160892 A JP2003160892 A JP 2003160892A JP 2003160892 A JP2003160892 A JP 2003160892A JP 2004363379 A JP2004363379 A JP 2004363379A
- Authority
- JP
- Japan
- Prior art keywords
- support substrate
- semiconductor device
- electrode
- back surface
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Die Bonding (AREA)
Abstract
【課題】熱応力による破壊を防止した半導体装置を提供する。
【解決手段】本発明の半導体装置10Aは、支持基板11と、支持基板の表面および裏面に形成されて貫通部15により接続された表面電極13および裏面電極14と、支持基板11の表面に固着されて表面電極13と電気的に接続された半導体素子16と、半導体素子16を封止する封止樹脂18とを具備し、支持基板11の裏面には溝12が設けられる構成と成っている。従って、熱応力により、貫通部15と表面電極14との接続箇所、または、貫通部15と裏面電極14との接続箇所にクラックが発生してしまうのを防止することができる。
【選択図】 図1
【解決手段】本発明の半導体装置10Aは、支持基板11と、支持基板の表面および裏面に形成されて貫通部15により接続された表面電極13および裏面電極14と、支持基板11の表面に固着されて表面電極13と電気的に接続された半導体素子16と、半導体素子16を封止する封止樹脂18とを具備し、支持基板11の裏面には溝12が設けられる構成と成っている。従って、熱応力により、貫通部15と表面電極14との接続箇所、または、貫通部15と裏面電極14との接続箇所にクラックが発生してしまうのを防止することができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、支持基板を有する半導体装置に関する。
【0002】
【従来の技術】
図5を参照して、従来型の実装基板および半導体装置装置に関して説明する。図5(A)は半導体装置100の断面図であり、図5(B)はその裏面図である(特許文献1参照)。
【0003】
図5(A)を参照して、ガラスエポキシ等から成る支持基板101の上面に銅箔等から成る電極104が形成されている。また支持基板101の裏面には裏面電極105が形成され、ビアホール106により電極104と接続されている。また、電極104および裏面電極105はメッキ膜により被覆されている。
【0004】
半導体素子102は支持基板101上に固着され、金属細線103により電極104と接続される。また半導体素子102を被覆するように封止樹脂107が形成されている。
【0005】
図5(B)を参照して、支持基板101の裏面には、外周部と平行に2列に整列して、裏面電極105が設けられている。
【0006】
【特許文献1】
特開平11−233688号公報(図7参照)
【0007】
【発明が解決しようとする課題】
上述した半導体装置100では、裏面電極105に形成されるロウ材を介して実装基板に実装される。しかしながら、半導体装置100に内蔵される半導体素子102と、実装基板とでは熱膨張係数が大きく異なるので、温度変化により熱応力が発生する。従来では、この熱応力の緩和を支持基板101やロウ材が担ってきた。しかしながら、支持基板101による熱応力の緩和を促進させるためには、支持基板101を厚く形成する必要があり、このことが半導体装置の薄型化を阻害していた。更に、熱応力が作用することにより、ビアホール106と電極104との接続部を含む接続経路が破壊されてしまう問題があった。
【0008】
本発明は上記した問題点を鑑みて成されたものであり、本発明の主な目的は、熱応力による破壊を防止した半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、支持基板と、前記支持基板の表面および裏面に形成されて貫通部により接続された表面電極および裏面電極と、前記支持基板の表面に固着されて前記表面電極と電気的に接続された半導体素子と、前記半導体素子を封止する封止樹脂とを具備し、前記支持基板の裏面には溝が設けられることを特徴とする。
【0010】
更に本発明は、前記裏面電極は前記支持基板の裏面にマトリックス状に形成され、前記溝は前記裏面電極の間に格子状に設けられることを特徴とする。
【0011】
更に本発明は、前記溝は、前記裏面電極間の中間部に形成されることを特徴とする。
【0012】
更に本発明は、前記裏面電極にロウ材を付着することにより、実装基板に実装されることを特徴とする。
【0013】
【発明の実施の形態】
図1を参照して、本発明の半導体装置10の構成を説明する。図1(A)は半導体装置10の断面図であり、図1(B)はその裏面図である。
【0014】
図1(A)を参照して、本発明の半導体装置10Aは、支持基板11と、支持基板の表面および裏面に形成されて貫通部15により接続された表面電極13および裏面電極14と、支持基板11の表面に固着されて表面電極13と電気的に接続された半導体素子16と、半導体素子16を封止する封止樹脂18とを具備し、支持基板11の裏面には溝12が設けられる構成と成っている。これら各要素の詳細を以下にて説明する。
【0015】
支持基板11は、半導体装置10の各構成要素を支持する働きを有し、例えばガラスエポキシ基板から成る。また、支持基板11の材料としてはガラスエポキシ基板以外でも良く、他の有機材料をその材料とすることもできる。また、ここでは、支持基板11は、単層の配線構造を有するが、多層の配線構造を構成する支持基板11が構成されても良い。
【0016】
表面電極13は導電性の材料から成り、支持基板11の表面に形成される。表面電極13は、金属細線17が接続されるパッド部を形成し、更に、半導体素子16の下方に引き回される配線部も構成している。
【0017】
裏面電極14は、支持基板11の裏面に形成され、支持基板11を貫通する貫通部15を介して表面電極13と電気的に接続されている。
【0018】
半導体素子16は、LSI(Large Scale Integration)チップであり、フェイスアップで、接着剤19を介して支持基板11の表面に固着されている。そして、半導体素子16の取り出し電極と表面電極13とは、金属細線17を介して電気的に接続されている。また、半導体素子以外の素子が半導体装置10に内蔵されても良い。
【0019】
封止樹脂18は、半導体素子16、金属細線17、および、支持基板11の表面を被覆している。また、封止樹脂18は、機械的強度の向上および耐湿性の向上のために、無機フィラーが混入された遮光性のものを採用することができる。封止樹脂18に用いる樹脂としては、熱可塑性樹脂または熱硬化性樹脂の両方を全般的に採用することができる。
【0020】
溝12は、支持基板11の裏面をハーフスクライブすることにより形成され、裏面電極14間の中間部付近に設けられる。図1(B)を参照して、裏面電極14は、BGA(Ball Grid Array)やLGA(Land Grid Array)構造が実現できるように、マトリックス状に形成されている。そして、溝12は、各行および各列の裏面電極14の間に、格子状に形成されている。
【0021】
図2を参照して、上記した半導体素子14の実装構造を説明する。図2(A)を参照して、実装基板20の表面には導電路21が形成されている。そして、裏面電極14の裏面に付着されたロウ材22を介して、実装基板20の導電路21と半導体装置10とは接続されている。ここで、ロウ材22としては、半田等を採用することができる。
【0022】
半導体装置10に内蔵される半導体素子16と、実装基板20とでは、熱膨張係数が大きく相違する。具体的には、半導体素子16の熱膨張係数は2ppm程度であり、実装基板20が樹脂製のものである場合はその熱膨張係数は20ppm程度である。従って、使用状況下の温度変化により、半導体装置10および実装基板20が加熱された場合、半導体素子16より実装基板20の方が大きな膨張量を示す。従って、半導体素子16と実装基板20との間に介在する、導電路21、ロウ材22、裏面電極14、貫通部15、支持基板11、および、表面電極13には熱応力が発生する。本発明では、支持基板11に溝12を設けることにより、この熱応力を低減している。
【0023】
図2(B)を参照して、溝12の詳細を説明する。上述したように、半導体素子16の熱膨張係数は、実装基板の10分の1程度である。従って、半導体素子16と実装基板20の両方が温度上昇した場合、半導体素子16に比べて実装基板20が大きく膨張することから、支持基板11や貫通部15に大きな熱応力が発生する。具体的には、支持基板11や貫通部15に横方向の剪断力が作用する。本発明では、支持基板11に溝を設けて、裏面電極14が形成される箇所の近傍の支持基板を可動にすることにより、支持基板11や貫通部15に作用する熱応力を低減させている。同図を参照して、溝12が設けられた箇所の支持基板11は、右方向に変形している。このように、熱応力が作用した際に、裏面電極14が設けられた箇所の支持基板11を横方向に可動にするために、溝12は形成されている。支持基板11を部分的に可動にすることにより、貫通部15と表面電極13との接続箇所、または、貫通部15と裏面電極14との接続箇所が剥離してしまうのを防止することができる。
【0024】
また、半導体装置10と実装基板20との間に大きな熱応力が作用した場合でも、裏面電極14付近の支持基板が横方向に可動であることで、その熱応力は吸収される。更にまた、従来の半導体装置では、上記した熱応力を吸収するために、支持基板を厚く形成していたが、本発明の構成により、支持基板11を薄くすることができる。上記の説明では、溝12は支持基板11の厚みの途中まで設けられるが、支持基板11が分離される程度の深さまで溝12を形成しても良い。
【0025】
図3を参照して、他の形態の半導体装置10Bの構成を説明する。半導体装置10Bの基本的な構成は、図1を参照して説明した半導体装置と同様であり、相違点は、半導体素子16がフェイスダウンでフリップチップ実装されている点にある。この様な構成を有する半導体装置10Bの場合でも、上記した溝12の形成による効果を奏することができる。
【0026】
図4を参照して、半導体装置10Bの製造方法を説明する。図4(A)を参照して、支持基板の11の表面および裏面に、表面電極13および裏面電極14を形成する。表面電極13及び裏面電極14は、支持基板11を貫通して形成された貫通部15により電気的に接続されている。
【0027】
図4(B)を参照して、接着剤19を介して半導体素子16の固着を行い、半導体素子16の電極と表面電極14とを、金属細線17により電気的に接続する。
【0028】
図4(C)を参照して、半導体素子16および金属細線17が被覆されるように、封止樹脂18を形成する。封止樹脂18の形成方法としては、トランスファーモールド、インジェクションモールド、ポッティング等が考えられる。
【0029】
図4(D)を参照して、ダイシングブレードを用いて支持基板11の裏面をハーフスクライブすることにより、溝12を形成する。溝12の深さは、支持基板11の厚みよりも浅く形成する。そして、各半導体装置の境界線で封止樹脂18および支持基板11を分割することにより、例えば図1に示すような半導体装置10が完成する。ここで、溝12の形成は、図4(A)に示す工程で行っても良い。また、ダイシング以外の方法により溝12の形成を行っても良い。具体的には、エッチングやレーザー等の除去方法により溝12の形成を行うことができる。
【0030】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【0031】
支持基板11の裏面に溝12を形成したので、半導体素子16と実装基板20の熱膨張係数の差により支持基板11に熱応力が作用した場合でも、支持基板11を部分的に可動にすることにより、発生する熱応力を低減させることができる。従って、熱応力により、貫通部15と表面電極14との接続箇所、または、貫通部15と裏面電極14との接続箇所にクラックが発生してしまうのを防止することができる。
【0032】
更に、溝12が設けられた支持基板11により、熱応力の吸収を行うので、半導体装置10と実装基板20とを接続するロウ材22に作用する応力を緩和することができる。
【0033】
更に、溝12を支持基板11に設けることにより、半導体装置10を実装する際にロウ材22同士が短絡するのを防止することができる。従って、ソルダーレジストの形成をせずとも、ろう材22の短絡を防止することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明する断面図(A)、裏面図(B)である。
【図2】本発明の半導体装置を説明する断面図(A)、断面拡大図(B)である。
【図3】本発明の半導体装置を説明する断面図である。
【図4】本発明の半導体装置の製造方法を説明する断面図(A)−(D)である。
【図5】従来の半導体装置を説明する断面図(A)、裏面図(B)である。
【符号の説明】
10 半導体装置
11 支持基板
12 溝
13 表面電極
14 裏面電極
15 貫通部
16 半導体素子
17 金属細線
18 封止樹脂
19 接着剤
20 実装基板
21 導電路
【発明の属する技術分野】
本発明は、支持基板を有する半導体装置に関する。
【0002】
【従来の技術】
図5を参照して、従来型の実装基板および半導体装置装置に関して説明する。図5(A)は半導体装置100の断面図であり、図5(B)はその裏面図である(特許文献1参照)。
【0003】
図5(A)を参照して、ガラスエポキシ等から成る支持基板101の上面に銅箔等から成る電極104が形成されている。また支持基板101の裏面には裏面電極105が形成され、ビアホール106により電極104と接続されている。また、電極104および裏面電極105はメッキ膜により被覆されている。
【0004】
半導体素子102は支持基板101上に固着され、金属細線103により電極104と接続される。また半導体素子102を被覆するように封止樹脂107が形成されている。
【0005】
図5(B)を参照して、支持基板101の裏面には、外周部と平行に2列に整列して、裏面電極105が設けられている。
【0006】
【特許文献1】
特開平11−233688号公報(図7参照)
【0007】
【発明が解決しようとする課題】
上述した半導体装置100では、裏面電極105に形成されるロウ材を介して実装基板に実装される。しかしながら、半導体装置100に内蔵される半導体素子102と、実装基板とでは熱膨張係数が大きく異なるので、温度変化により熱応力が発生する。従来では、この熱応力の緩和を支持基板101やロウ材が担ってきた。しかしながら、支持基板101による熱応力の緩和を促進させるためには、支持基板101を厚く形成する必要があり、このことが半導体装置の薄型化を阻害していた。更に、熱応力が作用することにより、ビアホール106と電極104との接続部を含む接続経路が破壊されてしまう問題があった。
【0008】
本発明は上記した問題点を鑑みて成されたものであり、本発明の主な目的は、熱応力による破壊を防止した半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、支持基板と、前記支持基板の表面および裏面に形成されて貫通部により接続された表面電極および裏面電極と、前記支持基板の表面に固着されて前記表面電極と電気的に接続された半導体素子と、前記半導体素子を封止する封止樹脂とを具備し、前記支持基板の裏面には溝が設けられることを特徴とする。
【0010】
更に本発明は、前記裏面電極は前記支持基板の裏面にマトリックス状に形成され、前記溝は前記裏面電極の間に格子状に設けられることを特徴とする。
【0011】
更に本発明は、前記溝は、前記裏面電極間の中間部に形成されることを特徴とする。
【0012】
更に本発明は、前記裏面電極にロウ材を付着することにより、実装基板に実装されることを特徴とする。
【0013】
【発明の実施の形態】
図1を参照して、本発明の半導体装置10の構成を説明する。図1(A)は半導体装置10の断面図であり、図1(B)はその裏面図である。
【0014】
図1(A)を参照して、本発明の半導体装置10Aは、支持基板11と、支持基板の表面および裏面に形成されて貫通部15により接続された表面電極13および裏面電極14と、支持基板11の表面に固着されて表面電極13と電気的に接続された半導体素子16と、半導体素子16を封止する封止樹脂18とを具備し、支持基板11の裏面には溝12が設けられる構成と成っている。これら各要素の詳細を以下にて説明する。
【0015】
支持基板11は、半導体装置10の各構成要素を支持する働きを有し、例えばガラスエポキシ基板から成る。また、支持基板11の材料としてはガラスエポキシ基板以外でも良く、他の有機材料をその材料とすることもできる。また、ここでは、支持基板11は、単層の配線構造を有するが、多層の配線構造を構成する支持基板11が構成されても良い。
【0016】
表面電極13は導電性の材料から成り、支持基板11の表面に形成される。表面電極13は、金属細線17が接続されるパッド部を形成し、更に、半導体素子16の下方に引き回される配線部も構成している。
【0017】
裏面電極14は、支持基板11の裏面に形成され、支持基板11を貫通する貫通部15を介して表面電極13と電気的に接続されている。
【0018】
半導体素子16は、LSI(Large Scale Integration)チップであり、フェイスアップで、接着剤19を介して支持基板11の表面に固着されている。そして、半導体素子16の取り出し電極と表面電極13とは、金属細線17を介して電気的に接続されている。また、半導体素子以外の素子が半導体装置10に内蔵されても良い。
【0019】
封止樹脂18は、半導体素子16、金属細線17、および、支持基板11の表面を被覆している。また、封止樹脂18は、機械的強度の向上および耐湿性の向上のために、無機フィラーが混入された遮光性のものを採用することができる。封止樹脂18に用いる樹脂としては、熱可塑性樹脂または熱硬化性樹脂の両方を全般的に採用することができる。
【0020】
溝12は、支持基板11の裏面をハーフスクライブすることにより形成され、裏面電極14間の中間部付近に設けられる。図1(B)を参照して、裏面電極14は、BGA(Ball Grid Array)やLGA(Land Grid Array)構造が実現できるように、マトリックス状に形成されている。そして、溝12は、各行および各列の裏面電極14の間に、格子状に形成されている。
【0021】
図2を参照して、上記した半導体素子14の実装構造を説明する。図2(A)を参照して、実装基板20の表面には導電路21が形成されている。そして、裏面電極14の裏面に付着されたロウ材22を介して、実装基板20の導電路21と半導体装置10とは接続されている。ここで、ロウ材22としては、半田等を採用することができる。
【0022】
半導体装置10に内蔵される半導体素子16と、実装基板20とでは、熱膨張係数が大きく相違する。具体的には、半導体素子16の熱膨張係数は2ppm程度であり、実装基板20が樹脂製のものである場合はその熱膨張係数は20ppm程度である。従って、使用状況下の温度変化により、半導体装置10および実装基板20が加熱された場合、半導体素子16より実装基板20の方が大きな膨張量を示す。従って、半導体素子16と実装基板20との間に介在する、導電路21、ロウ材22、裏面電極14、貫通部15、支持基板11、および、表面電極13には熱応力が発生する。本発明では、支持基板11に溝12を設けることにより、この熱応力を低減している。
【0023】
図2(B)を参照して、溝12の詳細を説明する。上述したように、半導体素子16の熱膨張係数は、実装基板の10分の1程度である。従って、半導体素子16と実装基板20の両方が温度上昇した場合、半導体素子16に比べて実装基板20が大きく膨張することから、支持基板11や貫通部15に大きな熱応力が発生する。具体的には、支持基板11や貫通部15に横方向の剪断力が作用する。本発明では、支持基板11に溝を設けて、裏面電極14が形成される箇所の近傍の支持基板を可動にすることにより、支持基板11や貫通部15に作用する熱応力を低減させている。同図を参照して、溝12が設けられた箇所の支持基板11は、右方向に変形している。このように、熱応力が作用した際に、裏面電極14が設けられた箇所の支持基板11を横方向に可動にするために、溝12は形成されている。支持基板11を部分的に可動にすることにより、貫通部15と表面電極13との接続箇所、または、貫通部15と裏面電極14との接続箇所が剥離してしまうのを防止することができる。
【0024】
また、半導体装置10と実装基板20との間に大きな熱応力が作用した場合でも、裏面電極14付近の支持基板が横方向に可動であることで、その熱応力は吸収される。更にまた、従来の半導体装置では、上記した熱応力を吸収するために、支持基板を厚く形成していたが、本発明の構成により、支持基板11を薄くすることができる。上記の説明では、溝12は支持基板11の厚みの途中まで設けられるが、支持基板11が分離される程度の深さまで溝12を形成しても良い。
【0025】
図3を参照して、他の形態の半導体装置10Bの構成を説明する。半導体装置10Bの基本的な構成は、図1を参照して説明した半導体装置と同様であり、相違点は、半導体素子16がフェイスダウンでフリップチップ実装されている点にある。この様な構成を有する半導体装置10Bの場合でも、上記した溝12の形成による効果を奏することができる。
【0026】
図4を参照して、半導体装置10Bの製造方法を説明する。図4(A)を参照して、支持基板の11の表面および裏面に、表面電極13および裏面電極14を形成する。表面電極13及び裏面電極14は、支持基板11を貫通して形成された貫通部15により電気的に接続されている。
【0027】
図4(B)を参照して、接着剤19を介して半導体素子16の固着を行い、半導体素子16の電極と表面電極14とを、金属細線17により電気的に接続する。
【0028】
図4(C)を参照して、半導体素子16および金属細線17が被覆されるように、封止樹脂18を形成する。封止樹脂18の形成方法としては、トランスファーモールド、インジェクションモールド、ポッティング等が考えられる。
【0029】
図4(D)を参照して、ダイシングブレードを用いて支持基板11の裏面をハーフスクライブすることにより、溝12を形成する。溝12の深さは、支持基板11の厚みよりも浅く形成する。そして、各半導体装置の境界線で封止樹脂18および支持基板11を分割することにより、例えば図1に示すような半導体装置10が完成する。ここで、溝12の形成は、図4(A)に示す工程で行っても良い。また、ダイシング以外の方法により溝12の形成を行っても良い。具体的には、エッチングやレーザー等の除去方法により溝12の形成を行うことができる。
【0030】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【0031】
支持基板11の裏面に溝12を形成したので、半導体素子16と実装基板20の熱膨張係数の差により支持基板11に熱応力が作用した場合でも、支持基板11を部分的に可動にすることにより、発生する熱応力を低減させることができる。従って、熱応力により、貫通部15と表面電極14との接続箇所、または、貫通部15と裏面電極14との接続箇所にクラックが発生してしまうのを防止することができる。
【0032】
更に、溝12が設けられた支持基板11により、熱応力の吸収を行うので、半導体装置10と実装基板20とを接続するロウ材22に作用する応力を緩和することができる。
【0033】
更に、溝12を支持基板11に設けることにより、半導体装置10を実装する際にロウ材22同士が短絡するのを防止することができる。従って、ソルダーレジストの形成をせずとも、ろう材22の短絡を防止することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明する断面図(A)、裏面図(B)である。
【図2】本発明の半導体装置を説明する断面図(A)、断面拡大図(B)である。
【図3】本発明の半導体装置を説明する断面図である。
【図4】本発明の半導体装置の製造方法を説明する断面図(A)−(D)である。
【図5】従来の半導体装置を説明する断面図(A)、裏面図(B)である。
【符号の説明】
10 半導体装置
11 支持基板
12 溝
13 表面電極
14 裏面電極
15 貫通部
16 半導体素子
17 金属細線
18 封止樹脂
19 接着剤
20 実装基板
21 導電路
Claims (4)
- 支持基板と、前記支持基板の表面および裏面に形成されて貫通部により接続された表面電極および裏面電極と、前記支持基板の表面に固着されて前記表面電極と電気的に接続された半導体素子と、前記半導体素子を封止する封止樹脂とを具備し、
前記支持基板の裏面には溝が設けられることを特徴とする半導体装置。 - 前記裏面電極は前記支持基板の裏面にマトリックス状に形成され、前記溝は前記裏面電極の間に格子状に設けられることを特徴とする請求項1記載の半導体装置。
- 前記溝は、前記裏面電極間の中間部に形成されることを特徴とする請求項1記載の半導体装置。
- 前記裏面電極にロウ材を付着することにより、実装基板に実装されることを特徴とする請求項1記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003160892A JP2004363379A (ja) | 2003-06-05 | 2003-06-05 | 半導体装置 |
TW093114610A TWI251451B (en) | 2003-06-05 | 2004-05-24 | Semiconductor device |
KR1020040038413A KR100629830B1 (ko) | 2003-06-05 | 2004-05-28 | 반도체 장치 |
CNB2004100452293A CN100336208C (zh) | 2003-06-05 | 2004-06-04 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003160892A JP2004363379A (ja) | 2003-06-05 | 2003-06-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004363379A true JP2004363379A (ja) | 2004-12-24 |
Family
ID=34053537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003160892A Pending JP2004363379A (ja) | 2003-06-05 | 2003-06-05 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2004363379A (ja) |
KR (1) | KR100629830B1 (ja) |
CN (1) | CN100336208C (ja) |
TW (1) | TWI251451B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303191A (ja) * | 2005-04-20 | 2006-11-02 | Matsushita Electric Works Ltd | Ledユニット |
JP2006313802A (ja) * | 2005-05-09 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006339278A (ja) * | 2005-05-31 | 2006-12-14 | Fujifilm Holdings Corp | 樹脂配線基板及びその接合方法 |
FR3117303A1 (fr) * | 2020-12-09 | 2022-06-10 | Safran Electronics & Defense | Réduction des zones de contraintes dans les joints brasés d’une carte électronique |
WO2022131156A1 (ja) * | 2020-12-16 | 2022-06-23 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
JP2022533441A (ja) * | 2019-06-24 | 2022-07-22 | 維沃移動通信有限公司 | プリント回路基板アセンブリ及び端末 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8227840B2 (en) * | 2010-11-24 | 2012-07-24 | Nanya Technology Corp. | Integrated circuit device and method of forming the same |
KR20140050387A (ko) * | 2012-10-19 | 2014-04-29 | 삼성테크윈 주식회사 | 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법 |
JP2015177116A (ja) * | 2014-03-17 | 2015-10-05 | 株式会社東芝 | 半導体装置 |
CN110957277B (zh) * | 2019-08-20 | 2021-02-12 | 中腾微网(深圳)科技有限公司 | 一种逆变器电力***及其制造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3842478B2 (ja) * | 1999-02-26 | 2006-11-08 | 京セラ株式会社 | 半導体素子実装配線基板の実装構造 |
JP2003037344A (ja) * | 2001-07-25 | 2003-02-07 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP4068336B2 (ja) * | 2001-11-30 | 2008-03-26 | 株式会社東芝 | 半導体装置 |
-
2003
- 2003-06-05 JP JP2003160892A patent/JP2004363379A/ja active Pending
-
2004
- 2004-05-24 TW TW093114610A patent/TWI251451B/zh not_active IP Right Cessation
- 2004-05-28 KR KR1020040038413A patent/KR100629830B1/ko not_active IP Right Cessation
- 2004-06-04 CN CNB2004100452293A patent/CN100336208C/zh not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303191A (ja) * | 2005-04-20 | 2006-11-02 | Matsushita Electric Works Ltd | Ledユニット |
JP4655735B2 (ja) * | 2005-04-20 | 2011-03-23 | パナソニック電工株式会社 | Ledユニット |
JP2006313802A (ja) * | 2005-05-09 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP4614818B2 (ja) * | 2005-05-09 | 2011-01-19 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP2006339278A (ja) * | 2005-05-31 | 2006-12-14 | Fujifilm Holdings Corp | 樹脂配線基板及びその接合方法 |
JP4678241B2 (ja) * | 2005-05-31 | 2011-04-27 | 富士フイルム株式会社 | 樹脂配線基板 |
JP2022533441A (ja) * | 2019-06-24 | 2022-07-22 | 維沃移動通信有限公司 | プリント回路基板アセンブリ及び端末 |
JP7335980B2 (ja) | 2019-06-24 | 2023-08-30 | 維沃移動通信有限公司 | プリント回路基板アセンブリ及び端末 |
FR3117303A1 (fr) * | 2020-12-09 | 2022-06-10 | Safran Electronics & Defense | Réduction des zones de contraintes dans les joints brasés d’une carte électronique |
WO2022131156A1 (ja) * | 2020-12-16 | 2022-06-23 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
Also Published As
Publication number | Publication date |
---|---|
CN100336208C (zh) | 2007-09-05 |
KR100629830B1 (ko) | 2006-09-29 |
TW200505302A (en) | 2005-02-01 |
TWI251451B (en) | 2006-03-11 |
CN1574303A (zh) | 2005-02-02 |
KR20040108563A (ko) | 2004-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9117815B2 (en) | Method of fabricating a packaged semiconductor | |
US8994161B2 (en) | Semiconductor device package and methods for producing same | |
JP2023033351A (ja) | 半導体装置 | |
JP2011086767A (ja) | 半導体装置及び半導体装置の製造方法 | |
US7821117B2 (en) | Semiconductor package with mechanical stress isolation of semiconductor die subassembly | |
JP2010238731A (ja) | 半導体装置及びその製造方法 | |
US20080233679A1 (en) | Semiconductor package with plated connection | |
JP2011155203A (ja) | 半導体装置 | |
US9842794B2 (en) | Semiconductor package with integrated heatsink | |
JP2009117450A (ja) | モジュールおよびその製造方法 | |
JP2004023103A (ja) | 高電圧bgaパッケージ、高電圧bgaパッケージ用ヒートスプレッダーの製造方法及び高電圧bgaパッケージ用ヒートスプレッダー | |
JP2004363379A (ja) | 半導体装置 | |
KR101676225B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP2006100666A (ja) | 半導体装置及びその製造方法 | |
JP2006156574A (ja) | 回路装置およびその製造方法 | |
CN116097400A (zh) | 具有堆叠无源部件的多层半导体封装件 | |
KR20170124769A (ko) | 전자 소자 모듈 및 그 제조 방법 | |
JP2004207278A (ja) | 回路装置およびその製造方法 | |
JP4589743B2 (ja) | 半導体装置 | |
JP2004165525A (ja) | 半導体装置及びその製造方法 | |
US20060240592A1 (en) | Integrated circuit package and method for producing it | |
JP2002270726A (ja) | 半導体装置およびその製造方法 | |
US20170018487A1 (en) | Thermal enhancement for quad flat no lead (qfn) packages | |
KR100608348B1 (ko) | 적층 칩 패키지의 제조 방법 | |
JP4090354B2 (ja) | 部品内蔵モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060605 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071030 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080507 |