JP2004363124A

JP2004363124A - Capacitive element, its manufacturing method, semiconductor device, and its manufacturing method

Info

Publication number: JP2004363124A
Application number: JP2003155883A
Authority: JP
Inventors: Yukio Morozumi; 幸男両角; Akira Osawa; 明大沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2004-12-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a capacitive element that can improve reliability about electrical connection to a peripheral circuit of a memory and the characteristic protection of the memory in a cross-point type Fe RAM, and a method of manufacturing the capacitive element, and to provide a semiconductor device and a method of manufacturing the semiconductor device. <P>SOLUTION: In the capacitive element, an element separating insulating film 12 is formed on a semiconductor substrate 11, and MOS elements 13 are formed in adjacent element regions. Then a lower electrode 15 and an interlayer insulating film 16 are formed on an insulating film 14 formed on the element separating insulating film 12. In addition, ferroelectric films 18 are embedded in trenches 17 in a state that bottom surfaces of the films 18 are in contact with the lower electrode 15, and top surfaces of the films 16 are flushed with flattened surfaces of the insulating films 16. Moreover, upper electrodes 19 are formed on the ferroelectric films 18, and top surfaces of the electrodes 19 and portions of the insulating films 16 in circumferences of the electrodes 19 are covered with protective films 20. Furthermore, interlayer insulating films 21 are formed on the protective films 20 and the insulating film 16 and connection holes H1-H3, through which wiring members 22 are led out, are respectively formed in the insulating films 21. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、特にＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）セルを有する半導体集積回路を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは、高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは、強誘電体膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用した高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極の間に強誘電体膜を介した容量素子がマトリクス状に配列されるメモリセル構成を有し、高集積性に優れている。
【０００３】
図９は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。半導体基板１０１上に素子分離絶縁膜１０２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１０３が形成されている。ＭＯＳ型素子１０３上を含め全面に層間絶縁膜１０４が形成されている。
【０００４】
所定領域における素子分離絶縁膜１０２上方の層間の絶縁膜１０４上に下部電極１０５が一方向に伸びるように形成されている。下部電極１０５上方には上部電極１０７に繋がる上部配線１１０が上記一方向に交差するように伸長し形成されている。下部電極１０５と上部電極１０７の間に強誘電体膜１０６を配している。両電極１０５，１０７、その間の強誘電体膜１０６によって形成される容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１０を構成している。
【０００５】
メモリ部Ｍ１０には保護膜１０８が形成されている。保護膜１０８は水素バリア膜であり、トランジスタ特性向上、安定化のための水素シンター処理（水素雰囲気中の熱処理）に関係し、水素を侵入し難くして容量素子を保護する機能を有する。保護膜１０８は、例えばＡｌ_ｘＯ_ｙやＳｉ_ｘＮ_ｙ等で構成される。このようなメモリ部Ｍ１０、ＭＯＳ型素子１０３上の絶縁膜１０４を覆うように層間の絶縁膜１０９が形成されている。絶縁膜１０９に各接続孔Ｈ１〜Ｈ３が形成され、各接続配線が引き出されている。上部配線１１０は、ワード線となる。配線１１１は、ＭＯＳ型素子１０３の選択トランジスタと下部電極１０５の副ビット線を繋ぐ配線である。配線１１２は主ビット線に繋がる配線である。
【０００６】
クロスポイント型のＦｅＲＡＭにおいては、下部電極１０５の副ビット線電位と上部配線１１０のワード線電位の関係を制御して、それぞれ強誘電体膜１０６を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強電体キャパシタの分極状態に応じた副ビット線電位となり、選択トランジスタ１０３及び主ビット線に伝達される。このようなプログラム制御を開示するクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００７】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００８】
【発明が解決しようとする課題】
図９において、ＭＯＳ型素子１０３、すなわち選択トランジスタ等から引き出される配線１１１，１１２の接続孔Ｈ２，３のアスペクト比がメモリ部Ｍ１０にある接続孔Ｈ１のそれと比較して非常に大きい。よって、エレクトロマイグレーションの信頼性に欠け、部分的に高抵抗化する懸念がある。
【０００９】
また、接続孔Ｈ１〜３にはＣＶＤ（化学気相成長）技術を利用してＷ（タングステン）プラグを埋め込むことがある。その場合、ＣＶＤ−Ｗの埋め込み不十分によるスリット発生を避けるため、接続孔Ｈ１〜３サイズはチップ内部すべて同じデザインルールにされる。そうなると、接続孔Ｈ１〜３は、メモリ部Ｍ１０における小さな接続孔Ｈ１のサイズに合わせられる。結果、Ｗ配線抵抗に依存して応答速度等、電気特性的な制約を受ける。
【００１０】
また、メモリ部Ｍ１０における上部電極１０４及び下部電極１０２はＰｔ等、化学反応エッチングが困難な部材で形成され、強誘電体膜１０６の加工が例えば上部電極１０４のパターニングと同時に行われる。このため、物理的にエッチングされる傾向が高く、強誘電体膜１０６のダメージが懸念される。特にエッチ面を含めて結晶構造が変わる可能性があり、データ保持特性の劣化等、信頼性を損なう恐れがある。
【００１１】
また、メモリ部Ｍ１０を覆う保護膜１０８は、下部電極１０５上から強誘電体膜１０６と上部電極１０７の側部、及び上部電極１０７の上部を被覆している。これにより、保護膜１０８は段差被覆性を損なう恐れがある。これにより、容量素子の特性の劣化、ひいてはメモリの信頼性の低下が懸念される。
【００１２】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続やメモリ部の特性保護に関し高信頼性をもたらす容量素子及びその製造方法、半導体装置及びその製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明に係る容量素子は、第１絶縁膜上の第１電極部材と、前記第１電極部材上の第２絶縁膜と、前記第２絶縁膜の選択的な除去部と、前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、前記強誘電体膜上の第２電極部材と、前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、を具備したことを特徴とする。
【００１４】
上記本発明に係る容量素子によれば、強誘電体膜が第２絶縁膜の平坦化同一面上にある。これにより、保護膜は第２電極部材の段差を被覆できればよく、段差被覆の信頼性は向上する。
なお、保護膜は少なくとも水素バリアとして機能する膜であることを特徴とする。強誘電体膜の特性劣化を招く還元雰囲気での酸素欠損を防ぐために設けられる。
また、第２電極部材の上部に接続される配線部材をさらに含むことを特徴とする。配線の引き回しや加工の容易性が得られる。
【００１５】
本発明に係る容量素子の製造方法は、第１絶縁膜上に第１電極部材を形成する工程と、前記第１電極部材上に第２絶縁膜を形成する工程と、前記第２絶縁膜に前記第１電極部材の一部が露出するトレンチを形成する工程と、前記トレンチ内を埋める強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同時に平坦化する工程と、前記強誘電体膜上に第２電極部材を形成する工程と、前記第２電極部材及びその周辺の前記第１絶縁膜上を保護膜で覆う工程と、を具備したことを特徴とする。
【００１６】
上記本発明に係る容量素子の製造方法によれば、第２絶縁膜のトレンチによって強誘電体膜が形作られる。これにより、強誘電体膜の微細加工が容易で、制御性もよく、かつダメージが抑えられるので信頼性が得られる。強誘電体膜及び第２絶縁膜を同時に平坦化することにより、保護膜は第２電極部材の段差を被覆すればよく、段差被覆の信頼性は向上する。
【００１７】
また、上記本発明に係る容量素子の製造方法において、前記保護膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に前記強誘電体膜上の前記保護膜を露出させる開孔部を形成する工程と、前記開孔部底部の前記保護膜を除去する工程と、前記第３絶縁膜上に前記第２電極部材の上部に接続される配線部材を形成する工程と、をさらに含むことを特徴とする。これにより、配線の引き回しや加工の容易性が得られる。
【００１８】
なお、上記本発明に係る容量素子の製造方法において、前記保護膜は少なくとも水素バリアとして設けることを特徴とする。また、前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする。
【００１９】
本発明に係る半導体装置は、半導体基板に形成されたトランジスタと、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に形成された第１電極部材と、前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、前記強誘電体膜上の第２電極部材と、前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、を具備したことを特徴とする。
【００２０】
上記本発明に係る半導体装置によれば、強誘電体膜が第２絶縁膜の平坦化同一面上にある。これにより、保護膜は第２電極部材の段差を被覆できればよく、段差被覆の信頼性は向上する。また、第３絶縁膜上の配線部材は、各接続部のアスペクト比の差が小さくなるよう改善される。
【００２１】
また、上記本発明に係る半導体装置において、前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする。強誘電体メモリとして信頼性が得られる構成が期待できる。
【００２２】
上記いずれかの本発明に係る半導体装置において、前記第２電極部材との接続部に伴うホール径より前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホール径の方が大きいことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現する。
【００２３】
上記いずれかの本発明に係る半導体装置において、前記第２電極部材との接続部に伴うホールを埋める導電材料と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホールを埋める導電材料は異なることを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適な構成を選ぶことができる。
【００２４】
上記いずれかの本発明に係る半導体装置において、少なくとも前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第２絶縁膜内の第１の導電材料と、前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第３絶縁膜内の第２の導電材料とを含むことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適な構成となる。
【００２５】
本発明に係る半導体装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１電極部材を形成する工程と、前記第１電極部材上及び前記トランジスタ上を覆う第２絶縁膜を形成する工程と、前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
【００２６】
上記本発明に係る半導体装置の製造方法によれば、第２絶縁膜のトレンチによって強誘電体膜が形作られる。これにより、同じ大きさの強誘電体膜を複数配する微細加工の制御性、容易性が得られ、かつダメージが抑えられるので信頼性が得られる。強誘電体膜及び第２絶縁膜を同時に平坦化することにより、保護膜は第２電極部材の段差を被覆すればよく、段差被覆の信頼性は向上する。また、第３絶縁膜上の配線部材は、各接続部のアスペクト比の差が小さくなるよう改善される。
【００２７】
上記本発明に係る半導体装置の製造方法において、前記第２電極部材との接続部に伴う第１のホール径を有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のホール径を有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適なホール径を選ぶことができる。
【００２８】
上記いずれかの本発明に係る半導体装置の製造方法において、前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う少なくとも等方性のホールを有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う少なくとも異方性のホールを有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適なエッチング方法を選ぶことができる。
【００２９】
上記いずれかの本発明に係る半導体装置の製造方法において、前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う第１のコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のコンタクトホールを形成する工程と、前記第１、第２のコンタクトホールに導電材料を埋め込む工程とを含み、前記第１、第２のコンタクトホールに埋め込む導電材料はそれぞれ少なくとも一部が異なる工程を経て異なる導電材料が用いられ、かつ前記第３絶縁膜上には同じ導電材料が配されることを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するより効率的な方法が適用される。
【００３０】
上記いずれかの本発明に係る半導体装置の製造方法において、前記配線部材を形成する工程において、前記保護膜を形成する前または後の段階で、予め前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部に伴う所定ホールを形成する工程と、前記所定ホールに所定の導電材料を埋め込む工程と、を具備したことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するより効率的な方法が適用される。
【００３１】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図２、図３は、図１の構成を実現するための途中工程を順に示す断面図である。
【００３２】
図１において、シリコンでなる半導体基板１１に素子分離絶縁膜１２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１３が形成されている。ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４が形成されている。所定領域における素子分離絶縁膜１２上方の絶縁膜１４上に下部電極１５が一方向に伸びるように形成されている。下部電極１５上を含む全面に層間の絶縁膜１６が形成されている。絶縁膜１６は平坦化されている。下部電極１５上の絶縁膜１６には選択的な除去部、例えばトレンチ１７が形成されている。このトレンチ１７に強誘電体膜１８が埋め込まれている。強誘電体膜１８は底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上にある。強誘電体膜１８上に上部電極１９が形成されている。この上部電極１９及びその周辺の絶縁膜１６上は保護膜２０で覆われている。保護膜２０及び絶縁膜１６上に層間の絶縁膜２１が形成されている。絶縁膜２１上に各接続孔Ｈ１〜Ｈ３が形成され、各配線部材２２が引き出されている。上部配線２２１は、ワード線となる。配線２２２は、ＭＯＳ型素子１３のソース領域Ｓと下部電極１５（副ビ
ット線）を繋ぐ配線である。配線２２３はＭＯＳ型素子１３のドレイン領域Ｄに繋がる配線であり、主ビット線に繋がる。
【００３３】
下部電極１５と上部電極１９の間に強誘電体膜１８を配し、容量素子が構成されている。容量素子は、強誘電体膜１８をトレンチ１７に埋め込んだ形態となっており、上部電極１９及びその周辺の絶縁膜１６上は保護膜２０で覆われている。保護膜２０は強誘電体膜１８の特性劣化を招く酸素欠損を防ぐための水素バリア膜である。保護膜２０は例えばＡｌ_ｘＯ_ｙやＴｉ−Ａｌ−Ｎ等で構成され、水素シンター処理における強誘電体膜１８への水素侵入を阻止する。なお、Ｔｉ−Ａｌ−Ｎ系合金は導電性があるため、ホール開孔する際同時に電極間を分離する必要がある。このような容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１を構成している。
【００３４】
次に、図２、図３を参照して図１の構成を実現する工程について説明する。
図２に示すように、シリコンでなる半導体基板１１にＬＯＣＯＳ（選択酸化分離）法を用いて素子分離絶縁膜１２を形成する。素子分離絶縁膜１２相互間の素子領域にＭＯＳ型素子１３を形成する。すなわち、ゲート絶縁膜１３１、ポリシリコン層を順次形成してゲート電極１３２をパターニングする。その後、ゲート電極１３２の領域をマスクに、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１３３を不純物イオン注入により形成する。次に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によりゲート電極１３２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１３４を形成する。次に、ゲート電極１３２の領域及びスペーサ１３４をマスクにしてソース／ドレインの高濃度領域１３５を不純物イオン注入により形成する。その後、所定の熱処理等を経る。図示しないが、ゲート電極１３２上部をシリサイド化するポリサイド構造、または、ゲート電極１３２及びソース／ドレイン領域（１３５）を自己整合的にシリサイド化するサリサイド構造を実現するためのプロセスを経ることも可能である。
【００３５】
次に、ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４を形成する。絶縁膜１４はリフロー法等の実施可能な段差被覆性に優れた膜が適用される。次に、スパッタ法を用いて絶縁膜１４上にＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、下部電極１５を形成する。次に、ＣＶＤ法により下部電極１５上及び前記ＭＯＳ型素子１３上を覆う層間の絶縁膜１６を形成する。フォトリソグラフィ技術、異方性エッチング技術を利用して下部電極１５上の絶縁膜１６には選択的な除去部、例えばトレンチ１７が形成される。このトレンチ１７内に強誘電体膜１８を埋め込む。強誘電体膜１８は様々考えられ、ペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）系や、Ｂｉ層状酸化物であるＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）系が用いられる。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３）やＳＴＯ（ＳｒＴｉＯ_３）などを利用することも考えられる。強誘電体膜１８は、ゾル・ゲル法等の溶液塗布法（ＣｈｅｍｉｃａｌＳｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ）、スパッタ法やＣＶＤ法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣＶＤ）法等を用いて形成する。その後、結晶化の熱処理（急速熱アニール）を行う。
【００３６】
次に、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法を用い、強誘電体膜１８を所定の厚さにするべく、絶縁膜１６と共に平坦化する。これにより、強誘電体膜１８は１００〜３００ｎｍの範囲の所定厚さにされ、底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上に配されるようになる。
【００３７】
次に、図３に示すように、スパッタ法を用いて強誘電体膜１８上を覆うＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成し、パターニングする。これにより、上部電極１９を形成する。次に、スパッタ法やＣＶＤ法を用いて上部電極１９上及び絶縁膜１６上に保護膜２０を形成する。保護膜２０は上述したように強誘電体膜１８の特性劣化を招く酸素欠損を防ぐための水素バリア膜であり、例えばＡｌ_２Ｏ_３等を所定の厚さで被覆する。保護膜２０は上部電極１９上及びその周辺の絶縁膜１６上を被膜するようパターニングされる。次に、保護膜２０上及び絶縁膜１６上を含む全面に層間の絶縁膜２１を形成する。
【００３８】
次に、絶縁膜２１に対してフォトリソグラフィ工程、エッチング工程を経てホールＨ１〜Ｈ３を形成する。ホールＨ１〜Ｈ３は同時に形成してもよい。初めのうちは層間の絶縁膜（２１，１６，１４）を、選択性のあるフレオン（クロロフルオロカーボン）系ガスを主体とした異方性エッチングで除去し、その後、保護膜２０をエッチングするため、塩素系ガスを主体とした異方性エッチングを行う。各ホールについて、間口を大きくするテーパーエッチング技術を設けてもよい。また、一番浅いホールＨ１を別工程で形成することも考えられる。また、ホールＨ１〜Ｈ３は、異なる径をもって形成してもよい。例えば、メモリ部Ｍ１におけるホールＨ１は制約があって大きくできないとする。このホールＨ１に合わせることなく、より深いホールＨ２，Ｈ３の径をホールＨ１の径より大きくすることもできる。
【００３９】
その後、ホールＨ１〜Ｈ３に、ＣＶＤ法またはスパッタ法によるＴｉＮやＴａＮ等のバリア膜（図示せず）の被覆を経て、ＣＶＤ法等によりＡｌ合金またはＷ等を充填し各配線部材２２を形成する。これにより、図１に示すような構成が実現される。
【００４０】
上記第１実施形態及び方法によれば、強誘電体膜１８は、層間の絶縁膜１６に形成したトレンチ１７によって形作られる。これにより、同じ大きさの強誘電体膜１８を複数配するうえで微細加工の制御性、容易性が得られる。埋め込み形態の強誘電体膜１８によって、結晶化のアニールを含む熱処理工程では低融点金属物質（例えばＰＺＴならＰｂ）が横方向へ流出するのを少なく抑えることができ、特性制御が容易となる。また、強誘電体膜１８の配列ピッチもより狭めることができ、高集積化に寄与する。
また、埋め込み形態の強誘電体膜１８によって、ダメージが抑えられるので信頼性が得られる。すなわち、強誘電体膜１８はエッチング加工をしないので、ダメージ回復のためのリカバリー酸化工程を低温化または不要化する方向にプロセス改善できる。例えば、上部電極１９を形成後にリカバリー酸化工程が導入される場合、低温化または不要化する傾向に改善できる。これにより、メモリセル以外のトランジスタ特性の劣化防止に寄与する。
また、保護膜２０は上部電極１９の段差を被覆すればよく、段差被覆の信頼性は向上する。また、保護膜２０は絶縁膜１６上全面に形成したまま絶縁膜２１を形成してもよい。これにより、平坦性向上に寄与する。
これら総合的な構成によれば、配線部材２２に関し、ホールＨ１〜Ｈ３を伴う各接続部のアスペクト比の差が小さくなるよう改善される。
【００４１】
なお、配線部材２２中でＷプラグを用いる場合、ホールＨ２，Ｈ３内はＷで充填する。一方、ホールＨ１は絶縁膜２１上の上部配線２２１と共にＡｌ合金で構成するとよい。さらに、絶縁膜２１上に配される配線２２２，２２３もＡｌ合金を形成してパターニングする。
【００４２】
図４は、本発明の第２実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図５は、図４の構成を実現するための途中工程を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。
【００４３】
この実施形態では、配線部材２２に関し、接続プラグ２２ｐを用いることを示している。前記図２で説明したような工程を経て層間の絶縁膜２１までを形成する。次に、異方性エッチング技術を用いてホールＨ２，Ｈ３を形成する。ホールＨ２，Ｈ３内は図示しないＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＷで充填する。エッチバック法等でＷの充填形態を整える。これにより、接続プラグ２２ｐが形成される。より深いホールＨ２，Ｈ３の径を後述するホールＨ１の径より大きくし、コンタクトの信頼性を向上させることもできる。（図５）。次に、ホールＨ１を形成する。浅いホールＨ１は、ここでは等方性の傾向のあるエッチングを施し等方ホールとする。次に、バリアＴｉＮ（図示せず）、Ａｌ合金のスパッタリング、パターニングによって、絶縁膜２１上にホールＨ１を埋める上部配線２２１を形成すると共に絶縁膜２１上に配される配線２２２，２２３を形成する。これにより、図４の構成が実現される。
【００４４】
上記第２実施形態及び方法によれば、第１実施形態と同様の効果が得られる。すなわち、埋め込み形態の強誘電体膜１８による微細加工の制御性、容易性、特性制御性、信頼性、高集積性が得られ、かつ、保護膜２０の段差被覆の信頼性は向上する。図示しないが、保護膜２０は絶縁膜１６上全面に形成したまま絶縁膜２１を形成してもよい。これにより、平坦性向上に寄与する。また、ホールＨ１〜Ｈ３は、異なる径をもって形成することができる。例えば、メモリ部Ｍ１におけるホールＨ１は制約があって大きくできない場合、このホールＨ１に合わせることなく、より深いホールＨ２，Ｈ３の径をホールＨ１の径より大きくする。そして、一番浅いホールＨ１を別工程で形成し、しかも異方性と等方性を組み合わせたホールエッチにより、ホール間口を大きくすることができる。これら総合的な構成によれば、配線部材２２に関し、ホールＨ１〜Ｈ３を伴う各接続部のアスペクト比の差が小さくなり、かつ埋め込み易くなるよう改善される。
【００４５】
図６は、本発明の第３実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図７は、図６の構成を実現するための途中工程を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。
【００４６】
この実施形態では、配線部材２２に関し、接続プラグ２２ｐを用いることを示している。前記図２で説明したような工程を経て保護膜２０までを形成する。次に、絶縁膜１６に対し、異方性エッチング技術を用いてホールＨ２ａ，Ｈ３ａを形成する。ホールＨ２ａ，Ｈ３ａ内は図示しないＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＷで充填する。エッチバック法等でＷの充填形態を整える。これにより、接続プラグ２２ｐが形成される。ホールＨ２ａ，Ｈ３ａは、後述するホールＨ２ｂ，Ｈ３ｂより径が大きく、これにより合わせ余裕を設けることができる（図７）。次に、絶縁膜２１を形成する。次に、ホールＨ１，Ｈ２ｂ，Ｈ３ｂを同時に形成する。各ホールＨ１，Ｈ２ｂ，Ｈ３ｂは一様に浅く、ここでは異方性と等方性の傾向のあるエッチングを組み合わせ、間口付近を等方ホールとする。ここでの等方エッチング手法は、いわゆるドライエッチャー、もしくはフッ酸系水溶液によるウェットエッチャー等に限定されない。次に、ＴｉやＴｉＮ等のバリア（図示せず）、Ａｌ合金のスパッタリング、パターニングによって、絶縁膜２１上にホールＨ１，Ｈ２ｂ，Ｈ３ｂを埋める上部配線２２１、絶縁膜２１上に配される配線２２２，２２３を形成する。これにより、図６の構成が実現される。
【００４７】
図８は、上記第３実施形態の方法に係る変形例であり、図６の構成を実現するための途中工程を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。
前記図２で説明したような工程を経て上部電極１９までを形成する。次に、絶縁膜１６に対し、異方性エッチング技術を用いてホールＨ２ａ，Ｈ３ａを形成する。ホールＨ２ａ，Ｈ３ａ内は図示しないＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＷで充填する。エッチバック法等でＷの充填形態を整え、接続プラグ２２ｐを構成する（図８）。次に、保護膜２０を形成し、さらに、絶縁膜２１を形成する。次に、前記図７と同様に等方ホールＨ１，Ｈ２ｂ，Ｈ３ｂを同時に形成する。次に、ＴｉやＴｉＮ等のバリア（図示せず）、Ａｌ合金のスパッタリング、パターニングによって、絶縁膜２１上にホールＨ１，Ｈ２ｂ，Ｈ３ｂを埋める上部配線２２１、絶縁膜２１上に配される配線２２２，２２３を形成する。これにより、図６の構成が実現される。
【００４８】
上記第３実施形態及び方法、また、その変形例によれば、第１実施形態と同様の効果が得られる。すなわち、埋め込み形態の強誘電体膜１８による微細加工の制御性、容易性、特性制御性、信頼性、高集積性が得られ、かつ、保護膜２０の段差被覆の信頼性は向上する。図示しないが、保護膜２０は絶縁膜１６上全面に形成したまま絶縁膜２１を形成してもよい。これにより、平坦性向上に寄与する。また、ホールＨ２ａ，Ｈ３ａは、ホールＨ１，Ｈ２ｂ，Ｈ３ｂよりも大きな径で形成してコンタクト余裕を設けることができる。例えば、メモリ部Ｍ１におけるホールＨ１は制約があって大きくできない場合、このホールＨ１に合わせることなく、より余裕のあるホールＨ２ａ，Ｈ３ａの径をホールＨ１の径より大きくする。そして、ホール径がより狭く、一様に浅くなったＨ１，Ｈ２ｂ，Ｈ３ｂは、等方ホールの傾向でホール間口を大きくすることができる。これら総合的な構成によれば、配線部材２２に関し、ホールＨ１，Ｈ２ａ，Ｈ３ａ，Ｈ２ｂ，Ｈ３ｂを伴う各接続部のアスペクト比の差が小さくなり、かつ埋め込み易くなるよう改善される。
【００４９】
なお、上記各実施形態及び方法において、絶縁膜１４上に下部電極１５が形成されるが、絶縁膜１４上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に下部電極１５が形成されるようにしてもよい。また、強誘電体膜１８上に上部電極１９が形成されるが、強誘電体膜１８上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に上部電極１９が形成されるようにしてもよい。このような高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜は、下部電極１５とその下層との密着性または上部電極１９とその下層との密着性の向上や、酸素トラップとして寄与する。
【００５０】
下部電極１５及び上部電極１９は、特に熱、化学的安定性の優れた材料が要求され、Ｐｔ等貴金属がベースになっている。熱、化学的安定性が増せば、反応性のエッチングが難しくなってくる。よって、下部電極１５及び上部電極１９のパターニングはバイアスによる物理的なエッチングに頼る傾向が強い。その点、下部電極１５及び上部電極１９のパターニングは、強誘電体膜１８の形成に関係なくそれぞれ独立して行われるので強誘電体膜１８の信頼性を劣化させない。
【００５１】
以上説明したように、本発明によれば、容量素子の容量絶縁膜として用いられる強誘電体膜は、平坦化同一面上にある層間の絶縁膜に形成したトレンチによって形作られる。これにより、同じ大きさの強誘電体膜を複数配するうえで微細加工の制御性、容易性、容量素子特性制御の容易性、高集積性が得られる。また、エッチング加工をしない埋め込み形態の強誘電体膜によって、ダメージが抑えられるのでリカバリー酸化工程を低温化または不要化する方向にプロセス改善できる。これにより、メモリセル以外のトランジスタ特性の劣化防止に寄与する。また、水素バリアとしての保護膜は、上部電極の段差を被覆すればよく、段差被覆の信頼性は向上する。これら総合的な構成によれば、メモリ部の領域の高さは、隣接する層間の絶縁膜との膜厚差をより小さくする方向に改善される。これにより、周辺回路との配線部材に関し、各接続部のアスペクト比の差が小さくなるよう改善される。この結果、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続やメモリ部の特性保護に関し高信頼性をもたらす容量素子及びその製造方法、半導体装置及びその製造方法を提供することができる。なお、実施例では、クロスポイント型に関して説明したが、いわゆるスタック型やプレナー型と称するＦｅＲＡＭを構成する半導体装置及びその製造にも応用できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図２】図１の構成を実現するための途中工程を示す第１断面図。
【図３】図１の構成を実現するための途中工程を示す第２断面図。
【図４】本発明の第２実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図５】図４の構成を実現するための途中工程を示す断面図。
【図６】本発明の第３実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図７】図６の構成を実現するための途中工程を示す断面図。
【図８】第３実施形態に係る変形例であり、図６の構成を実現するための途中工程を示す断面図。
【図９】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【符号の説明】
１１，１０１…半導体基板、１２，１０２…素子分離絶縁膜、１３，１０３…ＭＯＳ型素子、１３１…ゲート絶縁膜、１３２…ゲート電極、１３３…ソース／ドレインの低濃度領域、１３４…スペーサ、１３５…ソース／ドレインの高濃度領域、１４，１６，２１，１０４…絶縁膜、１５，１０５…下部電極、１７…トレンチ、１８，１０６…強誘電体膜、１９，１０７…上部電極、２０，１０８…保護膜、２２…配線部材、２２ｐ…接続プラグ、２２１，１１０…上部配線、２２２，２２３，１１１，１１２…配線、Ｈ１〜Ｈ３，Ｈ２ａ，Ｈ２ｂ，Ｈ３ａ，Ｈ３ｂ…ホール、Ｍ１，Ｍ１０…メモリ部。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention particularly relates to a semiconductor device including a semiconductor integrated circuit having a FeRAM (Ferroelectric Random Access Memory) cell and a method of manufacturing the same.
[0002]
[Prior art]
An FeRAM, a so-called ferroelectric memory, is one of nonvolatile memories having high speed, low power consumption, high integration, and excellent rewriting resistance. The ferroelectric memory can perform high-speed rewriting using the hysteresis characteristic of the ferroelectric film, that is, high-speed polarization inversion and its remanent polarization. In particular, the cross-point type FeRAM has a memory cell configuration in which capacitance elements with a ferroelectric film interposed between a lower electrode and an upper electrode are arranged in a matrix, and is excellent in high integration.
[0003]
FIG. 9 is a cross-sectional view showing a part of a memory part and its periphery in a conventional cross-point type FeRAM. An element isolation insulating film 102 is formed on a semiconductor substrate 101, and a peripheral circuit of a memory portion and a MOS element 103 serving as a selection transistor are formed in an adjacent element region. An interlayer insulating film 104 is formed on the entire surface including the surface of the MOS element 103.
[0004]
A lower electrode 105 is formed so as to extend in one direction on an insulating film 104 between layers above a device isolation insulating film 102 in a predetermined region. Above the lower electrode 105, an upper wiring 110 connected to the upper electrode 107 is formed so as to extend so as to intersect the one direction. The ferroelectric film 106 is provided between the lower electrode 105 and the upper electrode 107. Capacitive elements formed by the electrodes 105 and 107 and the ferroelectric film 106 between them are arranged in a matrix with each memory cell structure, thereby forming the memory section M10.
[0005]
The protection film 108 is formed in the memory unit M10. The protective film 108 is a hydrogen barrier film and is related to hydrogen sintering (heat treatment in a hydrogen atmosphere) for improving and stabilizing transistor characteristics, and has a function of hardly invading hydrogen to protect the capacitor. The protective film 108 is made of, for example, Al _x O _y And Si _x N _y Etc. An interlayer insulating film 109 is formed so as to cover the memory portion M10 and the insulating film 104 on the MOS element 103. Each connection hole H1 to H3 is formed in the insulating film 109, and each connection wiring is drawn out. The upper wiring 110 becomes a word line. The wiring 111 is a wiring connecting the selection transistor of the MOS element 103 and the sub-bit line of the lower electrode 105. The wiring 112 is a wiring connected to the main bit line.
[0006]
In the cross-point type FeRAM, the relationship between the sub-bit line potential of the lower electrode 105 and the word line potential of the upper wiring 110 is controlled to move the ferroelectric capacitors each having the ferroelectric film 106 in a predetermined applied electric field direction. Polarize. The selected memory cell has a sub-bit line potential corresponding to the polarization state of the ferroelectric capacitor, and is transmitted to the selection transistor 103 and the main bit line. A cross-point type FeRAM that discloses such a program control is disclosed in, for example, Patent Document 1.
[0007]
[Patent Document 1]
JP-A-9-116107 (pages 5 to 10)
[0008]
[Problems to be solved by the invention]
In FIG. 9, the aspect ratio of the connection holes H2 and H3 of the wirings 111 and 112 drawn from the MOS element 103, that is, the selection transistor and the like is much larger than that of the connection hole H1 in the memory M10. Therefore, there is a concern that the reliability of electromigration is lacking and the resistance is partially increased.
[0009]
Further, W (tungsten) plugs may be buried in the connection holes H1 to H3 by using a CVD (chemical vapor deposition) technique. In this case, in order to avoid the occurrence of a slit due to insufficient embedding of CVD-W, the sizes of the connection holes H1 to H3 are all set to the same design rule inside the chip. Then, the connection holes H1 to H3 are adjusted to the size of the small connection hole H1 in the memory unit M10. As a result, electric characteristics such as a response speed are restricted depending on the W wiring resistance.
[0010]
Further, the upper electrode 104 and the lower electrode 102 in the memory section M10 are formed of a material such as Pt, which is difficult to chemically etch, and the ferroelectric film 106 is processed at the same time as the patterning of the upper electrode 104, for example. Therefore, there is a high tendency to be physically etched, and there is a concern that the ferroelectric film 106 may be damaged. Particularly, there is a possibility that the crystal structure including the etched surface is changed, and there is a possibility that reliability is impaired such as deterioration of data retention characteristics.
[0011]
In addition, the protective film 108 covering the memory unit M10 covers the side of the ferroelectric film 106 and the upper electrode 107 and the upper part of the upper electrode 107 from above the lower electrode 105. Thus, the protective film 108 may impair the step coverage. As a result, there is a concern that the characteristics of the capacitor may be degraded, and the reliability of the memory may be reduced.
[0012]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and has a high reliability with respect to electrical connection to a peripheral circuit of a memory unit and protection of characteristics of the memory unit in a cross-point type FeRAM, and a method of manufacturing the same. , A semiconductor device and a method of manufacturing the same.
[0013]
[Means for Solving the Problems]
The capacitive element according to the present invention includes: a first electrode member on a first insulating film; a second insulating film on the first electrode member; a selectively removed portion of the second insulating film; A ferroelectric film buried, a bottom part of which is in contact with the first electrode member and an upper part thereof is on the same flattened surface of the second insulating film; a second electrode member on the ferroelectric film; A protective film that covers the electrode member and the second insulating film around the electrode member.
[0014]
According to the capacitive element of the present invention, the ferroelectric film is on the same flattened surface of the second insulating film. Thus, the protective film only needs to cover the step of the second electrode member, and the reliability of the step covering is improved.
Note that the protective film is a film that functions at least as a hydrogen barrier. It is provided in order to prevent oxygen deficiency in a reducing atmosphere that causes deterioration of characteristics of the ferroelectric film.
In addition, the semiconductor device further includes a wiring member connected to an upper portion of the second electrode member. Wiring can be easily routed and processed.
[0015]
The method for manufacturing a capacitor according to the present invention includes a step of forming a first electrode member on a first insulating film, a step of forming a second insulating film on the first electrode member, and a step of forming a second insulating film on the second insulating film. Forming a trench exposing a portion of the first electrode member, forming a ferroelectric film filling the trench, and planarizing the ferroelectric film and the second insulating film simultaneously Forming a second electrode member on the ferroelectric film, and covering the second electrode member and the periphery of the first insulating film with a protective film. .
[0016]
According to the method of manufacturing a capacitor according to the present invention, the ferroelectric film is formed by the trench of the second insulating film. Thereby, fine processing of the ferroelectric film is easy, controllability is good, and damage is suppressed, so that reliability is obtained. By flattening the ferroelectric film and the second insulating film at the same time, the protective film may cover the step of the second electrode member, and the reliability of the step covering is improved.
[0017]
In the method of manufacturing a capacitor according to the present invention, a step of forming a third insulating film on the protective film, and a step of exposing the protective film on the ferroelectric film on the third insulating film. Forming a hole, removing the protective film at the bottom of the opening, and forming a wiring member connected to an upper portion of the second electrode member on the third insulating film. It is further characterized by including. Thereby, it is possible to easily route and process the wiring.
[0018]
In the method for manufacturing a capacitor according to the present invention, the protective film is provided at least as a hydrogen barrier. Further, a method of forming the ferroelectric film in the step of forming the ferroelectric film is characterized by using any one of a solution coating method, a CVD method, and a sputtering method.
[0019]
A semiconductor device according to the present invention includes a transistor formed on a semiconductor substrate, a first insulating film covering a predetermined region on the semiconductor substrate including the transistor, and a first insulating film selectively formed on the first insulating film. A first electrode member, a planarized second insulating film covering the first electrode member and the upper portion of the transistor, a selectively removing portion of the second insulating film on the first electrode member, and A ferroelectric film whose bottom is in contact with the first electrode member and whose top is on the same flattened surface of the second insulating film; a second electrode member on the ferroelectric film; A two-electrode member and a protective film covering the second insulating film on the periphery thereof, a third insulating film on the second insulating film covering the protective film, and the second electrode formed on the third insulating film A connecting part to the member, a connecting part to the first electrode member, and the A wiring member including at least electrical connection between the active region of the register, characterized by comprising a.
[0020]
According to the semiconductor device of the present invention, the ferroelectric film is on the same flattened surface of the second insulating film. Thus, the protective film only needs to cover the step of the second electrode member, and the reliability of the step covering is improved. In addition, the wiring member on the third insulating film is improved so that the difference in the aspect ratio of each connection portion is reduced.
[0021]
Further, in the semiconductor device according to the present invention, a plurality of the first electrode members are provided extending in a predetermined direction, and the ferroelectric films are arranged at a plurality of positions at a predetermined pitch. A configuration that can obtain reliability as a ferroelectric memory can be expected.
[0022]
In any one of the above-described semiconductor devices according to the present invention, the hole diameter associated with the connection portion with the first electrode member or the connection portion with the active region of the transistor may be smaller than the hole diameter associated with the connection portion with the second electrode member. Is larger. A reliable lead-out wiring of a connection portion for a deeper hole is realized.
[0023]
In any one of the above-described semiconductor devices according to the present invention, a conductive material that fills a hole associated with a connection portion with the second electrode member and a connection portion with the first electrode member or a connection portion with an active region of the transistor may be provided. The conductive material that fills the accompanying holes is different. It is possible to select a suitable configuration for realizing a reliable lead-out wiring of the connection portion for a deeper hole.
[0024]
In the semiconductor device according to any one of the above aspects of the invention, the first conductive material in the second insulating film that fills at least the connection portion with the first electrode member and each hole associated with the connection portion with the active region of the transistor. And a second conductive material in the third insulating film that fills each of the holes associated with the connection with the second electrode member, the connection with the first electrode member, and the connection with the active region of the transistor. It is characterized by including. This is a preferable configuration for realizing a reliable withdrawal wiring of a connection portion for a deeper hole.
[0025]
In the method of manufacturing a semiconductor device according to the present invention, a step of forming a transistor on a semiconductor substrate, a step of forming a first insulating film on the semiconductor substrate, and forming a first electrode member on the first insulating film Forming a second insulating film covering the first electrode member and the transistor; and forming a plurality of trenches for selectively removing the second insulating film on the first electrode member. Forming a ferroelectric film buried in the trench and having a bottom portion in contact with the first electrode member; and planarizing the ferroelectric film and the second insulating film on the same plane; A step of forming a second electrode member on the ferroelectric film, a step of forming a protective film covering at least the second electrode member and the second insulating film around the second electrode member, 2 Third insulating film on insulating film Forming a wiring member including a connection portion with the second electrode member, a connection portion with the first electrode member, and at least an electrical connection portion with the active region of the transistor on the third insulating film. And a forming step.
[0026]
According to the method of manufacturing a semiconductor device according to the present invention, the ferroelectric film is formed by the trench of the second insulating film. Thereby, controllability and easiness of fine processing in which a plurality of ferroelectric films having the same size are arranged can be obtained, and reliability can be obtained because damage is suppressed. By flattening the ferroelectric film and the second insulating film at the same time, the protective film may cover the step of the second electrode member, and the reliability of the step covering is improved. In addition, the wiring member on the third insulating film is improved so that the difference in the aspect ratio of each connection portion is reduced.
[0027]
In the method of manufacturing a semiconductor device according to the present invention, a step of forming a contact hole having a first hole diameter associated with a connection portion with the second electrode member, and a connection portion with the first electrode member or the transistor Forming a contact hole having a second hole diameter associated with the connection with the active region, and embedding a conductive material in each of the contact holes. It is possible to select a suitable hole diameter for realizing a reliable withdrawal wiring of a connection portion for a deeper hole.
[0028]
In any one of the above-described semiconductor device manufacturing methods according to the present invention, in the step of forming the wiring member, a step of forming a contact hole having at least an isotropic hole associated with a connection portion with the second electrode member; Forming a contact hole having at least an anisotropic hole associated with a connection portion with the first electrode member or a connection portion with the active region of the transistor; and embedding a conductive material in each contact hole. It is characterized by including. It is possible to select a suitable etching method for realizing a reliable lead-out wiring of a connection portion for a deeper hole.
[0029]
In the method for manufacturing a semiconductor device according to any one of the above aspects, in the step of forming the wiring member, a step of forming a first contact hole associated with a connection portion with the second electrode member; Forming a second contact hole associated with a connection portion with a member or a connection portion with an active region of the transistor; and embedding a conductive material in the first and second contact holes. The conductive material to be embedded in the second contact hole is characterized in that at least a part of the conductive material is different through at least a part of different steps, and the same conductive material is disposed on the third insulating film. A more efficient method of realizing a reliable lead-out wiring of a connection portion for a deeper hole is applied.
[0030]
In the method for manufacturing a semiconductor device according to any one of the above aspects, in the step of forming the wiring member, before or after the formation of the protective film, a connection portion with the first electrode member and the transistor Forming a predetermined hole associated with at least an electrical connection with the active region, and embedding a predetermined conductive material in the predetermined hole. A more efficient method of realizing a reliable lead-out wiring of a connection portion for a deeper hole is applied.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a cross-sectional view showing a main part of a semiconductor device according to a first embodiment of the present invention and showing a part of a memory part and its periphery in a cross-point type FeRAM. FIGS. 2 and 3 are cross-sectional views sequentially showing intermediate steps for realizing the configuration of FIG.
[0032]
In FIG. 1, an element isolation insulating film 12 is formed on a semiconductor substrate 11 made of silicon, and a peripheral circuit of a memory portion and a MOS element 13 serving as a selection transistor are formed in an adjacent element region. An interlayer insulating film 14 is formed on the entire surface including the MOS element 13. A lower electrode 15 is formed on the insulating film 14 above the element isolation insulating film 12 in a predetermined region so as to extend in one direction. An interlayer insulating film 16 is formed on the entire surface including the lower electrode 15. The insulating film 16 is flattened. In the insulating film 16 on the lower electrode 15, a selectively removed portion, for example, a trench 17 is formed. A ferroelectric film 18 is buried in the trench 17. The bottom of the ferroelectric film 18 is in contact with the lower electrode 15 and the top is on the same flattened surface of the insulating film 16. An upper electrode 19 is formed on the ferroelectric film 18. The upper electrode 19 and the surrounding insulating film 16 are covered with a protective film 20. An interlayer insulating film 21 is formed on the protective film 20 and the insulating film 16. The connection holes H1 to H3 are formed on the insulating film 21, and the wiring members 22 are drawn out. The upper wiring 221 becomes a word line. The wiring 222 is connected to the source region S of the MOS element 13 and the lower electrode 15 (sub-via).
(Ie, a connection line). The wiring 223 is a wiring connected to the drain region D of the MOS element 13 and connected to the main bit line.
[0033]
A ferroelectric film 18 is arranged between the lower electrode 15 and the upper electrode 19 to form a capacitive element. The capacitor has a form in which a ferroelectric film 18 is buried in a trench 17, and the upper electrode 19 and the insulating film 16 around the upper electrode 19 are covered with a protective film 20. The protective film 20 is a hydrogen barrier film for preventing oxygen deficiency that causes deterioration of characteristics of the ferroelectric film 18. The protective film 20 is made of, for example, Al _x O _y And is made of Ti-Al-N or the like, and prevents hydrogen from entering the ferroelectric film 18 in the hydrogen sintering process. Since the Ti-Al-N-based alloy has conductivity, it is necessary to separate the electrodes at the same time when holes are opened. Such capacitive elements are arranged in a matrix with each memory cell structure, thereby constituting the memory section M1.
[0034]
Next, steps for realizing the configuration of FIG. 1 will be described with reference to FIGS.
As shown in FIG. 2, an element isolation insulating film 12 is formed on a semiconductor substrate 11 made of silicon by using a LOCOS (selective oxidation isolation) method. A MOS element 13 is formed in an element region between the element isolation insulating films 12. That is, a gate insulating film 131 and a polysilicon layer are sequentially formed, and the gate electrode 132 is patterned. Thereafter, using the region of the gate electrode 132 as a mask, a low concentration region 133 of a source / drain for an LDD (Lightly Doped Drain) structure, a so-called extension region, is formed by impurity ion implantation. Next, an insulating film, for example, a silicon oxide film is deposited so as to cover the gate electrode 132 by a CVD (Chemical Vapor Deposition) method, and a silicon oxide film spacer 134 is formed by performing anisotropic dry etching. . Next, using the region of the gate electrode 132 and the spacer 134 as a mask, a high concentration region 135 of source / drain is formed by impurity ion implantation. Thereafter, a predetermined heat treatment or the like is performed. Although not shown, a process for realizing a polycide structure in which the upper portion of the gate electrode 132 is silicided, or a salicide structure in which the gate electrode 132 and the source / drain region (135) are silicided in a self-aligning manner can be performed. is there.
[0035]
Next, an interlayer insulating film 14 is formed on the entire surface including the MOS element 13. As the insulating film 14, a film excellent in step coverage that can be used, such as a reflow method, is applied. Next, a conductive film containing a noble metal such as Pt (platinum) is formed on the insulating film 14 by a sputtering method to a thickness of about 100 to 300 nm. The lower electrode 15 is formed by patterning this conductive film. Next, an interlayer insulating film 16 covering the lower electrode 15 and the MOS element 13 is formed by the CVD method. A selectively removed portion, for example, a trench 17 is formed in the insulating film 16 on the lower electrode 15 using a photolithography technique and an anisotropic etching technique. A ferroelectric film 18 is buried in the trench 17. Various types of ferroelectric films 18 are conceivable, and PZT (Pb (Zr) is a Pb-based oxide having a perovskite structure. _x Ti _1-x ) O ₃ ) -Based or SBT (SrBi ₂ Ta ₂ O ₉ ) System is used. In addition, BST ((Ba, Sr) TiO 2 is used as a paraelectric material having a relatively large dielectric constant. ₃ ) And STO (SrTiO) ₃ ) Is also conceivable. The ferroelectric film 18 is formed by using a solution coating method (Chemical Solution Deposition) such as a sol-gel method, a sputtering method, a CVD method, an MOCVD (Metal Organic CVD) method, or the like. Thereafter, heat treatment for crystallization (rapid thermal annealing) is performed.
[0036]
Next, the ferroelectric film 18 is planarized together with the insulating film 16 so as to have a predetermined thickness by using a CMP (Chemical Mechanical Polishing) method. As a result, the ferroelectric film 18 has a predetermined thickness in the range of 100 to 300 nm, and the bottom portion is in contact with the lower electrode 15 and the upper portion is arranged on the same flattened surface of the insulating film 16.
[0037]
Next, as shown in FIG. 3, a conductive film containing a noble metal such as Pt (platinum) covering the ferroelectric film 18 is formed by sputtering to a thickness of about 100 to 300 nm and patterned. Thereby, the upper electrode 19 is formed. Next, a protective film 20 is formed on the upper electrode 19 and the insulating film 16 by using a sputtering method or a CVD method. As described above, the protective film 20 is a hydrogen barrier film for preventing oxygen deficiency that causes the characteristic deterioration of the ferroelectric film 18. ₂ O ₃ Is coated with a predetermined thickness. The protective film 20 is patterned so as to cover the upper electrode 19 and the insulating film 16 around the upper electrode 19. Next, an interlayer insulating film 21 is formed on the entire surface including the protective film 20 and the insulating film 16.
[0038]
Next, holes H1 to H3 are formed in the insulating film 21 through a photolithography process and an etching process. The holes H1 to H3 may be formed simultaneously. At first, the insulating films (21, 16, 14) between the layers are removed by anisotropic etching mainly using a selective freon (chlorofluorocarbon) -based gas, and then the protective film 20 is etched. Perform anisotropic etching mainly using chlorine-based gas. For each hole, a taper etching technique for enlarging the frontage may be provided. It is also conceivable to form the shallowest hole H1 in another step. Further, the holes H1 to H3 may be formed with different diameters. For example, it is assumed that the hole H1 in the memory unit M1 cannot be enlarged due to restrictions. The diameter of the deeper holes H2 and H3 can be made larger than the diameter of the hole H1 without adjusting to the hole H1.
[0039]
Thereafter, the holes H1 to H3 are coated with a barrier film (not shown) such as TiN or TaN by a CVD method or a sputtering method, and then filled with an Al alloy or W by a CVD method or the like to form each wiring member 22. . Thereby, the configuration as shown in FIG. 1 is realized.
[0040]
According to the first embodiment and the method, the ferroelectric film 18 is formed by the trenches 17 formed in the interlayer insulating film 16. Thereby, controllability and easiness of fine processing can be obtained in disposing a plurality of ferroelectric films 18 of the same size. With the buried ferroelectric film 18, in a heat treatment step including crystallization annealing, the low-melting-point metal material (for example, Pb in the case of PZT) can be suppressed from flowing laterally, and the characteristics can be easily controlled. Further, the arrangement pitch of the ferroelectric films 18 can be further reduced, which contributes to high integration.
In addition, the embedded ferroelectric film 18 suppresses damage, so that reliability is obtained. That is, since the ferroelectric film 18 is not etched, the process can be improved in a direction in which the temperature of the recovery oxidation step for recovering damage is reduced or eliminated. For example, when a recovery oxidation step is introduced after the formation of the upper electrode 19, the temperature can be reduced or the temperature can be reduced. This contributes to prevention of deterioration of transistor characteristics other than the memory cell.
Further, the protective film 20 may cover the step of the upper electrode 19, and the reliability of the step covering is improved. Further, the insulating film 21 may be formed while the protective film 20 is formed on the entire surface of the insulating film 16. This contributes to improvement in flatness.
According to the overall configuration, the wiring member 22 is improved so that the difference in aspect ratio between the connection portions including the holes H1 to H3 is reduced.
[0041]
When a W plug is used in the wiring member 22, the holes H2 and H3 are filled with W. On the other hand, the hole H1 is preferably made of an Al alloy together with the upper wiring 221 on the insulating film 21. Further, the wirings 222 and 223 disposed on the insulating film 21 are also patterned by forming an Al alloy.
[0042]
FIG. 4 is a cross-sectional view showing a main part of a semiconductor device according to a second embodiment of the present invention and showing a part of a memory part and its periphery in a cross-point type FeRAM. FIG. 5 is a sectional view showing an intermediate step for realizing the configuration of FIG. The same parts as those in the first embodiment are denoted by the same reference numerals.
[0043]
This embodiment shows that the connection plug 22p is used for the wiring member 22. Through the steps described with reference to FIG. 2, the layers up to the interlayer insulating film 21 are formed. Next, holes H2 and H3 are formed using an anisotropic etching technique. The holes H2 and H3 are filled with W through a barrier film composed of a nitride film of a refractory metal selected from Ti, Ta, Ir, W and the like (not shown). The W filling form is adjusted by an etch-back method or the like. Thereby, the connection plug 22p is formed. The diameters of the deeper holes H2 and H3 can be made larger than the diameter of a hole H1 described later to improve the reliability of the contact. (FIG. 5). Next, a hole H1 is formed. Here, the shallow hole H1 is made to be an isotropic hole by performing etching having an isotropic tendency. Next, the upper wiring 221 filling the hole H1 is formed on the insulating film 21 and the wirings 222 and 223 arranged on the insulating film 21 are formed by sputtering and patterning of a barrier TiN (not shown) and an Al alloy. . Thereby, the configuration of FIG. 4 is realized.
[0044]
According to the second embodiment and the method, the same effects as in the first embodiment can be obtained. That is, controllability, easiness, property controllability, reliability, and high integration of the fine processing by the embedded ferroelectric film 18 are obtained, and the reliability of the step coverage of the protective film 20 is improved. Although not shown, the insulating film 21 may be formed while the protective film 20 is formed on the entire surface of the insulating film 16. This contributes to improvement in flatness. Further, the holes H1 to H3 can be formed with different diameters. For example, when the hole H1 in the memory unit M1 cannot be increased due to restrictions, the diameters of the deeper holes H2 and H3 are made larger than the diameter of the hole H1 without matching the hole H1. Then, the shallowest hole H1 is formed in a separate step, and the hole frontage can be enlarged by hole etching combining anisotropy and isotropicity. According to these overall configurations, the wiring member 22 is improved so that the difference in the aspect ratio between the connection portions including the holes H1 to H3 is reduced and the wiring member 22 is easily embedded.
[0045]
FIG. 6 is a cross-sectional view showing a main part of a semiconductor device according to a third embodiment of the present invention and showing a part of a memory part and its periphery in a cross-point type FeRAM. FIG. 7 is a sectional view showing an intermediate step for realizing the configuration of FIG. The same parts as those in the first embodiment are denoted by the same reference numerals.
[0046]
This embodiment shows that the connection plug 22p is used for the wiring member 22. The process up to the protection film 20 is formed through the steps described with reference to FIG. Next, holes H2a and H3a are formed in the insulating film 16 by using an anisotropic etching technique. The holes H2a and H3a are filled with W through a barrier film composed of a nitride film of a refractory metal selected from Ti, Ta, Ir, W and the like (not shown). The filling form of W is adjusted by an etch back method or the like. Thereby, the connection plug 22p is formed. The holes H2a and H3a have a larger diameter than holes H2b and H3b, which will be described later, so that a margin for alignment can be provided (FIG. 7). Next, the insulating film 21 is formed. Next, holes H1, H2b, and H3b are formed simultaneously. Each of the holes H1, H2b, and H3b is uniformly shallow. Here, anisotropic and isotropic etching is combined, and the vicinity of the frontage is defined as an isotropic hole. The isotropic etching method here is not limited to a so-called dry etcher or a wet etcher using a hydrofluoric acid-based aqueous solution. Next, a barrier (not shown) such as Ti or TiN, an upper alloy 221 filling the holes H1, H2b, and H3b on the insulating film 21 by sputtering and patterning of an Al alloy, and a wiring 222 arranged on the insulating film 21 , 223 are formed. Thereby, the configuration of FIG. 6 is realized.
[0047]
FIG. 8 is a cross-sectional view showing a modification of the method according to the third embodiment and showing an intermediate step for realizing the configuration of FIG. The same parts as those in the first embodiment are denoted by the same reference numerals.
The steps up to the upper electrode 19 are formed through the steps described with reference to FIG. Next, holes H2a and H3a are formed in the insulating film 16 by using an anisotropic etching technique. The holes H2a and H3a are filled with W through a barrier film composed of a nitride film of a refractory metal selected from Ti, Ta, Ir, W and the like (not shown). The filling form of W is adjusted by an etch-back method or the like to form the connection plug 22p (FIG. 8). Next, a protective film 20 is formed, and further, an insulating film 21 is formed. Next, isotropic holes H1, H2b, and H3b are formed at the same time as in FIG. Next, a barrier (not shown) such as Ti or TiN, an upper alloy 221 filling the holes H1, H2b, and H3b on the insulating film 21 by sputtering and patterning of an Al alloy, and a wiring 222 arranged on the insulating film 21 , 223 are formed. Thereby, the configuration of FIG. 6 is realized.
[0048]
According to the third embodiment, the method, and the modified example, the same effects as those of the first embodiment can be obtained. That is, controllability, easiness, property controllability, reliability, and high integration of the fine processing by the embedded ferroelectric film 18 are obtained, and the reliability of the step coverage of the protective film 20 is improved. Although not shown, the insulating film 21 may be formed while the protective film 20 is formed on the entire surface of the insulating film 16. This contributes to improvement in flatness. Further, the holes H2a, H3a can be formed with a larger diameter than the holes H1, H2b, H3b to provide a contact margin. For example, when the hole H1 in the memory unit M1 cannot be made large due to restrictions, the diameter of the holes H2a and H3a, which have more room, is made larger than the diameter of the hole H1 without adjusting to the hole H1. The holes H1, H2b, and H3b, which have a smaller hole diameter and are uniformly shallower, can increase the hole frontage due to the tendency of isotropic holes. According to these overall configurations, the wiring member 22 is improved so that the difference in the aspect ratio of each connection portion including the holes H1, H2a, H3a, H2b, and H3b is reduced and the wiring member 22 is easily embedded.
[0049]
In each of the above embodiments and methods, the lower electrode 15 is formed on the insulating film 14. On the insulating film 14, a refractory metal film containing Ti, Ta, Ir, W, etc., a nitride film thereof, and an oxide film thereof are formed. One of the films may be formed, and the lower electrode 15 may be formed on this film. An upper electrode 19 is formed on the ferroelectric film 18. On the ferroelectric film 18, a refractory metal film containing Ti, Ta, Ir, W, etc., a nitride film thereof, or an oxide film thereof is used. May be formed, and the upper electrode 19 may be formed on this film. Such a high-melting-point metal film, its nitride film, and its oxide film improve the adhesion between the lower electrode 15 and its lower layer or the upper electrode 19 and its lower layer, or serve as an oxygen trap. Contribute.
[0050]
The lower electrode 15 and the upper electrode 19 are required to be made of a material having particularly excellent thermal and chemical stability, and are based on a noble metal such as Pt. As thermal and chemical stability increase, reactive etching becomes more difficult. Therefore, the patterning of the lower electrode 15 and the upper electrode 19 tends to rely on physical etching by bias. In this regard, since the patterning of the lower electrode 15 and the upper electrode 19 is performed independently of each other regardless of the formation of the ferroelectric film 18, the reliability of the ferroelectric film 18 does not deteriorate.
[0051]
As described above, according to the present invention, the ferroelectric film used as the capacitive insulating film of the capacitive element is formed by the trench formed in the interlayer insulating film on the same flattened surface. As a result, controllability and easiness of fine processing, easiness of control of capacitance element characteristics, and high integration can be obtained in arranging a plurality of ferroelectric films having the same size. Further, the damage can be suppressed by the buried form ferroelectric film which is not subjected to the etching process, so that the process can be improved in a direction in which the temperature of the recovery oxidation step is reduced or becomes unnecessary. This contributes to prevention of deterioration of transistor characteristics other than the memory cell. Further, the protective film as a hydrogen barrier may cover the step of the upper electrode, and the reliability of the step covering is improved. According to these overall configurations, the height of the memory section region is improved in a direction in which the difference in film thickness between the adjacent interlayer insulating films is reduced. As a result, with respect to the wiring member to the peripheral circuit, the difference in the aspect ratio of each connection portion is improved so as to be small. As a result, it is possible to provide a capacitor, a method of manufacturing the same, a method of manufacturing the same, a semiconductor device, and a method of manufacturing the same, which provide high reliability regarding electrical connection to a peripheral circuit of a memory unit and protection of characteristics of the memory unit in a cross-point type FeRAM. Although the embodiment has been described with reference to the cross-point type, the present invention can be applied to a semiconductor device constituting a so-called stack type or planar type FeRAM and its manufacture.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a main part of a semiconductor device according to a first embodiment of the present invention, showing a part of a memory part and its periphery in a cross-point type FeRAM;
FIG. 2 is a first sectional view showing an intermediate step for realizing the configuration of FIG. 1;
FIG. 3 is a second sectional view showing an intermediate step for realizing the configuration of FIG. 1;
FIG. 4 is a cross-sectional view showing a main part of a semiconductor device according to a second embodiment of the present invention, showing a part of a memory part and its periphery in a cross-point type FeRAM;
FIG. 5 is a sectional view showing an intermediate step for realizing the configuration of FIG. 4;
FIG. 6 is a cross-sectional view showing a main part of a semiconductor device according to a third embodiment of the present invention, showing a part of a memory part and its periphery in a cross-point type FeRAM;
FIG. 7 is a sectional view showing an intermediate step for realizing the configuration of FIG. 6;
FIG. 8 is a modified example according to the third embodiment, and is a cross-sectional view showing an intermediate step for realizing the configuration in FIG. 6;
FIG. 9 is a cross-sectional view showing a part of a memory part and its periphery in a conventional cross-point type FeRAM.
[Explanation of symbols]
11, 101: semiconductor substrate, 12, 102: element isolation insulating film, 13, 103: MOS element, 131: gate insulating film, 132: gate electrode, 133: low concentration region of source / drain, 134: spacer, 135 ... High-concentration regions of source / drain, 14, 16, 21, 104... Insulating film, 15, 105... Lower electrode, 17. Trench, 18, 106... Ferroelectric film, 19, 107. Protective film, 22 Wiring member, 22p Connection plug, 221 110 Upper wiring, 222, 223, 111, 112 Wiring, H1-H3, H2a, H2b, H3a, H3b Hole, M1, M10 Memory Department.

Claims

第１絶縁膜上の第１電極部材と、
前記第１電極部材上の第２絶縁膜と、
前記第２絶縁膜の選択的な除去部と、
前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、
前記強誘電体膜上の第２電極部材と、
前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、
を具備したことを特徴とする容量素子。A first electrode member on the first insulating film;
A second insulating film on the first electrode member;
Selectively removing the second insulating film;
A ferroelectric film embedded in the removal portion, a bottom portion of which is in contact with the first electrode member, and an upper portion of which is on the same flattened surface of the second insulating film;
A second electrode member on the ferroelectric film,
A protective film that covers the second electrode member and the surrounding second insulating film,
A capacitive element comprising:

前記保護膜は少なくとも水素バリアとして機能する膜であることを特徴とする請求項１記載の容量素子。2. The capacitive element according to claim 1, wherein the protective film is a film that functions as at least a hydrogen barrier.

前記第２電極部材の上部に接続される配線部材をさらに含むことを特徴とする請求項１または２記載の容量素子。The capacitive element according to claim 1, further comprising a wiring member connected to an upper part of the second electrode member.

第１絶縁膜上に第１電極部材を形成する工程と、
前記第１電極部材上に第２絶縁膜を形成する工程と、
前記第２絶縁膜に前記第１電極部材の一部が露出するトレンチを形成する工程と、
前記トレンチ内を埋める強誘電体膜を形成する工程と、
前記強誘電体膜及び前記第２絶縁膜を同時に平坦化する工程と、
前記強誘電体膜上に第２電極部材を形成する工程と、
前記第２電極部材及びその周辺の前記第１絶縁膜上を保護膜で覆う工程と、
を具備したことを特徴とする容量素子の製造方法。Forming a first electrode member on the first insulating film;
Forming a second insulating film on the first electrode member;
Forming a trench in the second insulating film to expose a part of the first electrode member;
Forming a ferroelectric film filling the trench;
Simultaneously flattening the ferroelectric film and the second insulating film;
Forming a second electrode member on the ferroelectric film;
Covering the second electrode member and the periphery of the first insulating film with a protective film;
A method for manufacturing a capacitive element, comprising:

前記保護膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に前記強誘電体膜上の前記保護膜を露出させる開孔部を形成する工程と、
前記開孔部底部の前記保護膜を除去する工程と、
前記第３絶縁膜上に前記第２電極部材の上部に接続される配線部材を形成する工程と、
をさらに含むことを特徴とする請求項４記載の容量素子の製造方法。Forming a third insulating film on the protective film;
Forming an opening on the third insulating film to expose the protective film on the ferroelectric film;
Removing the protective film at the bottom of the opening,
Forming a wiring member connected to an upper part of the second electrode member on the third insulating film;
5. The method for manufacturing a capacitive element according to claim 4, further comprising:

前記保護膜は少なくとも水素バリアとして設けることを特徴とする請求項１または２記載の容量素子の製造方法。3. The method according to claim 1, wherein the protective film is provided at least as a hydrogen barrier.

前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする請求項４〜６いずれか一つに記載の容量素子の製造方法。The method of forming a ferroelectric film in the step of forming the ferroelectric film uses any one of a solution coating method, a CVD method, and a sputtering method. 3. The method for manufacturing a capacitive element according to 1.

半導体基板に形成されたトランジスタと、
前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、
前記第１絶縁膜上に選択的に形成された第１電極部材と、
前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、
前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、
前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、
前記強誘電体膜上の第２電極部材と、
前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、
前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、
前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、
を具備したことを特徴とする半導体装置。A transistor formed on a semiconductor substrate;
A first insulating film covering a predetermined region on the semiconductor substrate including the transistor;
A first electrode member selectively formed on the first insulating film;
A flattened second insulating film covering the first electrode member and the transistor;
Selectively removing the second insulating film on the first electrode member;
A ferroelectric film embedded in the removal portion, a bottom portion of which is in contact with the first electrode member, and an upper portion of which is on the same flattened surface of the second insulating film;
A second electrode member on the ferroelectric film,
A protective film that covers the second electrode member and the surrounding second insulating film,
A third insulating film on the second insulating film covering the protective film;
A wiring member formed on the third insulating film and including a connection portion with the second electrode member, a connection portion with the first electrode member, and at least an electrical connection portion with an active region of the transistor;
A semiconductor device comprising:

前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする請求項８記載の半導体装置。9. The semiconductor device according to claim 8, wherein a plurality of the first electrode members are provided extending in a predetermined direction, and the ferroelectric films are arranged at a plurality of locations at a predetermined pitch.

前記配線部材において、前記第２電極部材との接続部に伴うホール径より前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホール径の方が大きいことを特徴とする請求項８または９記載の半導体装置。In the wiring member, a hole diameter at a connection portion with the first electrode member or a connection portion with an active region of the transistor is larger than a hole diameter at a connection portion with the second electrode member. The semiconductor device according to claim 8, wherein:

前記配線部材において、前記第２電極部材との接続部に伴うホールを埋める導電材料と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホールを埋める導電材料は異なることを特徴とする請求項８〜１０いずれか一つに記載の半導体装置。In the wiring member, a conductive material that fills a hole associated with a connection portion with the second electrode member and a conductive material that fills a hole associated with a connection portion with the first electrode member or a connection portion with an active region of the transistor are: The semiconductor device according to claim 8, wherein the semiconductor device is different.

前記配線部材において、少なくとも前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第２絶縁膜内の第１の導電材料と、前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第３絶縁膜内の第２の導電材料とを含むことを特徴とする請求項８〜１０いずれか一つに記載の半導体装置。In the wiring member, a first conductive material in the second insulating film that fills at least a hole associated with a connection portion with the first electrode member and a connection portion with an active region of the transistor; and the second electrode member. And a second conductive material in the third insulating film that fills each hole associated with the connection with the first electrode member and the connection with the active region of the transistor. The semiconductor device according to claim 8.

半導体基板にトランジスタを形成する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１電極部材を形成する工程と、
前記第１電極部材上及び前記トランジスタ上を覆う第２絶縁膜を形成する工程と、
前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、
前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、
前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、
前記強誘電体膜上に第２電極部材を形成する工程と、
少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、
前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。Forming a transistor on a semiconductor substrate;
Forming a first insulating film on the semiconductor substrate;
Forming a first electrode member on the first insulating film;
Forming a second insulating film covering the first electrode member and the transistor;
Forming a plurality of trenches for selectively removing the second insulating film on the first electrode member;
Forming a ferroelectric film embedded in the trench and having a bottom portion in contact with the first electrode member;
Flattening the ferroelectric film and the second insulating film on the same plane;
Forming a second electrode member on the ferroelectric film;
Forming a protective film covering at least the second electrode member and the second insulating film around the second electrode member;
Forming a third insulating film on the protective film and the second insulating film;
Forming a wiring member on the third insulating film, the wiring member including a connection portion with the second electrode member, a connection portion with the first electrode member, and at least an electrical connection portion with an active region of the transistor;
A method for manufacturing a semiconductor device, comprising:

前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う第１のホール径を有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のホール径を有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする請求項１３記載の半導体装置の製造方法。A step of forming a contact hole having a first hole diameter associated with a connection portion with the second electrode member in the step of forming the wiring member; and a connection portion with the first electrode member or an active region of the transistor. 14. The method of manufacturing a semiconductor device according to claim 13, further comprising: forming a contact hole having a second hole diameter at a connection portion with the semiconductor device; and embedding a conductive material in each of the contact holes.

前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う少なくとも等方性のホールを有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う少なくとも異方性のホールを有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする請求項１３または１４記載の半導体装置の製造方法。A step of forming a contact hole having at least an isotropic hole associated with a connection portion with the second electrode member in the step of forming the wiring member; and a step of forming a connection portion with the first electrode member or the activation of the transistor. 15. The semiconductor device according to claim 13, further comprising: a step of forming a contact hole having at least an anisotropic hole associated with a connection portion with a region; and a step of embedding a conductive material in each of the contact holes. Manufacturing method.

前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う第１のコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のコンタクトホールを形成する工程と、前記第１、第２のコンタクトホールに導電材料を埋め込む工程とを含み、
前記第１、第２のコンタクトホールに埋め込む導電材料はそれぞれ少なくとも一部が異なる工程を経て異なる導電材料が用いられ、かつ前記第３絶縁膜上には同じ導電材料が配されることを特徴とする請求項１３〜１５いずれか一つに記載の半導体装置の製造方法。A step of forming a first contact hole associated with a connection with the second electrode member in the step of forming the wiring member; and a step of forming a connection with the first electrode member or a connection with an active region of the transistor. Forming a second contact hole, and embedding a conductive material in the first and second contact holes.
As the conductive material to be embedded in the first and second contact holes, different conductive materials are used through at least partially different processes, and the same conductive material is disposed on the third insulating film. The method of manufacturing a semiconductor device according to claim 13.

前記配線部材を形成する工程において、前記保護膜を形成する前または後の段階で、予め前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部に伴う所定ホールを形成する工程と、前記所定ホールに所定の導電材料を埋め込む工程と、を具備したことを特徴とする請求項１３〜１６いずれか一つに記載の半導体装置の製造方法。In the step of forming the wiring member, before or after the formation of the protective film, a predetermined hole formed in advance with a connection portion with the first electrode member and at least an electrical connection portion with an active region of the transistor. 17. The method of manufacturing a semiconductor device according to claim 13, further comprising: forming a hole; and embedding a predetermined conductive material in the predetermined hole.