【０００１】
【発明の属する技術分野】
本発明はＥＢリソグラフィプロセスに用いるＥＢマスクの製造方法及びＥＢマスク並びにそれを用いたＥＢ露光方法において、レジストの内部応力の緩和を行ない、ＥＢマスクの信頼性向上を計るための製造方法及びＥＢマスク並びにそれを用いたＥＢ露光方法に関する。
【０００２】
【従来の技術】
近年、半導体ウェハの微細化、高密度化に伴ない、半導体デバイスの作製はフォトマスクを用いた光リソグラフィプロセスから、ＥＢマスクを用いた微細パターンの形成が可能なＥＢリソグラフィプロセスに移行つつある。しかし、剛性の高い石英基板上に金属膜等のマスクパターンが形成されるフォトマスクと異なり、ＥＢマスクは厚さ０．５μｍ〜数十μｍの薄膜（メンブレン）に貫通孔によるマスクパターンが形成されるメンブレンマスクであるため、マスク作製におけるレジストプロセス中、容易に反りが発生してしまう。この反りはマスクパターンの位置精度低下の要因となるため、反りの低減が必要となっている。
【０００３】
従来のＥＢマスクの製造方法では、レジストを基板へコート、ベイク、冷却というレジストプロセス中に、レジストと基板の熱膨張係数の差異により基板の反りが生じ、これによりパターンの位置ずれが起こるが、これまでの半導体ウェハのパターン寸法では、パターン位置精度の許容範囲内にあった。しかしながら、基板の大口径化に伴なうパターン位置ずれ量の増加、微細化によるパターン位置の高精度化の要求、そして特にメンブレンの超薄膜化によるメンブレンの反り量の増加が、その後のＥＢリソグラフィプロセスへ悪影響を及ぼすことが問題になってきており、これらを解決した方法が必要である。
【０００４】
以上のような問題点を図を用い以下に説明する。図１〜３は、従来のＥＢマスクの製造工程の一例を断面で模式的に示した説明図である。まず、Ｓｉ層１とＳｉＯ２層２とＳｉ支持基板３からなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハ（図１（ａ））の裏面５（Ｓｉ支持基板側）を、光リソグラフィ及びドライエッチングプロセスによって、Ｓｉメンブレン６と支柱７（ストラット）からなるＳｉウェハを形成する（図１（ｂ））。次に、表面４のＳｉメンブレン６上にＥＢレジスト８をコートする（図１（ｃ））。次にＥＢ描画及び現像により、ＥＢレジスト上のマスクパターン９を形成する（図１（ｄ））。次にドライエッチングプロセスによりＳｉメンブレンの貫通ドライエッチングを行ない（図１（ｅ））、ＥＢレジスト剥離によってＳｉメンブレン６に同マスクパターンを形成しする（図１（ｆ））。
【０００５】
完成したＥＢマスクの構造とＳｉメンブレンの拡大図を図２に示す。ＥＢマスクは半導体製造工程のＥＢリソグラフィプロセスにおいて、Ｓｉメンブレン６上で電子線を透過する領域と吸収もしくは散乱する領域に分けられ、マスクパターンが半導体ウェハに転写される。
【０００６】
しかしながら近年、半導体ウェハ基板は大口径化の傾向にあり、同時に半導体ウェハの原版であるＥＢマスクも４インチウェハから８インチウェハへと大口径化が進んでいる。これに伴ない、ＥＢレジストの内部応力によって発生するＥＢマスク基板の反りに起因するパターンの位置ずれが問題になってきている。また、Ｓｉメンブレンの薄膜化も進んでおり、ＥＢレジストの内部応力がストラット間のＳｉメンブレンの反りを発生させ、ローカルなパターンの位置ずれをも生じさせている。図３は、従来方法で作成したＥＢマスクの基板の反りを断面で模式的に示した説明図である。図３（ａ）はＥＢレジストコート直後の基板を断面で、図３（ｂ）はベーク及び冷却後の基板を断面で示す。ＥＢレジストは、ベークによりそれまで含まれていた溶剤成分が揮発し硬化する。その後、冷却によってＥＢレジストとＳｉメンブレンは共に温度が下がるが、それぞれの熱膨張係数の差異によりＥＢレジストには引っ張り応力が生じ、Ｓｉメンブレンには圧縮応力が生じる。Ｓｉ（単結晶）の熱膨張係数は２．５×１０−６／℃であるのに対し、一般的なレジストの熱膨張係数は１０〜１００×１０−６／℃と、Ｓｉよりもはるかに大きい。この結果、図３（ｂ）に示すような基板の反りが生じる。この状態のままＥＢ描画機によりマスクパターンを描画するが、現像及びレジスト剥離後にはレジスト層がなくなるので、基板の応力が開放され反りがなくなる（図３（ｃ））。これによって、描画時のマスクパターンの位置とレジスト剥離後のマスクパターンの位置が異なり、つまりパターンの位置ずれが生じる。また、各ストラット間においても、同様の原因により、Ｓｉメンブレンに反りが生じる（図３（ｄ，ｅ））。
【０００７】
これまでのＥＢマスクの基板サイズ（４インチ以下）とＳｉメンブレン厚（２０μｍ以上）であればＳｉメンブレンの剛性が高いため、同程度の応力値でも位置ずれは小さく、許容範囲内であったが、基板の大口径化とＳｉメンブレンの薄膜化により基板の外周付近におけるパターンのグローバルな位置ずれやＳｉメンブレン内のローカルな位置ずれが大きくなり、パターンの位置精度が許容範囲を超えてしまう問題が発生する。この問題によってＥＢマスクの品質低下や不良を引き起こす。
【０００８】
【発明が解決しようとする課題】
本発明の課題はＥＢリソグラフィプロセスに用いるＥＢマスク製造方法において、ＥＢレジストの内部応力の緩和を行ないマスク基板及びＳｉメンブレンの反りを低減することで、ＥＢマスクの信頼性向上及び不良発生を低減させるＥＢマスクの製造方法及びＥＢマスク並びにそれを用いたＥＢ露光方法を提供する。
【０００９】
【課題を解決するための手段】
本発明は、かかる課題に鑑みなされたものであり、請求項１の発明は、ＥＢリソグラフィプロセスに用いるＥＢマスクの製造方法において、基板上に設けたレジストにマスクパターンを設けるとともに、レジストの内部応力の伝達を緩和あるいは遮断するパターンを設けることを特徴とするＥＢマスクの製造方法としたものである。
【００１０】
本発明の請求項２の発明は、前記内部応力を緩和あるいは遮断するパターンは、マスクパターンのメインパターン周辺部に設けられていることを特徴とする請求項１に記載のＥＢマスクの製造方法としたものである。
【００１１】
本発明の請求項３の発明は、ＥＢリソグラフィプロセスに用いるＥＢマスクの製造方法において、基板上に設けたレジストに、基板の反りを低減するパターンを設けた後に、マスクパターンを設けることを特徴とする請求項１または２に記載のＥＢマスクの製造方法としたものである。
【００１２】
本発明の請求項４の発明は、前記内部応力を緩和あるいは遮断するパターン、及び基板の反りを低減するパターンは、線形形状であることを特徴とする請求項１〜３いずれか１項に記載のＥＢマスクの製造方法としたものである。
【００１３】
本発明の請求項５の発明は、線形形状のパターンが、ＥＢソグラフィプロセスに用いるマスクパターン領域の周辺部のストラットと呼ばれる支柱領域に設けられ、リソグラフィにより転写されないことを特徴とする請求項４に記載のＥＢマスクの製造方法としたものである。
【００１４】
本発明の請求項６の発明は、請求項１〜５いずれか１項に記載のＥＢマスクの製造方法により、製造されたことを特徴とするＥＢマスクとしたものである。
【００１５】
本発明の請求項７の発明は、請求項６に記載のＥＢマスクにＥＢ（電子ビーム）を照射し、転写パターンの形状を成形する工程を具備することを特徴とするＥＢ露光方法としたものである。
【００１６】
【発明の実施の形態】
本発明の実施の形態の例を、図を用いて説明する。
本発明は上記課題を達成するために、ＥＢマスク等のパターンデータ作成の段階で、メインパターン周辺部に応力緩和パターンを作成する。メインパターンは通常、ストラット間の１つのメンブレンを１チップとして、チップごとにまとまって配置されているので、チップを囲むように、かつ支柱（ストラット）上に、応力緩和パターンを作成すれば良い。応力緩和パターンは、ＥＢマスク製造プロセス中でメンブレン上に塗布されたＥＢレジストに描画され、現像によってレジストパターンとして形成される。応力緩和パターンが形成され、メンブレンの反りが改善された後に、メインパターンを描画・現像する。
【００１７】
本発明に係る応力緩和パターンを入れたレジストパターンの例を模式的に示した説明図を図４に示す。図４（ａ）は平面で，図４（ｂ）は（ａ）のＡ−Ａ’部分を断面で示す。形成された応力緩和パターン１２（レジスト抜き部）により、メインパターン１４（図５）の描画領域１３に存在するＥＢレジストの内部応力を緩和し、Ｓｉメンブレンの反りを緩和する。次に、図５（ｃ、ｄ）に示すように、メインパターン１４をＥＢ描画・現像により形成する。このとき、図５（ｃ）は平面で，図５（ｄ）は（ｃ）のＡ−Ａ’部分を断面で示した。
【００１８】
図４、図５では、応力緩和パターン１２は線状の形状を例示したが、その線のパターンは実線とは限らず、点線、破線等でも良い。さらに、曲線でもよく、応力が緩和できれば形状にこだわらない。また、線幅は支柱の幅よりも小さければ、特に限定しない。図６は、本発明の製造方式のＥＢマスク製造工程によって作製されたＥＢマスクの例を、断面で模式的に示した説明図である。図の例のように、ＥＢレジスト上の応力緩和パターンは、最終的にＥＢマスクが完成したとき、Ｓｉメンブレン６にパターニングされるが、支柱７（ストラット）上であるため、その後の半導体製造プロセス中のＥＢリソグラフィプロセスにおいてＥＢ露光されない領域であり、ＥＢマスクとしての機能は全く失われない。
【００１９】
また、ＥＢマスク基板の反り防止に設ける応力緩和パターンは、ＥＢマスク全体に一様に設けることが望ましい。緩和の度合いが異なると反りが残ってしまう可能性がある。
【００２０】
なおこのように反りを緩和する場合は、応力緩和パターンを描画・現像した後に、メインパターンを描画するため、ＥＢレジストとしてポジタイプのものが利用できる。
【００２１】
このようにして、ＥＢマスク製造プロセス中に発生するＥＢレジスト内部応力を緩和し、基板全体としての反りと各メンブレンでの反りを低減することでパターンの位置精度を向上することが出来るため、ＥＢマスク製品の信頼性および不良品の低減が可能になる。なお、ＥＢマスク製造プロセスの加工工程が大きく増えることはないので、製造コストへの負担はほとんどない。また以上のようにして作成されたＥＢマスクを用いて半導体へＥＢ露光する方法によると、半導体ウェハ基板上に形成されたパターンに対し、精度良いパターン露光が可能となり、その結果、半導体等の製造を高い歩留まりで行うことが出来る。
【００２２】
【実施例】
次に本発明の実施例を示す。本方式を用いて半導体集積回路用のＥＢマスクを以下の手順で作製した。
【００２３】
ＥＢマスクの基板には、Ｓｉメンブレン層／ＳｉＯ２／Ｓｉ支持基板の厚さが、それぞれ２μｍ／１μｍ／７２５μｍの８インチＳＯＩウェハ（信越半導体社製）を用いた。
【００２４】
まず、ＳＯＩウェハの裏面加工を行なった。ＳＯＩウェハの裏面（Ｓｉ支持基板面）にフォトレジストＰＭＥＲ Ｐ−ＬＡ９００（東京応化工業社製）をスピンコータ（ＭＴＣ社製）により膜厚２０μｍコートし、オーブンにて１３０℃３０分ベークした。次に、ストラットパターンをフォトレジストに形成するため、あらかじめストラットパターンが形成されたフォトマスクを用い、両面アライナーＰＥＭ−８００（ユニオン光学製）によりコンタクト露光した。続いて、アルカリ現像液ＰＭＥＲ Ｐ−７Ｇ（東京応化工業社製）により現像し、フォトレジスト上にストラットパターンを形成した。次に、ＩＣＰドライエッチング装置Ｍｕｌｔｉｐｌｅｘ ＩＣＰ（ＳＴＳ社製）によりＳｉ支持基板をエッチングした後、Ｏ２プラズマアッシング装置ＰＡＣＫ−ＩＩＩ（ワイ・エイ・シー）によりレジスト剥離を行い、希フッ酸（５ｗｔ％）によりＳｉＯ２層を除去し、Ｓｉ支持基板のＳｉ支柱（ストラット）パターン形成が完了する。裏面加工後のＳＯＩウェハの説明図を図７に示す。図７（ａ）は裏面の全体像で、（ｂ）はその拡大図、（ｃ）はその斜視図である。今回作製したストラットパターンは幅１５０μｍ、１メンブレンのエリアサイズは１０００μｍ角とし、メンブレン数（チップ数）は９０×９０個のマトリクス状に配置した。ストラットと各メンブレンの大きさをこの寸法にしたのは、６５ｎｍ技術ノードの半導体製造技術に期待されているＥＰＬ（Ｅｌｅｃｔｒｏｎ Ｐｒｏｊｅｃｔｉｏｎ Ｌｉｔｈｏｇｒａｐｈｙ）方式に用いられるＥＢマスクを狙ったものである。
【００２５】
次に、ＳＯＩウェハの表面加工を行なう。まず、ＥＢマスクのＳｉメンブレン部にパターニングする半導体パターンデータとＳｉ支柱（ストラット）上のＳｉメンブレン部にパターニングする応力緩和パターンデータをＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）により作成し、描画データへ変換した。半導体パターンデータの１チップの大きさは、ＥＢマスクの１メンブレンのエリアよりも小さい７００μｍ角で作成し、応力緩和パターンデータは、ストラットの幅１５０μｍよりも小さい線幅１００μｍを有するラインを作成した。
【００２６】
次に、ＳＯＩウェハの表面（Ｓｉメンブレン層）にポジ型ＥＢレジストＺＥＰ−５２０（日本ゼオン社製）を、スピンコータ（ＭＴＣ社製）にて５０００Å厚でコートした。次に、ホットプレートにて１８０℃、５分のベークを実施した。続いて、上述の通り作成した応力緩和パターンデータを、ＥＢ描画機ＪＢＸ７０００ＭＶ（日本電子社製）にて、ＥＢレジスト上に描画・現像することで、ＥＢレジストに応力緩和パターンを形成した。これにより、ＥＢレジスト中に存在する引っ張り応力が緩和され、ウェハ全体及びＳｉメンブレンの反りが緩和された。その後、ＥＢ描画機ＪＢＸ７０００ＭＶにより半導体パターンデータを描画・現像し、Ｏ２プラズマアッシング装置によりＥＢレジスト剥離を行ない、ＥＢマスクを作製した。
【００２７】
ＥＢレジストに応力緩和パターンを有しない従来方式と、応力緩和パターンを有する本発明方式のそれぞれの場合について、共にＳＯＩ表面側の半導体パターンデータを描画・現像直後（レジスト剥離は行なわない状態）の基板全体の高さ分布を非接触形状測定装置（ソニー製）にて測定した。その結果を図８に示す。図８（ａ）は表面（Ｓｉメンブレン）側から見た８インチＳＯＩウェハ１５と高さ分布測定における座標を示し、（ｂ）は従来方式での高さ分布測定結果、（ｃ）は本発明方式での高さ分布測定結果である。共に基板全体として、下に凸の反りを示したが、従来方式ではレンジで約１０μｍの高さ分布を持つのに対し、本発明方式ではレンジで約２μｍの高さ分布であった。従って、基板全体の反りが低減していることが分かる。
【００２８】
次に、ＥＢレジストに応力緩和パターンを有しない従来方式と、応力緩和パターンを有する本発明方式のそれぞれの場合について、共にＳＯＩ表面側の半導体パターンデータを描画・現像直後（レジスト剥離は行なわない状態）の全てのメンブレン部分の高さを二光束干渉計（ニコン製）を用いて測定した。結果を図９に示す。従来方式と比較して、本発明方式では、全メンブレン高さの平均値及び高さ分布（レンジ）のどちらも大幅に向上した。
【００２９】
【発明の効果】
本発明は、ＥＢマスク製造プロセス中に発生するＥＢレジスト内部応力を緩和し、基板全体の反りと各メンブレン内の反りを低減することでパターンの位置精度を向上することが出来る。従って、ＥＢマスク製品の信頼性および不良品の低減が可能になる。さらに製品の収率も向上するので、ＥＢマスク製造コストのコストダウンにもなる。
【００３０】
さらに、本発明方式によって作製されたＥＢマスクを使用した、半導体製造プロセス中のＥＢ露光方法によると、半導体基板上に形成されたＥＢレジストに対し、精度良いパターン露光が長期間可能となり、その結果、半導体の製造は高い歩留まりで行うことが出来る。
【図面の簡単な説明】
【図１】従来のＥＢマスクの製造工程の一例を断面で模式的に示した説明図である。
【図２】従来の半導体製造プロセスにおけるＥＢマスクの構造を斜視で模式的に示した説明図である。
【図３】従来の製造方式のＥＢマスク製造工程での基板全体の反り（ａ〜ｃ）とメンブレンの反り（ｄ，ｅ）の状況を断面で示した説明図である。
【図４】本発明の製造方式のＥＢマスク製造工程でＥＢレジストに応力緩和パターンを形成したときの応力緩和パターンの位置を平面で模式的に示した説明図である。
【図５】本発明の製造方式のＥＢマスク製造工程でＥＢレジスト応力緩和パターン形成後に、メインパターンを形成した状態を平面で模式的に示した説明図である。
【図６】本発明の製造方式のＥＢマスク製造工程によって作製されたＥＢマスクの例を、断面で模式的に示した説明図である。
【図７】実施例のＥＢマスク作成の工程で、裏面加工後の構造を模式的に示した説明図である。
【図８】実施例で使用した従来方式および本発明方式のＥＢマスク製造工程中のＥＢマスク基板全体の高さ分布を示した図である。
【図９】実施例で使用した従来方式および本発明方式のＥＢマスク製造工程中のメンブレンの高さを示した表である。
【符号の説明】
１ ・・・・Ｓｉ層
２ ・・・・ＳｉＯ２層
３ ・・・・Ｓｉ支持基板
４ ・・・・ＳＯＩウェハ表面（Ｓｉ層側）
５ ・・・・ＳＯＩウェハ裏面（Ｓｉ支持基板側）
６ ・・・・Ｓｉメンブレン
７・・・・支柱（ストラット）
８ ・・・・ＥＢレジスト
９ ・・・・ＥＢレジスト中のマスクパターン
１０ ・・・・Ｓｉメンブレン上のマスクパターン
１１ ・・・・電子線（ＥＢ）
１２ ・・・・応力緩和パターン
１３ ・・・・メインパターンの描画領域
１４ ・・・・メインパターン
１５ ・・・・８インチＳＯＩウェハ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing an EB mask used in an EB lithography process, an EB mask, and an EB exposure method using the EB mask. The manufacturing method and the EB mask for relaxing internal stress of a resist and improving the reliability of the EB mask are provided. And an EB exposure method using the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with the miniaturization and high density of semiconductor wafers, semiconductor device fabrication is shifting from an optical lithography process using a photomask to an EB lithography process capable of forming a fine pattern using an EB mask. However, unlike a photomask in which a mask pattern such as a metal film is formed on a quartz substrate having high rigidity, an EB mask has a mask pattern formed by a through-hole in a thin film (membrane) having a thickness of 0.5 μm to several tens μm. Since this is a membrane mask, warpage easily occurs during the resist process in fabricating the mask. Since this warpage causes a decrease in the positional accuracy of the mask pattern, it is necessary to reduce the warpage.
[0003]
In a conventional EB mask manufacturing method, during the resist process of coating a resist on a substrate, baking, and cooling, a difference in thermal expansion coefficient between the resist and the substrate causes the substrate to be warped, thereby causing a pattern displacement. The pattern dimensions of conventional semiconductor wafers were within the allowable range of pattern position accuracy. However, EB lithography has been accompanied by an increase in the amount of pattern displacement due to the increase in the diameter of the substrate, the demand for higher precision in the pattern position due to miniaturization, and an increase in the amount of warpage of the membrane particularly due to the ultra-thin membrane. The problem of adverse effects on the process is becoming a problem, and there is a need for a solution to these problems.
[0004]
The above problems will be described below with reference to the drawings. 1 to 3 are explanatory views schematically showing one example of a conventional EB mask manufacturing process in cross section. First, the back surface 5 (Si support substrate side) of an SOI (Silicon On Insulator) wafer (FIG. 1A) including the Si layer 1, the SiO 2 layer 2, and the Si support substrate 3 is subjected to photolithography and dry etching processes. An Si wafer composed of the Si membrane 6 and the struts 7 (struts) is formed (FIG. 1B). Next, an EB resist 8 is coated on the Si membrane 6 on the surface 4 (FIG. 1C). Next, a mask pattern 9 on the EB resist is formed by EB drawing and development (FIG. 1D). Next, through-dry etching of the Si membrane is performed by a dry etching process (FIG. 1E), and the same mask pattern is formed on the Si membrane 6 by stripping the EB resist (FIG. 1F).
[0005]
FIG. 2 shows the structure of the completed EB mask and an enlarged view of the Si membrane. The EB mask is divided into a region that transmits an electron beam and a region that absorbs or scatters an electron beam on the Si membrane 6 in an EB lithography process in a semiconductor manufacturing process, and a mask pattern is transferred to a semiconductor wafer.
[0006]
However, in recent years, the diameter of semiconductor wafer substrates has been increasing, and at the same time, the diameter of EB masks, which are originals of semiconductor wafers, has been increasing from 4 inch wafers to 8 inch wafers. Along with this, there has been a problem of pattern displacement caused by warpage of the EB mask substrate caused by internal stress of the EB resist. Further, the thinning of the Si membrane is also progressing, and the internal stress of the EB resist causes the Si membrane to warp between the struts, and also causes the local pattern displacement. FIG. 3 is an explanatory view schematically showing a cross section of the warpage of the substrate of the EB mask created by the conventional method. FIG. 3A shows a cross section of the substrate immediately after EB resist coating, and FIG. 3B shows a cross section of the substrate after baking and cooling. The EB resist is hardened by baking out of the solvent component contained until then. Thereafter, the temperature of both the EB resist and the Si membrane is lowered by cooling, but a tensile stress is generated in the EB resist and a compressive stress is generated in the Si membrane due to a difference in their respective thermal expansion coefficients. The thermal expansion coefficient of Si (single crystal) is 2.5 × 10 −6 / ° C., whereas the thermal expansion coefficient of a general resist is 10 to 100 × 10 −6 / ° C., which is much higher than that of Si. large. As a result, the substrate is warped as shown in FIG. The mask pattern is drawn by the EB drawing machine in this state. However, since the resist layer disappears after the development and the resist is stripped, the stress of the substrate is released and the warpage is eliminated (FIG. 3C). As a result, the position of the mask pattern at the time of writing differs from the position of the mask pattern after the resist is stripped, that is, the pattern is displaced. Also, between the struts, the Si membrane is warped due to the same cause (FIGS. 3D and 3E).
[0007]
If the substrate size of the conventional EB mask (4 inches or less) and the thickness of the Si membrane (20 μm or more) are high, the rigidity of the Si membrane is high. However, the large-diameter substrate and the thinning of the Si membrane increase the global displacement of the pattern in the vicinity of the outer periphery of the substrate and the local displacement within the Si membrane, causing a problem that the positional accuracy of the pattern exceeds an allowable range. appear. This problem causes quality deterioration and failure of the EB mask.
[0008]
[Problems to be solved by the invention]
An object of the present invention is to provide a method of manufacturing an EB mask used in an EB lithography process, in which the internal stress of the EB resist is alleviated to reduce the warpage of the mask substrate and the Si membrane, thereby improving the reliability of the EB mask and reducing the occurrence of defects. An EB mask manufacturing method, an EB mask, and an EB exposure method using the EB mask are provided.
[0009]
[Means for Solving the Problems]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and a first aspect of the present invention relates to a method of manufacturing an EB mask used in an EB lithography process, wherein a mask pattern is provided on a resist provided on a substrate and an internal stress of the resist is increased. EB mask manufacturing method, characterized in that a pattern for alleviating or blocking transmission of light is provided.
[0010]
The EB mask manufacturing method according to claim 1, wherein the pattern for relaxing or cutting off the internal stress is provided around a main pattern of the mask pattern. It was done.
[0011]
According to a third aspect of the present invention, in the method of manufacturing an EB mask used in the EB lithography process, a mask pattern is provided on a resist provided on the substrate after a pattern for reducing the warpage of the substrate is provided. An EB mask manufacturing method according to claim 1 or 2.
[0012]
The invention according to claim 4 of the present invention is characterized in that the pattern for relaxing or cutting off the internal stress and the pattern for reducing the warpage of the substrate have a linear shape. Of the EB mask described above.
[0013]
According to a fifth aspect of the present invention, the linear pattern is provided in a pillar region called a strut around a mask pattern region used in the EB lithography process, and is not transferred by lithography. In which the EB mask is manufactured.
[0014]
According to a sixth aspect of the present invention, there is provided an EB mask manufactured by the EB mask manufacturing method according to any one of the first to fifth aspects.
[0015]
According to a seventh aspect of the present invention, there is provided an EB exposure method comprising a step of irradiating the EB mask according to the sixth aspect with an EB (electron beam) to form a shape of a transfer pattern. It is.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
An example of an embodiment of the present invention will be described with reference to the drawings.
In order to achieve the above object, the present invention creates a stress relaxation pattern around the main pattern at the stage of creating pattern data such as an EB mask. Since the main pattern is usually arranged as a single chip with one membrane between struts as one chip, a stress relaxation pattern may be created so as to surround the chip and on a support (strut). The stress relaxation pattern is drawn on the EB resist applied on the membrane during the EB mask manufacturing process, and is formed as a resist pattern by development. After the stress relaxation pattern is formed and the warpage of the membrane is improved, the main pattern is drawn and developed.
[0017]
FIG. 4 is an explanatory view schematically showing an example of a resist pattern including a stress relaxation pattern according to the present invention. FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along the line AA ′ of FIG. The formed stress relaxation pattern 12 (resist removal portion) relieves the internal stress of the EB resist existing in the drawing area 13 of the main pattern 14 (FIG. 5), and reduces the warpage of the Si membrane. Next, as shown in FIGS. 5C and 5D, the main pattern 14 is formed by EB drawing and development. At this time, FIG. 5C is a plan view, and FIG. 5D is a cross-sectional view taken along the line AA ′ of FIG. 5C.
[0018]
4 and 5, the stress relaxation pattern 12 has a linear shape, but the pattern of the line is not limited to a solid line but may be a dotted line, a broken line, or the like. Further, the shape may be a curve, and the shape does not matter if the stress can be reduced. The line width is not particularly limited as long as it is smaller than the width of the support. FIG. 6 is an explanatory view schematically showing an example of the EB mask manufactured by the EB mask manufacturing process of the manufacturing method of the present invention in a cross section. As shown in the example of the figure, the stress relaxation pattern on the EB resist is patterned on the Si membrane 6 when the EB mask is finally completed, but is on the pillar 7 (strut). This is a region that is not subjected to EB exposure in the middle EB lithography process, and does not lose any function as an EB mask.
[0019]
In addition, it is desirable that the stress relaxation pattern provided for preventing warping of the EB mask substrate is provided uniformly over the entire EB mask. If the degree of relaxation is different, warpage may remain.
[0020]
When the warpage is reduced in this way, a positive type EB resist can be used because the main pattern is drawn after drawing and developing the stress relaxation pattern.
[0021]
In this manner, the EB resist internal stress generated during the EB mask manufacturing process is alleviated, and the warpage of the entire substrate and the warpage of each membrane can be reduced, thereby improving the positional accuracy of the pattern. This makes it possible to reduce the reliability of mask products and reduce defective products. Since the number of processing steps in the EB mask manufacturing process does not greatly increase, there is almost no burden on manufacturing costs. According to the method of performing EB exposure on a semiconductor using the EB mask prepared as described above, a pattern formed on a semiconductor wafer substrate can be subjected to pattern exposure with high accuracy. Can be performed with a high yield.
[0022]
【Example】
Next, examples of the present invention will be described. Using this method, an EB mask for a semiconductor integrated circuit was manufactured in the following procedure.
[0023]
As the substrate of the EB mask, an 8-inch SOI wafer (manufactured by Shin-Etsu Semiconductor Co., Ltd.) having a thickness of 2 μm / 1 μm / 725 μm for the Si membrane layer / SiO 2 / Si support substrate was used.
[0024]
First, the back surface processing of the SOI wafer was performed. A photoresist PMER P-LA900 (manufactured by Tokyo Ohka Kogyo Co., Ltd.) was coated on the back surface (surface of the Si support substrate) of the SOI wafer by a spin coater (manufactured by MTC) to a thickness of 20 μm, and baked in an oven at 130 ° C. for 30 minutes. Next, in order to form a strut pattern on the photoresist, contact exposure was performed using a double-sided aligner PEM-800 (manufactured by Union Optical Co., Ltd.) using a photomask in which the strut pattern was formed in advance. Subsequently, development was performed using an alkali developing solution PMER P-7G (manufactured by Tokyo Ohka Kogyo Co., Ltd.) to form a strut pattern on the photoresist. Next, after etching the Si support substrate using an ICP dry etching apparatus Multiplex ICP (manufactured by STS), the resist was stripped off using an O 2 plasma ashing apparatus PACK-III (WIAC), and diluted hydrofluoric acid (5 wt%) was used. ) To remove the SiO 2 layer, thereby completing the formation of the Si support (strut) pattern on the Si support substrate. FIG. 7 is an explanatory diagram of the SOI wafer after the back surface processing. 7A is an overall image of the back surface, FIG. 7B is an enlarged view thereof, and FIG. 7C is a perspective view thereof. The strut pattern produced this time was 150 μm in width, the area size of the membrane was 1000 μm square, and the number of membranes (the number of chips) was arranged in a matrix of 90 × 90. The reason why the size of the strut and each membrane is set to this size is to aim at an EB mask used in an EPL (Electron Projection Lithography) system which is expected in a semiconductor manufacturing technology of a 65 nm technology node.
[0025]
Next, the surface of the SOI wafer is processed. First, semiconductor pattern data for patterning the Si membrane portion of the EB mask and stress relaxation pattern data for patterning the Si membrane portion on the Si pillar (strut) were created by CAD (Computer Aided Design) and converted into drawing data. The size of one chip of the semiconductor pattern data was formed at 700 μm square smaller than the area of one membrane of the EB mask, and the stress relaxation pattern data was formed as a line having a line width of 100 μm smaller than the strut width of 150 μm.
[0026]
Next, the surface of the SOI wafer (Si membrane layer) was coated with a positive EB resist ZEP-520 (manufactured by Zeon Corporation) with a spin coater (manufactured by MTC) to a thickness of 5000 mm. Next, baking was performed at 180 ° C. for 5 minutes on a hot plate. Subsequently, the stress relaxation pattern data created as described above was drawn and developed on the EB resist with an EB drawing machine JBX7000MV (manufactured by JEOL Ltd.) to form a stress relaxation pattern on the EB resist. Thereby, the tensile stress existing in the EB resist was reduced, and the warpage of the entire wafer and the Si membrane was reduced. Thereafter, the semiconductor pattern data was drawn and developed by an EB drawing machine JBX7000MV, and the EB resist was peeled off by an O 2 plasma ashing apparatus, thereby producing an EB mask.
[0027]
In each of the conventional method having no stress relaxation pattern in the EB resist and the method of the present invention having the stress relaxation pattern, in both cases, the semiconductor pattern data on the SOI surface side is drawn and developed (the resist is not stripped). The entire height distribution was measured with a non-contact shape measuring device (manufactured by Sony). FIG. 8 shows the result. 8A shows an 8-inch SOI wafer 15 viewed from the surface (Si membrane) side and coordinates in height distribution measurement, FIG. 8B shows a result of height distribution measurement by a conventional method, and FIG. It is a height distribution measurement result by the method. In both cases, the entire substrate exhibited a downwardly convex warp. The conventional method had a height distribution of about 10 μm in the range, whereas the present invention had a height distribution of about 2 μm in the range. Accordingly, it can be seen that the warp of the entire substrate is reduced.
[0028]
Next, in each of the conventional method having no stress relaxation pattern in the EB resist and the present invention method having the stress relaxation pattern, the semiconductor pattern data on the SOI surface side is drawn immediately after drawing / developing (in a state where the resist is not stripped). ) Were measured using a two-beam interferometer (manufactured by Nikon). FIG. 9 shows the results. Compared with the conventional method, in the method of the present invention, both the average value of the entire membrane height and the height distribution (range) are greatly improved.
[0029]
【The invention's effect】
The present invention can improve the positional accuracy of the pattern by relaxing the internal stress of the EB resist generated during the EB mask manufacturing process and reducing the warpage of the entire substrate and the warpage of each membrane. Therefore, the reliability of EB mask products and the reduction of defective products can be reduced. Further, since the yield of the product is improved, the manufacturing cost of the EB mask is reduced.
[0030]
Furthermore, according to the EB exposure method during the semiconductor manufacturing process using the EB mask manufactured by the method of the present invention, it is possible to perform accurate pattern exposure for a long time on the EB resist formed on the semiconductor substrate, and as a result, In addition, semiconductors can be manufactured with a high yield.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram schematically showing a cross section of an example of a conventional EB mask manufacturing process.
FIG. 2 is an explanatory view schematically showing a structure of an EB mask in a conventional semiconductor manufacturing process in a perspective view.
FIG. 3 is an explanatory diagram showing a cross section of the state of the warp (a to c) of the entire substrate and the warp (d, e) of the membrane in an EB mask manufacturing process of a conventional manufacturing method.
FIG. 4 is an explanatory view schematically showing a position of a stress relaxation pattern when a stress relaxation pattern is formed on an EB resist in an EB mask manufacturing process of the manufacturing method of the present invention in a plane.
FIG. 5 is an explanatory diagram schematically showing a state in which a main pattern is formed after an EB resist stress relaxation pattern is formed in an EB mask manufacturing process of the manufacturing method according to the present invention in a plan view.
FIG. 6 is an explanatory view schematically showing an example of an EB mask manufactured by the EB mask manufacturing process of the manufacturing method of the present invention in a cross section.
FIG. 7 is an explanatory view schematically showing a structure after back surface processing in a step of forming an EB mask according to the embodiment.
FIG. 8 is a diagram showing the height distribution of the entire EB mask substrate during the EB mask manufacturing process of the conventional system and the system of the present invention used in the embodiment.
FIG. 9 is a table showing the heights of the membranes during the EB mask manufacturing process of the conventional system and the system of the present invention used in the examples.
[Explanation of symbols]
1 ··· Si layer 2 ··· SiO 2 layer 3 ··· Si support substrate 4 ··· SOI wafer surface (Si layer side)
5... SOI wafer back surface (Si support substrate side)
6 ···· Si membrane 7 ···· Struts (struts)
8 EB resist 9 Mask pattern 10 in EB resist Mask pattern 11 on Si membrane 11 Electron beam (EB)
12 Stress relief pattern 13 Drawing area 14 of main pattern 14 Main pattern 15 8 inch SOI wafer
