JP2004356333A - Laminated electronic component and its manufacturing method - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は、積層型電子部品およびその製法に関し、特に、配線基板や積層セラミックコンデンサのようにセラミック層および内部導体が薄層多層化された積層型電子部品およびその製法に関するものである。
【０００２】
【従来技術】
積層型電子部品の代表的な製品の一つである積層セラミックコンデンサは、誘電性を示すセラミック層と内部導体とが交互に積層され、各内部導体がセラミック層によって各々挟持されるような構造になっている。
【０００３】
近年、積層セラミックコンデンサは、小型、高容量化の要求が高まり、このためセラミック層および内部導体の薄層化と積層数の増加が図られている。
【０００４】
ところで、上記のような積層セラミックコンデンサを構成するセラミック層と内部導体は、その焼結温度及び熱膨張係数に差があり、また、セラミック層がＢａＴｉＯ３を主成分とするものである場合、焼結温度である１３００℃前後では、セラミック層と内部導体とは異種材料でもあり密着強度が得られにくいことから、焼成後の電子部品本体にはセラミック層と内部導体との間にクラックやデラミネーション（層間剥離）が発生するという問題があった。そして、このようなクラックやデラミネーションはハンダ付けなどの実装工程や耐熱衝撃試験などの熱的ストレスを受ける工程においてさらに増加することが知られている。
【０００５】
このような問題に対して、例えば、下記の特許文献１よれば、導体ペースト中にセラミック層と略同質の未焼成のセラミック粉末（共材）を添加することにより、内部導体の熱膨張係数をセラミック層に近づけて、しかも、この内部導体を介して隣合うセラミック層同士をこの共材により連結することにより、これらの欠陥の発生の防止が図られている。
【０００６】
【特許文献１】
特開平１０−１７２８５５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示した方法では、セラミック層と内部導体との積層面におけるクラックやデラミネーションは抑制できても、セラミック層をさらに薄層化して積層数を増加させた場合、セラミック層と内部導体との境界の数が増加することから、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分では積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが大きくなり、このため、この界面部分におけるクラックやデラミネーションを抑制することが未だ困難であった。
【０００８】
しかも、このような高容量の積層セラミックコンデンサでは内部導体の有効面積を高めるために、その形成面全体にわたって、より緻密な金属膜が求められており、このように内部導体の有効面積を高めようとすればするほど、セラミック層と内部導体との熱膨張係数差に起因する熱応力による上記の界面部分におけるクラックやデラミネーションは顕著なものとなっていた。
【０００９】
従って、本発明は、誘電体層を薄層化して積層数を増加した場合にも、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分におけるクラックやデラミネーションの発生を抑制できる積層型電子部品およびその製法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の積層型電子部品は、それぞれ略矩形状のセラミック層と内部導体とを交互に積層してなる直方体状の電子部品本体と、該電子部品本体の端部にそれぞれ設けられ、前記内部導体と交互に接続する一対の外部電極とを具備する積層型電子部品であって、前記内部導体の前記外部電極との接続端以外の周縁領域に、該内部導体の中央部よりも導体占有率の低い部分を設けたことを特徴とする。以下、本発明における導体占有率とは、内部導体の有効面積のことをいう。例えば、内部導体内にセラミック層が一部入り込み、厚み方向に貫通したときは内部導体の有効面積（導体占有率）が小さくなる。
【００１１】
このような構成によれば、セラミック層を薄層化して積層数を増加させた場合においても、内部導体の外部電極との接続端以外の周縁領域に、この内部導体の中央部よりも導体占有率の低い部分を設けることにより、内部導体の周縁領域においては、この内部導体の金属膜内にセラミック層が入り込みやすくなる。このためセラミック層と内部導体とが積層方向に強固に密着され、さらには内部導体中に入り込むセラミック層により内部導体の周縁領域では中央部から端部にかけて内部導体の熱膨張係数を漸次その周縁のセラミック層に近づけた状態に形成できる。つまり、この界面部分の熱膨張係数はセラミック層および内部導体の熱膨張係数の中間の値となる。
【００１２】
このためセラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分において、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを緩和できることから界面部分におけるクラックやデラミネーションを抑制することができる。
【００１３】
上記積層型電子部品では、内部導体の導体占有率の低い部分が、外部電極との非接続端の角部に設けられていることが望ましい。積層セラミックコンデンサのように、セラミック層のほぼ全面に内部導体となる金属膜が形成され、しかもこのようなセラミック層が多層積層されるような積層型電子部品では、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する熱応力が内部導体の周縁領域の特に角部に集中し最も大きくなることから、上記のような内部導体の膜面内にセラミック層が入り込み、その導体占有率を低くした部分を形成することにより、さらに効果的にクラックやデラミネーションを抑制できる。
【００１４】
上記積層型電子部品では、内部導体の導体占有率の低い部分の導体占有率が７０％以下であることが望ましい。つまり、内部導体の導体占有率の低い部分の導体占有率を７０％以下とすることで、内部導体の熱膨張係数をセラミック層のそれに近づけることができる。
【００１５】
上記積層型電子部品では、導体占有率の低い部分以外の内部導体の導体占有率が７５％以上であることが望ましい。本発明の積層型電子部品は、上記のように内部導体の周縁部の改良によって、この部品に発生するクラックやデラミネーションなどの欠陥を抑制できるものである分、一方側の内部導体の主要な部分は積層型電子部品本来の機能を最大限に発現できるように、その導体占有率をより大きくすることが好ましい。
【００１６】
上記積層型電子部品では、内部導体の外部電極との非接続端の幅をＷ０、前記内部導体の導体占有率の低い部分の前記非接続端に沿った最大幅をＷ１としたときに、Ｗ１／Ｗ０≧０．０１の関係を満足することが望ましい。内部導体の導体占有率の低い部分の幅を、その部分が形成されている非接続端の幅に対して、少なくとも上記比率以上であれば本発明の効果を得ることができる。
【００１７】
上記積層型電子部品では、セラミック層の面積をＡ０、前記セラミック層に対する内部導体の占有面積をＡ１とした時に、Ａ１／Ａ０≧０．６の関係を満足することが望ましい。本発明のように内部導体の周縁領域に、この内部導体の導体占有率の低い部分を設けた構造であれば、セラミック層に対する内部導体の占有面積が上記のように高い場合であっても、積層型電子部品に発生するクラックやデラミネーションをさらに抑制できる。
【００１８】
上記積層型電子部品では、内部導体の厚みが２μｍ以下であることが望ましい。本発明において内部導体の厚みをこのように薄層化すると、内部導体の周縁領域にセラミック層を入り込ませることができ、かつ厚みによる段差を低減することによりデラミネーションを抑制できる。
【００１９】
上記積層型電子部品では、セラミック層の厚みが４μｍ以下であることが望ましい。本発明によればセラミック層の厚みが薄く内部導体の厚みによる段差が顕著に現れるような積層型電子部品であってもクラックやデラミネーションを抑制できる。
【００２０】
上記積層型電子部品では、セラミック層の厚みをｔ１、内部導体の厚みをｔ２としたときに、ｔ２／ｔ１≧０．２の関係を満足することが望ましい。つまり、本発明の内部導体の構造はセラミック層の厚みに対する内部導体の厚みが大きい場合であっても好適に用いることができる。
【００２１】
上記積層型電子部品では、積層数が１００層以上であることが望ましい。そして、本発明では、セラミック層と内部導体の積層数が多くなり、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが大きくなるような場合であっても、その熱応力を低減でき、これによりクラックやデラミネーションを抑制できる。
【００２２】
本発明の積層型電子部品の製法は、セラミックグリーンシートが複数積層されたグリーン積層体の内部に、略長方形状の導体パターンと該導体パターンの少なくとも周囲にセラミックパターンとを具備してなる母体積層体を形成する工程と、該母体積層体を前記導体パターンの長辺方向の略中央で切断して電子部品本体成形体を形成する工程と、該電子部品本体成形体を焼成する工程とを具備する積層型電子部品の製法であって、前記セラミックパターンを前記導体パターンの周縁領域に乗り上げた状態で形成したことを特徴とする。
【００２３】
このような製法によれば、プレス後の母体積層体における導体パターンの周縁領域は、予め導体パターン上に乗り上げた状態で形成されていたセラミックパターンがプレス後において、この導体パターン内にセラミックパターンが入り込むことにより、この領域における導体パターンとセラミックグリーンシートとの密着力を容易に高めることができる。また、このような製法によれば、導体パターンとセラミックパターンとが混在した領域を容易に形成でき、上記したように、焼成後においては内部導体とセラミック層との熱膨張係数の中間の値を有する部分を容易に形成できる。
【００２４】
上記積層型電子部品の製法では、セラミックパターンの導体パターン上への乗り上げ部分が前記導体パターンの角部であることが望ましい。前記したように、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが内部導体の周縁領域の特に角部に集中し、最も大きくなる部分であることから、焼成前の導体パターンの角部にセラミックパターンの乗り上げ部分を形成することがより好ましい。
【００２５】
上記積層型電子部品の製法では、導体パターンの切断方向の幅をＷＧ０、前記導体パターンの同方向の角部におけるセラミックパターンの重なった最大幅をＷＧ１としたときに、ＷＧ１／ＷＧ０≧０．０１の関係を満足することが望ましい。
【００２６】
導体パターン上へのセラミックパターンの乗り上げ部分の割合を少なくとも上記の割合以上とすることにより、導体パターンとセラミックグリーンシートとの密着力をより高めることができ、また、焼成後においては、熱膨張係数に関して内部導体とセラミック層との中間の熱膨張係数を有する部分を内部導体の周縁領域に多く形成でき、これにより積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを低減できる。
【００２７】
上記積層型電子部品の製法では、電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１としたときに、ＡＧ１／ＡＧ０≧０．６の関係を満足することが望ましい。本発明によれば、上記したように、導体パターンの占有面積を大きくしてもクラックやデラミネーションを抑制できる積層型電子部品を容易に形成できる。
【００２８】
上記積層型電子部品では、母体積層体が、（ａ）セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、（ｂ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、（ｃ）前記導体パターンおよび前記セラミックパターンが形成されたセラミックグリーンシートを積層する工程とを経て作製されることが望ましい。即ち、本発明の製法は、セラミックグリーンシート上に導体パターンを形成し、次いで、この導体パターンの周縁部にセラミックパターンを形成する製法であるために、セラミックグリーンシート上における導体パターンの厚みによる段差を容易に形成できるとともに、このようなセラミックグリーンシートを一括で積層することにより、導体パターンの周縁領域に乗り上げたセラミックパターンを導体パターンの面内に入り込ませることができると同時に、セラミックパターンの乗り上げ部分を導体パターン厚みと面一に容易にできる。
【００２９】
上記積層型電子部品の製法では、母体積層体が、（ａ）支持体上にセラミックグリーンシートを載置する工程と、（ｂ）該セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、（ｃ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、（ｄ）前記導体パターンが形成された前記セラミックグリーンシートの上面に、別のセラミックグリーンシートを重ね合わせる工程と、（ｅ）（ｂ）乃至（ｄ）工程を繰り返す工程とを具備して作製されることが望ましい。
【００３０】
また、本発明では、上記のように逐次積層の工法を採用することにより、導体パターンの周縁領域に乗り上げたセラミックパターンを導体パターンの面内への入り込みおよび面一化がさらに容易となる。
【００３１】
上記積層型電子部品では、導体パターンが平面的に見て略矩形状、特に略長方形状であり、セラミックペーストを前記導体パターンの長辺方向に向かって印刷することが望ましい。印刷方向をこのように導体パターンの長辺方向とすることにより、特に、導体パターン角部への乗り上げを高い寸法精度および高い厚み精度で印刷できる。
【００３２】
上記積層型電子部品では、導体パターンおよびセラミックパターンの端部が傾斜面で接していることが望ましい。導体パターンの周縁領域に傾斜面を形成し、この傾斜面に対してセラミックパターンを乗り上げた状態で形成すると導体パターンの厚みによる段差を漸次変化させることができると同時に導体パターンの面内へのセラミックパターンの入り込み度合いも漸次変化させることができる。
【００３３】
上記積層型電子部品では、導体パターンの周縁領域に乗り上げたセラミックパターンの厚みは導体パターンの厚みよりも薄く、かつ前記乗り上げたセラミックパターン以外は前記導体パターンとセラミックパターンとは実質同一厚みであることが望ましい。導体パターンとセラミックパターンのそれぞれの厚みをこのような関係にすることでセラミックグリーンシート上の導体パターンの厚みによる段差を無くすことができるとともに、導体パターン上へ乗り上げたセラミックパターンによる過度の段差を小さくすることができ積層プレス時の過度の変形を抑制できる。
【００３４】
上記積層型電子部品の製法では、導体パターンの厚みが２μｍ以下、また、セラミックグリーンシートの厚みは５μｍ以下で、さらに、積層数が２００層以上であることが好ましい。
【００３５】
【発明の実施の形態】
本発明の積層型電子部品は、例えば、図１に示すような積層セラミックコンデンサに適用される。
【００３６】
図１は、本発明の積層型電子部品の概略断面図である。この積層セラミックコンデンサは電子部品本体１の両端部に外部電極３を形成して構成されている。電子部品本体１は、セラミック層５と内部導体７を交互に積層してなり、その積層方向の両面に、セラミック層５と同一材料からなるカバーセラミック層９が形成されている。
【００３７】
セラミック層５およびカバーセラミック層９は、シート状のセラミック焼結体からなり、例えば、ＢａＴｉＯ３を主成分とするセラミックグリーンシートを焼成して形成した磁器からなる。
【００３８】
また、セラミック層５の厚みは４μｍ以下、特に、３μｍ以下、さらには２μｍ以下であることが、積層セラミックコンデンサの静電容量を高めるという点で望ましく、下限の厚みとしては、０．５μｍ以上、特に、０．７μｍ以上とすることが、セラミック層５の絶縁性を確保するという点で好ましい。
【００３９】
内部導体７は導体ペーストの膜を焼結させた金属膜からなり、導体ペーストとしては、例えば、Ｎｉ、Ｃｏ、Ｃｕ等の卑金属が使用されている。この内部導体７は、このように卑金属を主成分とし略矩形状、特に略長方形状の金属膜であり、上から第１層目、第３層目、第５層目・・・の奇数層の内部導体は、その一端が積層体本体１の一方端面に露出しており、上から第２層目、第４層目、第６層目・・・の内部導体７は、その一端が電子部品本体１の他方端面に露出している。尚、外部電極３と内部導体７は必ずしも同一材料から構成される必要はない。
【００４０】
そして、本発明では、セラミック層５の厚みｔ１と内部導体７の厚みｔ２との比、ｔ２／ｔ１が０．５以上、特に、０．６以上であり、これらの積層数が１００層以上、特に、３００層以上、さらには、４００層以上と、内部導体７による段差の累積が顕著になるような場合に好適に用いることができる。
【００４１】
図２は、電子部品本体１の内部の平面図である。本発明の積層型電子部品を構成する内部導体７は、外部電極３との接続端１１以外の周縁領域１３に、この内部導体７の中央部１５よりも導体占有率の低い部分１７を設けたことが重要である。つまり、本発明では、内部導体７の面内における中央部１５よりも周縁領域１３側に不連続な部分が多いことを特徴とするものである。
【００４２】
そして、内部導体７の面内における周縁領域１３のうちサイドマージン部側よりも、特に、この内部導体７の導体占有率の低い部分１７が外部電極３との非接続端の角部１９に設けられていることが望ましい。
【００４３】
また、内部導体７の導体占有率の低い部分１７の導体占有率は、内部導体７による静電容量を確保しつつセラミック層５との熱膨張係数差を段階的に変化させるという理由から、７０％以下、特に、６０％以下、さらには、５０％以下であることが好ましく、下限値としては、３０％以上、特に、４０％以上であることがより好ましい。さらに本発明では、内部導体７とセラミック層５との間での導体占有率の変化が漸次変化して形成されていることが望ましい。
【００４４】
一方、導体占有率の低い部分１７以外の内部導体７である中央部１５の導体占有率は、静電容量を発現するための内部導体７として７５％以上、特に、８０％以上であることがより望ましい。
【００４５】
また、本発明における内部導体７では、内部導体７の外部電極３との非接続端２１の幅をＷ０、この内部導体７の導体占有率の低い部分１７の前記非接続端２１に沿った最大幅をＷ１（図２では、Ｗ１ａ＋Ｗ１ｂ＝Ｗ１）としたときの比Ｗ１／Ｗ０は、内部導体７の有効面積を高く維持しつつ、この内部導体７の周縁領域におけるセラミック層５との密着力を高くするという理由から、０．０１以上、特に、０．０５以上、さらには、０．０８以上であることがより望ましい。
【００４６】
また、本発明では、内部導体７の有効面積を高めるという点で、この内部導体７は、セラミック層５の面積をＡ０、前記セラミック層５に対する内部導体７の占有面積をＡ１とした時の比率Ａ１／Ａ０が、０．６以上、特に、０．６５以上、さらには、０．７以上であることがより望ましい。
【００４７】
なお、本発明のように、内部導体７の周縁領域にセラミック層５を入り込ませて導体占有率の低い部分１７を形成するとともに、段差を抑制するという理由から、内部導体７の厚みは２μｍ以下、特に、１μｍ以下であることが望ましい。
【００４８】
本発明の積層型電子部品の製法を積層セラミックコンデンサに適用した例について詳細に説明する。
【００４９】
（製法１）
図３は、本発明の積層型電子部品を一括積層にて製造するための工程図である。
【００５０】
積層セラミックコンデンサを構成するセラミックグリーンシート３１を、図３（ａ）に示すように、まず、キャリアフィルム３２上にセラミックスラリを塗布して形成する。
【００５１】
このセラミックグリーンシート３１の厚みは積層セラミックコンデンサの小型および高容量化という理由から、５μｍ以下、特に４μｍ以下、さらには３μｍ以下が望ましい。
【００５２】
次に、図３（ｂ）に示すように、このセラミックグリーンシート３１の一方主面上に導体ペーストを印刷して導体パターン３３を所定間隔をおいて複数形成する。
【００５３】
また、導体パターン３３の厚みは、本発明の製法におけるセラミックペーストの印刷時の乗り上げやすさのために、また、厚みによる段差を低減するという理由から、その厚みは２μｍ以下、特に、１．５μｍ以下であることがより望ましい。この後、図３（ｃ）に示すように、この導体パターン３３の周囲に、この導体パターン３３の厚みによる段差を実質的に無くすようにセラミックペーストを印刷してセラミックパターン３５を形成する。
【００５４】
図４は、セラミックグリーンシート３１上の導体パターン３３周囲に形成された本発明のセラミックパターン３５を示す概略平面図である。
【００５５】
導体パターン３３は、図４に示すように、その形状は平面的に見て略矩形状、特に略長方形状であり、しかも長辺方向に縦列配置されていることが好ましい。
【００５６】
図５は導体パターン３３に隣接して形成されたセラミックパターン３５の断面図である。この導体パターン３３の周縁領域３４は、この導体パターン３３の周縁領域３４にセラミックパターンを入り込ませることが容易となるという理由から傾斜面を有していることが好ましい。
【００５７】
セラミックパターン３５の印刷は、図４に示すように、略長方形状の導体パターン３３の長辺方向に向かって走査されるものである（図４中の矢印）。この場合、セラミックパターン３５は、導体パターン３３の周縁領域３４に乗り上げた状態で形成されることが重要であり、特に、セラミックパターン３５の導体パターン３３上への乗り上げ部分が導体パターン３３の角部３７であることが望ましい。
【００５８】
また、本発明では導体パターン３３およびセラミックパターン３５の厚みによる段差を低減するという理由から、導体パターン３３の周縁領域３４に乗り上げたセラミックパターン３５の厚みは導体パターン３３の厚みよりも薄くかつ前記乗り上げたセラミックパターン３５以外は前記導体パターン３３とセラミックパターン３５とは実質同一厚みであることが好ましい。
【００５９】
さらには導体パターン３３の切断方向の幅をＷＧ０、前記導体パターン３３の同方向の角部３７におけるセラミックパターン３５の重なった最大幅をＷＧ１（図では、ＷＧ１ａ＋ＷＧ１ｂ＝ＷＧ１）としたときの比率ＷＧ１／ＷＧ０は０．０１以上、特に、０．０５以上、さらには、０．１以上であることがより望ましい。
【００６０】
さらには、電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０（破線枠内）、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１（破線枠内の導体パターン、乗り上げ部分も含む）としたときの比率ＡＧ１／ＡＧ０は０．６以上、特に、０．６５以上、さらには０．７以上であることがより望ましい。
【００６１】
次に、図３（ｄ−１）、（ｄ−２）に示すように、導体パターン３３およびセラミックパターン３５を形成したセラミックグリーンシート３１を複数積層し、さらにその上下面側に導体パターン３３およびセラミックパターン３５を塗布していないセラミックグリーンシート３１を所定枚数重ねて、加圧加熱を行って母体積層体３９を作製する。
【００６２】
この母体積層体３９は、セラミックグリーンシート３１間に、本発明の略長方形状の導体パターン３３が孤立して複数介在し、また、その導体パターン３３に一部重なり、残りは隣接してセラミックパターン３５が形成されている。
【００６３】
また、導体パターン３３は、エンドマージン側辺３３ａが積層方向に対して一層毎に交互にずれるように形成されている。即ち、セラミックグリーンシート３１を介して対向配置される導体パターン３３は、エンドマージン側辺３３ａがずれており、積層方向に見ると、エンドマージン側辺３３ａが交互にずれている。尚、図３（ｄ−１）はサイドマージン側辺３３ｂを、図３（ｄ−２）はエンドマージン側辺３３ａを分割する断面図である。
【００６４】
導体パターン３３およびセラミックパターン３５が形成されたセラミックグリーンシート３１の積層数は、脱気性の影響が大きくなる１００層以上の場合に本発明は好適に用いられる。
【００６５】
図４によって説明すると、本発明の積層型電子部品はセラミックグリーンシート３１上に形成した導体パターン３３の周縁領域３４にセラミックパターン３５を乗り上げた状態で形成し、このようなセラミックグリーンシート３１を複数枚積層し、加熱加圧して形成されるものであるが、この場合、導体パターン３５の周縁領域３４上のセラミックパターン３５の高さ方向の余分な乗り上げ部分４０のために、加熱加圧した際に、セラミックパターン３５の乗り上げ部分４０に局部的な圧力が印加され、それに伴ってセラミックパターン３５の乗り上げ部分４０の下層側にある導体パターン３３の周縁領域３４は加圧方向に対して垂直方向に伸びる。このことから、より薄層化された導体パターン３３はせん断され不連続となり、こうして不連続となった導体パターン３３の面内にセラミックパターン３５が入り込むのである。このように、本発明では、導体パターン３３上にセラミックパターン３５を乗り上げさせて形成するものであるが、この乗り上げ部分４０が導体パターン３３の周縁領域３６あるいは特に角部３７としていることから導体パターン３３にさほど変形として影響の少ない領域であるために積層後の母体積層体３９並びに切断後の電子部品本体成形体の変形を抑制できるとともに焼成後における積層型電子部品のデラミネーションやクラックを防止できる。
【００６６】
このときセラミックグリーンシート３１、導体パターン３５およびセラミックパターン３５は強固に密着する程度の積層条件が選択されることはいうまでもない。
【００６７】
なお、本発明では、上述した方法のように導体パターン３３の一部にセラミックパターン３５の乗り上げ部分４０を形成する方法以外に、導体パターン３３およびセラミックパターン３５を印刷する際のスクリーンにレジスト加工を施して、導体パターン３３の面内にセラミックパターン３５が入り込んだ印刷膜を形成する方法も採用できる。
【００６８】
次に、この母体積層体３９を所定個所で切断して積層体成形体を作製する。この積層成形体の対向する側面には、導体パターン３３のエンドマージン側辺３３ａが交互に積層方向に一層毎に露出している。
【００６９】
この後、所定の雰囲気下、温度条件で焼成して積層セラミックコンデンサが形成される。
【００７０】
以上のようなセラミック積層体の製法について具体的な例を挙げて説明する。
【００７１】
まず、キャリアフィルム３２上にセラミックスラリを塗布し、スリップキャスト法によりセラミックグリーンシート３１が形成される。ここで用いるキャリアフィルム３２として、例えば、ＰＥＴフィルムからなるキャリアフィルム３２が用いられ、薄層化したセラミックグリーンシート３１の剥離性を良くするために、その表面にシリコン樹脂をコーティングして離型処理されていることが望ましい。
【００７２】
また、セラミックスラリは、例えば、セラミック粉末と、ポリビニルブチラール樹脂からなるバインダと、このバインダを溶解する溶媒として、トルエンとエチルアルコールとを混合したものが好適に用いられる。その他のバインダとしては、セラミック粉末や溶媒との分散性、セラミックグリーンシート３１の強度、脱バインダ性の点でアクリル樹脂を用いることもできる。
【００７３】
セラミック材料としては、具体的には、ＢａＴｉＯ３−ＭｎＯ−ＭｇＯ−Ｙ２Ｏ３等のセラミック粉末が耐還元性を有するという理由から使用可能である。また、これにガラス粉末を加えてもよい。
【００７４】
この導体ペーストは、金属粒子と、脂肪族炭化水素と高級アルコールとの混合物からなる有機溶剤と、この有機溶剤に対して可溶性のエチルセルロースからなる有機粘結剤と、該有機溶剤に難溶解性のエポキシ樹脂からなる有機粘結剤とを含有するものである。
【００７５】
導体ペースト中に含まれる金属粒子としては、平均粒径０．０５〜０．５μｍの卑金属粒子が用いられる。卑金属としては、Ｎｉ、Ｃｏ、Ｃｕ、Ａｇ、Ｐｄがあり、金属の焼成温度が一般の絶縁体の焼成温度と一致する点、およびコストが安いという点からＮｉが望ましい。
【００７６】
また、セラミックペーストのバインダ組成は、導体パターン３を形成した導体ペーストと同組成もしくは異なる組成のセラミックペーストの両方を適用できるが、特に、導体ペーストの印刷と同じ条件を採用できることおよびセラミックグリーンシート３１の表面からの粘結剤の揮発速度を一致させるという理由から、セラミックペーストは導体ペーストと同じ組成であることが望ましい。
【００７７】
また、このセラミックスラリに用いるセラミック粉末組成は、セラミックグリーンシート３１の粉末組成もしくは異なる粉末組成のセラミックペーストの両方を適用できるが、セラミックグリーンシート３１とセラミックパターン３５との密着性を高め、焼成収縮率を合致させるという理由から、セラミックペーストはセラミックグリーンシート３１を形成するセラミックスラリと同じ粉末組成であることが望ましい。
【００７８】
本発明におけるセラミックパターン３５は、セラミックグリーンシート３１を構成するセラミック粉末よりも平均粒径の小さなセラミック粉末により構成されることが望ましい。これにより、導体パターン３３の周囲のセラミック層５の焼結時の収縮率を高めることができ、内部導体７に対する圧縮応力を高め内部応力を高めることができ、クラックやデラミネーションをさらに抑制できる。
【００７９】
（製法２）
図６は、本発明の、導体パターンを形成した後にセラミックパターンを形成し、逐次積層を行い、積層型電子部品を製造するための工程図である。
【００８０】
次に、本発明の、他の製法について、図６をもとに詳細に説明する。なお、この製法に用いるセラミックスラリ、導体ペーストおよびセラミックペースト、並びに、これらの組成物により形成されるセラミックグリーンシート３１、導体パターン３３およびセラミックパターン３５は前記した製法１において用いたものに他ならない。
【００８１】
図６（ａ）に示すように、まず、支持体５１上に複数のセラミックグリーンシート５３ａを載置して、積層セラミックコンデンサのマージン部となる所定厚みの無電極部５４ａを形成する。
【００８２】
次に、図６（ｂ）に示すように、積層されたセラミックグリーンシート５３ａの最上層の一方主面上に導体ペーストを印刷して矩形状の導体パターン５５を等間隔に離間して複数形成する。
【００８３】
この後、図６（ｃ）に示すように、この導体パターン１５の周囲に、製法１の図２のように、導体パターン５５の周縁領域５６に乗り上げ、一方では、この乗り上げ部分５８以外は、導体パターン５５の厚みによる段差を実質的に無くすようにセラミックペーストを印刷してセラミックパターン５９を形成する。
【００８４】
この場合も製法１と同様、セラミックパターン５９は、前記セラミックペーストの印刷方向に縦列配置された導体パターン５５の周縁領域５６に乗り上げた状態で形成されることが重要である。
【００８５】
ここでセラミックグリーンシート５３ａ上に形成される導体パターン５５、セラミックパターン５９は、前記した製法１において作製される導体パターン３３、セラミックパターン３５および乗り上げ部分６０と同様の形状、配置並びに厚みになるように形成される。即ち、図４に示すパターン配置となる。
【００８６】
なお、この製法においても、製法１で述べたと同様、導体パターン５５およびセラミックパターン５９を印刷する際のスクリーンにレジスト加工を施して、導体パターン５５の面内にセラミックパターン５９が入り込んだ印刷膜を形成する方法も採用できることはいうまでも無い。
【００８７】
次に、図６（ｄ）に示すように、上記のように導体パターン５５およびセラミックパターン５９が形成されたセラミックグリーンシート５３ａの上面側に、これら導体パターン５５およびセラミックパターン５９を覆うように、別のセラミックグリーンシート５３ｂを重ね合わせて、導体パターン５５およびセラミックパターン５９とセラミックグリーンシート５３ｂとを密着させる。
【００８８】
この後は、所望の積層数になるように、図６（ｂ）〜（ｄ）の工程を繰り返し、最後に、再び、セラミックグリーンシート５３ａを用いて、図６（ａ）工程において形成したと同様の厚みの無電極部５４ｂを形成して母体積層体６３を形成する。
【００８９】
なお、本発明は、上記したように、セラミックグリーンシート５３ａもしくは５３ｂを重ね合わせた後に、逐次、その上面にスクリーン印刷により導体パターン５５やセラミックパターン５９を形成していく工法である。この点、導体パターン５５やセラミックパターン５９を予め形成したセラミックグリーンシート５３ａ、５３ｂを複数準備して一括積層する工法に比較して積層時の位置ずれを含みにくいことから、形成された母体積層体６３中の導体パターン５５およびセラミックパターン５９の位置精度は印刷精度のみの位置ずれだけで済むため、積層精度が良好になり、容量ばらつきを低減できるとともに、サイドマージンやエンドマージンを小さくでき、しいては、積層セラミックコンデンサの小型化にも対応が可能となる。
【００９０】
図７は、図６の積層型電子部品の製法において、キャリアフィルムのついたセラミックグリーンシートを用い、重ね合わせ後に剥離する工程を具備する工程図である。
【００９１】
なお、本発明の製法では、図７に示すように、セラミックグリーンシート５３ａ、５３ｂは、キャリアフィルム３２が貼り合わされたものであることがよく、この場合、キャリアフィルム３２のついたセラミックグリーンシート５３ａ、５３ｂを重ね合わせた後に前記キャリアフィルム３２を剥離する。この方法によれば、セラミックグリーンシート５３ａ、５３ｂがキャリアフィルム３２によって支持されているために、導体パターン５５やセラミックパターン５９の上面側に重ね合わせた後に加圧加熱して密着させる場合においてもセラミックグリーンシート５３ａ、５３ｂの伸びや変形を抑制することもできる。また、この方法ではセラミックグリーンシート５３ａ、５３ｂ自体を吸着することがないため、セラミックグリーンシート５３ａ、５３ｂの欠陥を防止することができる。
【００９２】
図６（ｅ１）は母体積層体６３のサイドマージン側、図６（ｅ２）はエンドマージン側の断面図である。図６に示すように、この母体積層体６３を点線部Ｃで切断して積層成形体を形成した後、さらに、この積層成形体を所定の雰囲気および温度条件下で焼成して、外部導体を形成してセラミック層と内部電極層を具備する積層セラミックコンデンサを形成する。
【００９３】
さらに、この製法によれば、電子部品本体成形体並びに焼成後の電子部品本体１に発生するクラックやデラミネーションを抑制できるとともに、導体パターン５５やセラミックパターン５９の形成精度が良好になり、静電容量のばらつきを低減でき、積層数を増大しても導体パターン５５の形成精度には影響しないことから、積層型電子部品の高積層化や大型化を実現できる。
【００９４】
【実施例】
（製法１）
積層型電子部品の一つである積層セラミックコンデンサを以下のように作製した。
【００９５】
セラミックグリーンシートは、ＢａＴｉＯ３を主成分とするセラミック組成物にポリビニルブチラールなどの有機樹脂成分を添加して所定時間の混合を行ってセラミックスラリを調製し、次いで、このセラミックスラリをダイコーター法を用いてポリエステルより成る帯状のキャリアフィルム上に成膜した。厚みは２．５μｍに調整した。
【００９６】
導電性ペーストは、粒子径０．２μｍのＮｉ粉末に共材としてセラミック粉末を加え、この導体組成物に対し、エチルセルロースなどのビヒクルを添加し混練して調製した。
【００９７】
セラミックペーストは、上記のセラミックグリーンシート用のセラミックスラリの一部をＢａＴｉＯ３の粒子径がセラミックグリーンシートのセラミック粉末よりも小さく、０．１μｍになるまで粉砕し、導電ペーストと同様にペースト化して調製した。
【００９８】
次に、得られたセラミックグリーンシートの主面状に、スクリーン印刷装置を用いて、上記した導体ペーストを導体パターン状に印刷し乾燥させた。導体パターンの厚みは１．４μｍとした。また、導体パターンは、焼成後におけるセラミック層に対する内部導体の占有面積の割合が０．７になるように調整した。
【００９９】
さらに、このセラミックグリーンシート上に形成された導体パターンの周縁領域を含む周囲にスクリーン印刷によりセラミックペーストを印刷し乾燥させて、導体パターンとともにセラミックパターンが塗布形成されたセラミックグリーンシートを作製した。セラミックパターンの傾斜面はセラミックペーストの粘度とレジストの傾斜角により調整した。セラミックパターンの厚みは導体パターンの厚みと実質同一になるように形成した。
【０１００】
このとき、セラミックパターンの乗り上げ部分は表１に示す箇所に形成した。
【０１０１】
また、導体占有率の低い部分の導体占有率の変化は導体パターンへのセラミックパターンの重なり面積とセラミックペーストの塗布量により調整した。
【０１０２】
次に、このセラミックグリーンシートを２６０枚積層し、さらにその上下層にカバーセラミック層となるセラミックグリーンシートを各１０枚積層し、仮の積層成形体を形成し、次に、この仮積層成形体を温度１００℃、圧力２０ＭＰａで積層プレスを行い、導体パターンを塗布したセラミックグリーンシートおよびその上下のセラミックグリーンシートと同一材料からなるセラミックグリーンシートを積層して完全に密着させて母体積層体を得た。
【０１０３】
（製法２）
次に、前記製法２である逐次積層の工法を用いて試料を作製した。得られたセラミックグリーンシートを複数枚支持体上に載置し、その主面状に、スクリーン印刷装置を用いて、本発明の形状を有する導体パターンを印刷し、次に、この導体パターンの周縁領域を含む周囲にセラミックパターンを形成した。この場合、縦列配置して形成された矩形状の導体パターンの長辺方向にセラミックペーストを印刷した。導体パターンの厚みは、製法１と同様、１．４μｍとした。また、この場合も、セラミックパターンの傾斜面はセラミックペーストの粘度とレジストの傾斜角により調整した。セラミックパターンの厚みは導体パターンの厚みと実質同一になるように形成した。
【０１０４】
次に、この導体パターンとともに本発明のセラミックパターンが塗布形成されたセラミックグリーンシートの上面に、再び、セラミックグリーンシートを重ね合わせ、これを製法１と同積層数分だけ繰り返し静電容量を発現する層を形成した。さらにその上に、導体パターンおよびセラミックパターンが形成されていないセラミックグリーンシートを各１０枚積層し、第１回目の加圧プレスを行い母体積層体を形成した。なお、上記の工程においては、いずれもセラミックグリーンシートを重ね合わせる毎にキャリアフィルムを剥離する工法を用いた。
【０１０５】
なお、本実施例においては、内部導体の周縁領域に導体占有率の低い部分を形成する方法として、上記の方法とは別に、導体パターンおよびセラミックパターンを形成する際に、それぞれ上記のパターンとなるような印刷用スクリーンを用いて直接両パターンを形成した試料も作製した。
【０１０６】
次に、この製法１および製法２で作製した母体積層体を格子状に切断して、電子部品本体成形体を得た。この電子部品本体成形体の両端面には、導体パターンの一端が交互に露出していた。
【０１０７】
次に、この電子部品本体成形体を大気中２５０℃または０．１Ｐａの酸素／窒素雰囲気中５００℃に加熱し、脱バインダ処理を行った。
【０１０８】
さらに、脱バイ後の電子部品本体成形体に対して、１０−７Ｐａの酸素／窒素雰囲気中、１２５０℃で２時間焼成し、さらに、１０−２Ｐａの酸素窒素雰囲気中にて９００℃で４時間の再酸化処理を行い電子部品本体を得た。次いで、この電子部品本体の端面にＣｕペーストを９００℃で焼き付け、さらにＮｉ／Ｓｎメッキを施し内部導体と接続する外部電極を形成した。
【０１０９】
このようにして得られた積層セラミックコンデンサの外形寸法は、幅０．８ｍｍ、長さ１．６ｍｍであった。また内部導体に起因する段差はなく、この内部導体７は湾曲することなく平坦であった。
【０１１０】
このとき焼成後の積層セラミックコンデンサを構成するセラミック層の厚みは２μｍ、内部導体の厚みは１．２μｍであった。積層数を表１に示した。
【０１１１】
（評価）
内部導体の導体占有率は、焼成後の試料を内部導体に平行に研磨して、内部導体の中央部から、０．１ｍｍ角の任意の箇所を５個所選択して顕微鏡観察により撮影した写真から単位面積あたりの値として求めた。一方、内部導体の周縁領域における導体占有率の低い部分については、内部導体に形成した全ての箇所を上記と同様の方法で写真撮影を行い単位面積当たりの値を求めた。導体占有率の低い部分の導体占有率は表１に示した。中央部は０．９５であった。
【０１１２】
また、導体占有率の低い部分の幅の割合であるＷ１／Ｗ０も表１に示した。これも焼成後の試料を内部導体に平行に研磨したものについて測定して求めた。
【０１１３】
次に、焼成後に得られた積層セラミックコンデンサについて、５０００個の試料を４０倍の双眼顕微鏡にて観察し積層セラミックコンデンサの端面のクラックの有無を評価した。また、各５００個の試料を積層セラミックコンデンサの端面及び側面からそれぞれ研磨し、内部導体の周縁領域を含む周囲のクラックおよびデラミネーションの有無を評価した。
【０１１４】
また、上記のようにして得られた積層セラミックコンデンサを用いて、耐熱衝撃性試験をＪＩＳ規格に基づいて行った。各試料数５００個について、温度（ΔＴ＝２２５℃）および温度（ΔＴ＝２８０℃）のときのクラックが発生した試料数を評価した。
【０１１５】
また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は、積層セラミックコンデンサの積層方向に対して、Ｘ線回折法による並傾法により測定した。
【０１１６】
静電容量はＬＣＲメータ（ＨＰ−４２８４Ａ）を用いて、周波数１ｋＨｚ、電圧０．５Ｖの条件で測定した。この場合、静電容量のばらつき（ＣＶ値：標準偏差×１００／平均値）も求めた。以上の結果をまとめて表１に示した。
【０１１７】
【表１】
表１の結果から、外部電極との接続端以外の周辺領域に、この内部導体の中央部よりも導体占有率の低い部分を設けた試料Ｎｏ．２〜１０では、クラックおよびデラミネーションの発生率が、焼成後および耐熱衝撃試験後（２２５℃）で、それぞれ０個／５０００個以下、０個／５００個以下であった。また、２８０℃においても５個／５００個以下であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−５０ＭＰａ（−は圧縮方向を表す）以上であった。また、静電容量は４．７μＦ以上、静電容量のばらつきは１．５％以下であった。
【０１１９】
特に、導体占有率の低い部分を内部導体の角部に設けた試料Ｎｏ．２〜４、７〜９では、クラックおよびデラミネーションの発生率が、焼成後および耐熱衝撃試験後（２２５℃）で、それぞれ０個／５０００個以下、０個／５００個以下であった。また、２８０℃においても２個／５００個以下であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−２０ＭＰａ（−は圧縮方向を表す）以上、静電容量は４．７μＦ以上、静電容量のばらつきは１．３％以下となりさらに改善できた。
【０１２０】
特に、静電容量のばらつきについては、上記した製法２の逐次積層により作製した試料が小さかった。また、内部導体の導体占有率の低い部分を作製する方法として、セラミックパターンを導体パターンの周縁領域に乗り上げて作製した試料の方が、スクリーン印刷を用いて直接作製した試料よりもクラックやデラミネーションの発生割合が低かった。
【０１２１】
一方、外部電極との接続端以外の周辺領域に、この内部導体の中央部よりも導体占有率の低い部分を設けなかった試料Ｎｏ．１では、静電容量は４．７５μＦと高かったものの、クラックおよびデラミネーションの発生率が、焼成後で２０個／５０００個、耐熱衝撃試験後（２２５℃）で２０個／５００個、また、２８０℃においても５０個／５００個であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−３００ＭＰａ（−は圧縮方向を表す）であった。静電容量は４．７５μＦと高かったが、静電容量のばらつきが２％と大きかった。
【０１２２】
【発明の効果】
以上詳述したとおり、本発明によれば、セラミック層を薄層化して積層数を増加させた場合においても、内部導体の外部電極との接続端以外の周縁領域に、この内部導体の中央部よりも導体占有率の低い部分を設けることにより、内部導体の周縁領域においては、この内部導体の金属膜内にセラミック層が入り込み、このためセラミック層と内部導体とが積層方向に強固に密着されるとともに、内部導体中に入り込むセラミック層のために内部導体の周縁領域では中央部から端部にかけて内部導体の熱膨張係数を漸次その周縁のセラミック層に近づけた状態に形成できる。つまり、この界面部分の熱膨張係数はセラミック層と内部導体の熱膨張係数の中間の値となる。
【０１２３】
こうしてセラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分において、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを緩和できることから界面部分におけるクラックやデラミネーションを抑制することができる。
【図面の簡単な説明】
【図１】本発明の積層型電子部品の概略断面図である。
【図２】本発明の電子部品本体の内部の平面図である。
【図３】本発明の積層型電子部品を一括積層にて製造するための工程図である。
【図４】セラミックグリーンシート上の導体パターン周囲に形成された本発明のセラミックパターンを示す概略平面図である。
【図５】導体パターンに隣接して形成されたセラミックパターンの断面図である。
【図６】本発明の、導体パターンを形成した後にセラミックパターンを形成し、逐次積層を行い、積層型電子部品を製造するための工程図である。
【図７】図６の積層型電子部品の製法において、キャリアフィルムのついたセラミックグリーンシートを用い、重ね合わせ後に剥離する工程を具備する工程図である。
【符号の説明】
１ 電子部品本体
３ 外部電極
５ セラミック層
７ 内部導体
１１ 接続端
１３、３４、５６ 周縁領域
１５ 中央部
１７ 導体占有率の低い部分
１８ 非接続端
１９、３７ 角部
３１、５３ａ、５３ｂ セラミックグリーンシート
３３、５５ 導体パターン
３５、５９ セラミックパターン
３９、６３ 母体積層体
４０、６０ 乗り上げ部分[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer electronic component and a method of manufacturing the same, and more particularly, to a multilayer electronic component such as a wiring board and a multilayer ceramic capacitor in which ceramic layers and internal conductors are formed in a thin multilayer.
[0002]
[Prior art]
A multilayer ceramic capacitor, which is one of the representative products of multilayer electronic components, has a structure in which ceramic layers exhibiting dielectric properties and internal conductors are alternately laminated, and each internal conductor is sandwiched between ceramic layers. Has become.
[0003]
In recent years, there has been an increasing demand for a multilayer ceramic capacitor to have a small size and a high capacity. For this reason, ceramic layers and internal conductors have been made thinner and the number of stacked layers has been increased.
[0004]
By the way, the ceramic layer and the internal conductor constituting the multilayer ceramic capacitor as described above have a difference in the sintering temperature and the coefficient of thermal expansion. 3 When the sintering temperature is about 1300 ° C., the ceramic layer and the internal conductor are different materials, and it is difficult to obtain an adhesive strength. There is a problem that cracks and delamination (delamination) occur between the inner conductor and the inner conductor. It is known that such cracks and delaminations are further increased in a mounting process such as soldering and in a process subjected to thermal stress such as a thermal shock test.
[0005]
In order to solve such a problem, for example, according to
[0006]
[Patent Document 1]
JP-A-10-172855
[0007]
[Problems to be solved by the invention]
However, according to the method disclosed in
[0008]
In addition, in order to increase the effective area of the internal conductor in such a high-capacity multilayer ceramic capacitor, a denser metal film is required over the entire formation surface, and thus the effective area of the internal conductor will be increased. The cracks and delaminations at the above-mentioned interface due to the thermal stress caused by the difference in thermal expansion coefficient between the ceramic layer and the internal conductor became more remarkable.
[0009]
Therefore, according to the present invention, even when the number of laminations is increased by reducing the thickness of the dielectric layer, the capacitance layer in which the ceramic layers and the internal conductors are alternately laminated to exhibit the capacitance, and the periphery of the capacitance portion are provided. It is an object of the present invention to provide a multilayer electronic component capable of suppressing the occurrence of cracks and delaminations at an interface with a non-capacitance portion in which the number of formed internal conductors is smaller than the capacitance portion or not interposed at all in the stacking direction, and a method for producing the same. I do.
[0010]
[Means for Solving the Problems]
A laminated electronic component according to the present invention includes: a rectangular parallelepiped electronic component body formed by alternately laminating a substantially rectangular ceramic layer and an internal conductor; and an internal conductor provided at an end of the electronic component body. And a pair of external electrodes alternately connected to each other, wherein a peripheral area other than a connection end of the internal conductor with the external electrode has a conductor occupancy ratio higher than that of the central portion of the internal conductor. A low portion is provided. Hereinafter, the conductor occupancy in the present invention refers to the effective area of the internal conductor. For example, when the ceramic layer partially enters the internal conductor and penetrates in the thickness direction, the effective area (conductor occupancy) of the internal conductor is reduced.
[0011]
According to such a configuration, even when the number of stacked ceramic layers is increased by reducing the thickness of the ceramic layer, the conductor occupies the peripheral region other than the connection end of the internal conductor with the external electrode more than the central portion of the internal conductor. Providing the low-rate portion makes it easier for the ceramic layer to enter the metal film of the internal conductor in the peripheral region of the internal conductor. For this reason, the ceramic layer and the internal conductor are firmly adhered to each other in the laminating direction, and the thermal expansion coefficient of the internal conductor is gradually increased from the center to the end in the peripheral region of the internal conductor by the ceramic layer penetrating into the internal conductor. It can be formed close to the ceramic layer. In other words, the coefficient of thermal expansion at the interface has an intermediate value between the coefficients of thermal expansion of the ceramic layer and the internal conductor.
[0012]
For this reason, a capacitance portion in which ceramic layers and internal conductors are alternately laminated to exhibit capacitance, and a non-capacitance formed around the capacitance portion and having fewer internal conductors than the capacitance portion or not intervening in the lamination direction at all. In the interface portion with the portion, the strain caused by the difference in the thermal expansion coefficient between the ceramic layer and the internal conductor accumulated by the lamination can be reduced, so that cracks and delamination at the interface portion can be suppressed.
[0013]
In the above-mentioned multilayer electronic component, it is preferable that a portion having a low conductor occupancy of the internal conductor is provided at a corner of a non-connection end with the external electrode. In a multilayer electronic component in which a metal film serving as an internal conductor is formed almost on the entire surface of a ceramic layer, such as a multilayer ceramic capacitor, and such ceramic layers are stacked in multiple layers, the ceramic layer accumulated by the stacking and the internal Since the thermal stress due to the difference in thermal expansion coefficient from the conductor is concentrated at the peripheral region of the inner conductor, particularly at the corners, and becomes the largest, the ceramic layer enters the film surface of the inner conductor as described above and occupies the conductor. By forming a portion having a low rate, cracks and delamination can be more effectively suppressed.
[0014]
In the multilayer electronic component, it is desirable that the conductor occupancy of the portion where the conductor occupancy of the internal conductor is low is 70% or less. That is, by setting the conductor occupancy of the portion where the conductor occupancy of the internal conductor is low to 70% or less, the thermal expansion coefficient of the internal conductor can be made close to that of the ceramic layer.
[0015]
In the multilayer electronic component, it is preferable that the conductor occupancy of the internal conductor other than the portion having a low conductor occupancy is 75% or more. The laminated electronic component of the present invention can improve the peripheral portion of the internal conductor as described above to suppress defects such as cracks and delamination occurring in the component. It is preferable to increase the conductor occupancy of the portion so that the original function of the multilayer electronic component can be maximized.
[0016]
In the multilayer electronic component, when the width of the non-connection end of the internal conductor with the external electrode is W0 and the maximum width along the non-connection end of a portion where the conductor occupancy of the internal conductor is low is W1, It is desirable to satisfy the relationship of /W0≧0.01. The effect of the present invention can be obtained if the width of the portion where the conductor occupancy of the internal conductor is low is at least equal to or greater than the ratio of the width of the non-connection end where the portion is formed.
[0017]
In the multilayer electronic component, when the area of the ceramic layer is A0 and the area occupied by the internal conductor with respect to the ceramic layer is A1, it is desirable that the relationship of A1 / A0 ≧ 0.6 is satisfied. If the structure in which the conductor occupancy of the internal conductor is low is provided in the peripheral region of the internal conductor as in the present invention, even if the area occupied by the internal conductor with respect to the ceramic layer is high as described above, Cracks and delamination occurring in the multilayer electronic component can be further suppressed.
[0018]
In the multilayer electronic component, the thickness of the internal conductor is desirably 2 μm or less. In the present invention, when the thickness of the internal conductor is reduced as described above, the ceramic layer can enter the peripheral region of the internal conductor, and delamination can be suppressed by reducing the step due to the thickness.
[0019]
In the multilayer electronic component, the thickness of the ceramic layer is desirably 4 μm or less. According to the present invention, cracks and delamination can be suppressed even in a multilayer electronic component in which the thickness of the ceramic layer is small and a step due to the thickness of the internal conductor appears remarkably.
[0020]
In the multilayer electronic component, when the thickness of the ceramic layer is t1 and the thickness of the internal conductor is t2, it is desirable that the relationship of t2 / t1 ≧ 0.2 is satisfied. That is, the structure of the internal conductor of the present invention can be suitably used even when the thickness of the internal conductor is larger than the thickness of the ceramic layer.
[0021]
In the multilayer electronic component, the number of layers is desirably 100 or more. In the present invention, even when the number of layers of the ceramic layer and the internal conductor is increased and the strain due to the difference in thermal expansion coefficient between the ceramic layer and the internal conductor accumulated by the lamination is increased, the thermal Stress can be reduced, and thereby cracks and delamination can be suppressed.
[0022]
The method for manufacturing a multilayer electronic component according to the present invention is directed to a base laminate including a substantially rectangular conductor pattern and a ceramic pattern at least around the conductor pattern inside a green laminate in which a plurality of ceramic green sheets are laminated. Forming a body, forming the electronic component body molded body by cutting the mother laminate at substantially the center in the long side direction of the conductor pattern, and firing the electronic component body molded body. A method for manufacturing a laminated electronic component, wherein the ceramic pattern is formed so as to ride on a peripheral region of the conductor pattern.
[0023]
According to such a manufacturing method, in the peripheral region of the conductor pattern in the mother laminate after pressing, the ceramic pattern formed beforehand on the conductor pattern after pressing is pressed, and the ceramic pattern is formed in the conductor pattern after pressing. By entering, the adhesion between the conductor pattern and the ceramic green sheet in this region can be easily increased. Further, according to such a manufacturing method, a region in which the conductor pattern and the ceramic pattern are mixed can be easily formed, and as described above, after firing, the intermediate value of the coefficient of thermal expansion between the internal conductor and the ceramic layer can be reduced. It can easily form the part having.
[0024]
In the method of manufacturing a multilayer electronic component, it is preferable that a portion of the ceramic pattern riding on the conductor pattern is a corner of the conductor pattern. As described above, the strain due to the difference in thermal expansion coefficient between the ceramic layer and the internal conductor accumulated by the lamination is concentrated particularly at the corners of the peripheral region of the internal conductor, and since it is the largest portion, before firing, It is more preferable to form a riding portion of the ceramic pattern at a corner of the conductor pattern.
[0025]
In the manufacturing method of the laminated electronic component, when the width of the conductor pattern in the cutting direction is WG0 and the maximum width of the ceramic pattern at the corner of the conductor pattern in the same direction is WG1, WG1 / WG0 ≧ 0.01. It is desirable to satisfy the following relationship.
[0026]
By setting the proportion of the portion of the ceramic pattern riding on the conductor pattern to be at least the proportion described above, the adhesion between the conductor pattern and the ceramic green sheet can be further increased, and, after firing, the coefficient of thermal expansion In the peripheral region of the inner conductor, a portion having a thermal expansion coefficient intermediate between the inner conductor and the ceramic layer can be formed more, thereby reducing distortion caused by the difference in thermal expansion coefficient between the ceramic layer and the inner conductor accumulated by lamination. it can.
[0027]
In the manufacturing method of the multilayer electronic component, when the area of the ceramic green sheet in the molded body of the electronic component body is AG0 and the area of the conductor pattern formed on the ceramic green sheet is AG1, AG1 / AG0 ≧ 0.6 It is desirable to satisfy the following relationship. According to the present invention, as described above, even when the area occupied by the conductor pattern is increased, a multilayer electronic component capable of suppressing cracks and delamination can be easily formed.
[0028]
In the above-mentioned multilayer electronic component, the matrix laminate includes: (a) printing a conductive paste on a main surface of the ceramic green sheet to form a plurality of conductive patterns at predetermined intervals; and (b) forming the ceramic green sheet. Forming a ceramic pattern by printing a ceramic paste on at least a peripheral portion of the conductor pattern on the main surface of (c); and (c) laminating a ceramic green sheet on which the conductor pattern and the ceramic pattern are formed. It is desirable to be manufactured through. That is, since the manufacturing method of the present invention is a manufacturing method in which a conductor pattern is formed on a ceramic green sheet and then a ceramic pattern is formed on the periphery of the conductor pattern, a step due to the thickness of the conductor pattern on the ceramic green sheet is formed. The ceramic pattern can be easily formed, and by laminating such ceramic green sheets at a time, the ceramic pattern riding on the peripheral region of the conductor pattern can enter the surface of the conductor pattern, and at the same time, the ceramic pattern can be climbed. The portion can be easily made flush with the thickness of the conductor pattern.
[0029]
In the method of manufacturing a multilayer electronic component, the mother laminate is formed by (a) placing a ceramic green sheet on a support; and (b) printing a conductor paste on a main surface of the ceramic green sheet to form a conductor. Forming a plurality of patterns at predetermined intervals; (c) forming a ceramic pattern by printing a ceramic paste on at least a peripheral portion of the conductor pattern on the main surface of the ceramic green sheet; and (d). It may be manufactured by including a step of superposing another ceramic green sheet on the upper surface of the ceramic green sheet on which the conductor pattern is formed, and a step of repeating steps (e), (b) to (d). desirable.
[0030]
Further, in the present invention, by adopting the sequential laminating method as described above, the ceramic pattern riding on the peripheral area of the conductor pattern can be more easily inserted into the plane of the conductor pattern and made even.
[0031]
In the above-mentioned multilayer electronic component, it is preferable that the conductor pattern has a substantially rectangular shape in plan view, particularly a substantially rectangular shape, and that the ceramic paste be printed in a long side direction of the conductor pattern. By setting the printing direction to the long-side direction of the conductor pattern in this way, particularly, it is possible to print on the corners of the conductor pattern with high dimensional accuracy and high thickness accuracy.
[0032]
In the multilayer electronic component, it is desirable that the ends of the conductor pattern and the ceramic pattern are in contact with each other on an inclined surface. By forming an inclined surface in the peripheral region of the conductor pattern and forming the ceramic pattern on the inclined surface in a state where the ceramic pattern rides on the surface, the step due to the thickness of the conductor pattern can be gradually changed and at the same time, the ceramic in the plane of the conductor pattern can be formed. The degree of entry of the pattern can also be gradually changed.
[0033]
In the multilayer electronic component, the thickness of the ceramic pattern riding on the peripheral region of the conductor pattern is smaller than the thickness of the conductor pattern, and the conductor pattern and the ceramic pattern have substantially the same thickness except for the ceramic pattern riding on the ceramic pattern. Is desirable. By setting the thickness of the conductor pattern and the ceramic pattern in such a relationship, it is possible to eliminate a step due to the thickness of the conductor pattern on the ceramic green sheet and to reduce an excessive step due to the ceramic pattern riding on the conductor pattern. It is possible to suppress excessive deformation at the time of laminating press.
[0034]
In the method for manufacturing a laminated electronic component, it is preferable that the thickness of the conductor pattern is 2 μm or less, the thickness of the ceramic green sheet is 5 μm or less, and the number of layers is 200 or more.
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
The multilayer electronic component of the present invention is applied to, for example, a multilayer ceramic capacitor as shown in FIG.
[0036]
FIG. 1 is a schematic sectional view of the multilayer electronic component of the present invention. This multilayer ceramic capacitor is formed by forming
[0037]
The
[0038]
Further, the thickness of the
[0039]
The
[0040]
In the present invention, the ratio of the thickness t1 of the
[0041]
FIG. 2 is a plan view of the inside of the
[0042]
In the
[0043]
The conductor occupancy of the
[0044]
On the other hand, the conductor occupancy of the central portion 15 which is the
[0045]
In the
[0046]
Further, in the present invention, in terms of increasing the effective area of the
[0047]
In addition, as in the present invention, the
[0048]
An example in which the manufacturing method of the multilayer electronic component of the present invention is applied to a multilayer ceramic capacitor will be described in detail.
[0049]
(Production method 1)
FIG. 3 is a process chart for manufacturing the multilayer electronic component of the present invention by batch lamination.
[0050]
As shown in FIG. 3A, first, a ceramic
[0051]
The thickness of the ceramic
[0052]
Next, as shown in FIG. 3B, a plurality of
[0053]
Further, the thickness of the
[0054]
FIG. 4 is a schematic plan view showing the
[0055]
As shown in FIG. 4, the
[0056]
FIG. 5 is a sectional view of the
[0057]
As shown in FIG. 4, the
[0058]
Further, in the present invention, the thickness of the
[0059]
Furthermore, the ratio WG1 / when the width of the
[0060]
Furthermore, the area of the ceramic green sheet in the electronic component body molded body is AG0 (within the broken line frame), and the area of the conductor pattern formed on the ceramic green sheet is AG1 (the conductor pattern within the broken line frame, including the riding portion). In this case, the ratio AG1 / AG0 is preferably 0.6 or more, more preferably 0.65 or more, and even more preferably 0.7 or more.
[0061]
Next, as shown in FIGS. 3 (d-1) and 3 (d-2), a plurality of ceramic
[0062]
In the
[0063]
The
[0064]
The present invention can be suitably used when the number of stacked ceramic
[0065]
Referring to FIG. 4, the multilayer electronic component of the present invention is formed in such a manner that a
[0066]
At this time, it goes without saying that the lamination conditions are selected such that the ceramic
[0067]
In the present invention, in addition to the method of forming the riding
[0068]
Next, the
[0069]
Thereafter, firing is performed under a predetermined atmosphere under a temperature condition to form a multilayer ceramic capacitor.
[0070]
The method for producing the above-described ceramic laminate will be described with reference to specific examples.
[0071]
First, a ceramic slurry is applied on a
[0072]
As the ceramic slurry, for example, a mixture of ceramic powder, a binder made of polyvinyl butyral resin, and toluene and ethyl alcohol as a solvent for dissolving the binder is preferably used. As another binder, an acrylic resin may be used in terms of dispersibility with ceramic powder or a solvent, strength of the ceramic
[0073]
As the ceramic material, specifically, BaTiO 3 -MnO-MgO-Y 2 O 3 And the like can be used because such ceramic powders have reduction resistance. Further, glass powder may be added thereto.
[0074]
The conductive paste is composed of a metal particle, an organic solvent composed of a mixture of an aliphatic hydrocarbon and a higher alcohol, an organic binder composed of ethyl cellulose soluble in the organic solvent, and a poorly soluble organic solvent. And an organic binder made of an epoxy resin.
[0075]
As the metal particles contained in the conductor paste, base metal particles having an average particle size of 0.05 to 0.5 μm are used. Base metals include Ni, Co, Cu, Ag, and Pd, and Ni is preferable because the firing temperature of the metal matches the firing temperature of a general insulator and the cost is low.
[0076]
As the binder composition of the ceramic paste, both a ceramic paste having the same composition or a different composition as the conductor paste on which the
[0077]
As the ceramic powder composition used for the ceramic slurry, both the powder composition of the ceramic
[0078]
The
[0079]
(Production method 2)
FIG. 6 is a process diagram of the present invention for forming a ceramic pattern after forming a conductor pattern and sequentially performing lamination to produce a laminated electronic component.
[0080]
Next, another manufacturing method of the present invention will be described in detail with reference to FIG. The ceramic slurry, the conductive paste, the ceramic paste, and the ceramic
[0081]
As shown in FIG. 6A, first, a plurality of ceramic
[0082]
Next, as shown in FIG. 6B, a plurality of
[0083]
Thereafter, as shown in FIG. 6 (c), the conductor pattern 15 rides around the
[0084]
Also in this case, it is important that the
[0085]
Here, the
[0086]
In this manufacturing method, similarly to the
[0087]
Next, as shown in FIG. 6 (d), on the upper surface side of the ceramic
[0088]
Thereafter, the steps of FIGS. 6B to 6D are repeated so as to obtain a desired number of laminations, and finally, the layers are formed again in the step of FIG. 6A using the ceramic
[0089]
Note that, as described above, the present invention is a method in which, after the ceramic
[0090]
FIG. 7 is a process diagram including a step of using a ceramic green sheet provided with a carrier film in the method of manufacturing the laminated electronic component of FIG.
[0091]
In the manufacturing method of the present invention, as shown in FIG. 7, the ceramic
[0092]
FIG. 6E1 is a cross-sectional view on the side margin side of the mother laminate 63, and FIG. 6E2 is a cross-sectional view on the end margin side. As shown in FIG. 6, after cutting the
[0093]
Further, according to this manufacturing method, cracks and delamination occurring in the electronic component main body and the fired electronic component
[0094]
【Example】
(Production method 1)
A multilayer ceramic capacitor, which is one of multilayer electronic components, was manufactured as follows.
[0095]
The ceramic green sheet is made of BaTiO 3 A ceramic slurry is prepared by adding an organic resin component such as polyvinyl butyral to a ceramic composition containing as a main component and mixing for a predetermined time, and then, the ceramic slurry is formed into a belt-like shape made of polyester using a die coater method. A film was formed on a carrier film. The thickness was adjusted to 2.5 μm.
[0096]
The conductive paste was prepared by adding ceramic powder as a co-material to Ni powder having a particle diameter of 0.2 μm, adding a vehicle such as ethyl cellulose to the conductor composition, and kneading the mixture.
[0097]
As for the ceramic paste, a part of the ceramic slurry for the ceramic green sheet is formed of BaTiO. 3 Was ground to a particle size smaller than that of the ceramic powder of the ceramic green sheet and reduced to 0.1 μm, and was prepared in the same manner as a conductive paste.
[0098]
Next, the above-mentioned conductor paste was printed in a conductor pattern on the main surface of the obtained ceramic green sheet using a screen printing device and dried. The thickness of the conductor pattern was 1.4 μm. The conductor pattern was adjusted so that the ratio of the occupied area of the internal conductor to the ceramic layer after firing was 0.7.
[0099]
Further, a ceramic paste was printed on the periphery including the peripheral region of the conductor pattern formed on the ceramic green sheet by screen printing and dried, thereby producing a ceramic green sheet on which the ceramic pattern was applied together with the conductor pattern. The slope of the ceramic pattern was adjusted by the viscosity of the ceramic paste and the slope of the resist. The thickness of the ceramic pattern was formed to be substantially the same as the thickness of the conductor pattern.
[0100]
At this time, the riding portion of the ceramic pattern was formed at a location shown in Table 1.
[0101]
The change in the conductor occupancy in the portion where the conductor occupancy was low was adjusted by the area of the ceramic pattern overlapping the conductor pattern and the amount of ceramic paste applied.
[0102]
Next, 260 ceramic green sheets were laminated, and 10 ceramic green sheets each serving as a cover ceramic layer were laminated on the upper and lower layers to form a temporary laminated molded body. Is subjected to a laminating press at a temperature of 100 ° C. and a pressure of 20 MPa, and a ceramic green sheet coated with a conductor pattern and ceramic green sheets made of the same material as the upper and lower ceramic green sheets are laminated and brought into close contact to obtain a base laminate. Was.
[0103]
(Production method 2)
Next, a sample was prepared using the sequential laminating method which is the above-mentioned
[0104]
Next, the ceramic green sheet is again superimposed on the upper surface of the ceramic green sheet on which the ceramic pattern of the present invention is applied together with the conductor pattern, and this is repeated by the same number of layers as in the
[0105]
In the present embodiment, as a method of forming a portion having a low conductor occupancy in the peripheral region of the internal conductor, separately from the above-described method, when forming a conductor pattern and a ceramic pattern, the above-described pattern is used. A sample in which both patterns were formed directly using such a printing screen was also prepared.
[0106]
Next, the matrix laminate produced by
[0107]
Next, the electronic component main body was heated to 250 ° C. in the air or 500 ° C. in an oxygen / nitrogen atmosphere of 0.1 Pa to perform a binder removal treatment.
[0108]
Furthermore, 10% of the molded body of the electronic component after de-buying. -7 Baking at 1250 ° C. for 2 hours in an oxygen / nitrogen atmosphere of Pa, -2 A reoxidation treatment was performed at 900 ° C. for 4 hours in an oxygen-nitrogen atmosphere of Pa to obtain an electronic component body. Next, a Cu paste was baked at 900 ° C. on the end surface of the electronic component body, and further, Ni / Sn plating was performed to form external electrodes connected to internal conductors.
[0109]
The external dimensions of the multilayer ceramic capacitor thus obtained were 0.8 mm in width and 1.6 mm in length. There were no steps due to the internal conductor, and the
[0110]
At this time, the thickness of the ceramic layer constituting the laminated ceramic capacitor after firing was 2 μm, and the thickness of the internal conductor was 1.2 μm. The number of layers is shown in Table 1.
[0111]
(Evaluation)
The conductor occupancy of the internal conductor was determined by polishing the fired sample in parallel with the internal conductor, selecting five arbitrary 0.1 mm square locations from the center of the internal conductor, and photographing them by microscopic observation. It was determined as a value per unit area. On the other hand, as for the portion where the conductor occupancy is low in the peripheral region of the inner conductor, all the portions formed on the inner conductor were photographed by the same method as described above, and the value per unit area was obtained. Table 1 shows the conductor occupancy of the portion where the conductor occupancy is low. The center was 0.95.
[0112]
Table 1 also shows W1 / W0, which is the ratio of the width of the portion where the conductor occupancy is low. This was also determined by measuring a fired sample polished in parallel with the internal conductor.
[0113]
Next, with respect to the multilayer ceramic capacitor obtained after firing, 5000 samples were observed with a 40 × binocular microscope, and the presence or absence of cracks on the end face of the multilayer ceramic capacitor was evaluated. Further, each of 500 samples was polished from the end face and side face of the multilayer ceramic capacitor, and the presence or absence of cracks and delamination around the inner conductor including the peripheral area was evaluated.
[0114]
Further, using the multilayer ceramic capacitor obtained as described above, a thermal shock resistance test was performed based on JIS standards. For each of the 500 samples, the temperature (ΔT = 225 ° C.) and the number of samples in which cracks occurred at the temperature (ΔT = 280 ° C.) were evaluated.
[0115]
In addition, the internal stress in the peripheral region of the internal conductor of the multilayer ceramic capacitor was measured by a parallel tilt method based on the X-ray diffraction method with respect to the stacking direction of the multilayer ceramic capacitor.
[0116]
The capacitance was measured using an LCR meter (HP-4284A) under the conditions of a frequency of 1 kHz and a voltage of 0.5V. In this case, the variation in capacitance (CV value: standard deviation × 100 / average value) was also obtained. Table 1 summarizes the above results.
[0117]
[Table 1]
From the results in Table 1, it is found that the sample No. in which a portion having a lower conductor occupancy than the central portion of the internal conductor was provided in the peripheral region other than the connection end with the external electrode. In Nos. 2 to 10, cracks and delaminations were 0/5000 or less and 0/500 or less after firing and after the thermal shock test (225 ° C.), respectively. Also, at 280 ° C., the number was 5/500 or less. Further, the internal stress of the peripheral region of the internal conductor of the multilayer ceramic capacitor was -50 MPa (-represents a compression direction) or more. The capacitance was 4.7 μF or more, and the variation in capacitance was 1.5% or less.
[0119]
In particular, the sample No. in which the portion having a low conductor occupancy was provided at the corner of the internal conductor. In Nos. 2 to 4 and 7 to 9, cracks and delaminations were 0/5000 or less and 0/500 or less after firing and after the thermal shock test (225 ° C), respectively. Also, at 280 ° C., the ratio was 2/500 or less. Further, the internal stress of the peripheral region of the internal conductor of the multilayer ceramic capacitor is -20 MPa (-indicates a compression direction) or more, the capacitance is 4.7 μF or more, and the variation of the capacitance is 1.3% or less, which is further improved. did it.
[0120]
In particular, regarding the variation in the capacitance, the sample manufactured by the sequential lamination of the above-mentioned
[0121]
On the other hand, in the sample No. in which a portion having a lower conductor occupancy than the central portion of the internal conductor was not provided in a peripheral region other than the connection end with the external electrode. In Example 1, although the capacitance was as high as 4.75 μF, the rate of occurrence of cracks and delaminations was 20/5000 after firing, 20/500 after the thermal shock test (225 ° C.), and Even at 280 ° C., the number was 50/500. The internal stress in the peripheral region of the internal conductor of the multilayer ceramic capacitor was -300 MPa (-represents a compression direction). The capacitance was as high as 4.75 μF, but the variation in capacitance was as large as 2%.
[0122]
【The invention's effect】
As described in detail above, according to the present invention, even when the number of laminations is increased by making the ceramic layer thinner, the central portion of the inner conductor is provided in the peripheral region other than the connection end of the inner conductor with the external electrode. By providing a portion having a lower conductor occupancy ratio, in the peripheral region of the inner conductor, the ceramic layer enters the metal film of the inner conductor, so that the ceramic layer and the inner conductor are firmly adhered in the laminating direction. In addition, due to the ceramic layer entering the internal conductor, the thermal expansion coefficient of the internal conductor in the peripheral region of the internal conductor from the central portion to the end portion can be formed so as to gradually approach the peripheral ceramic layer. In other words, the coefficient of thermal expansion at the interface has an intermediate value between the coefficients of thermal expansion of the ceramic layer and the internal conductor.
[0123]
In this way, a capacitance portion in which the ceramic layers and the internal conductors are alternately laminated to exhibit capacitance, and a non-capacitance portion formed around the capacitance portion and having fewer internal conductors than the capacitance portion or not interposed at all in the laminating direction. At the interface with the ceramic layer and the internal conductor, the strain caused by the difference in thermal expansion coefficient between the ceramic layer and the internal conductor can be reduced, so that cracks and delamination at the interface can be suppressed.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a multilayer electronic component of the present invention.
FIG. 2 is a plan view of the inside of the electronic component body of the present invention.
FIG. 3 is a process chart for manufacturing the multilayer electronic component of the present invention by batch lamination.
FIG. 4 is a schematic plan view showing a ceramic pattern of the present invention formed around a conductor pattern on a ceramic green sheet.
FIG. 5 is a cross-sectional view of a ceramic pattern formed adjacent to a conductor pattern.
FIG. 6 is a process diagram of the present invention for forming a ceramic pattern after forming a conductor pattern, sequentially performing lamination, and manufacturing a laminated electronic component.
FIG. 7 is a process diagram including a step of peeling after superposition using a ceramic green sheet with a carrier film in the method of manufacturing the laminated electronic component of FIG.
[Explanation of symbols]
1 Electronic component body
3 External electrodes
5 ceramic layer
7 inner conductor
11 Connection end
13, 34, 56 Peripheral area
15 Central part
17 Low conductor occupancy
18 Non-connection end
19, 37 corner
31, 53a, 53b Ceramic green sheet
33, 55 conductor pattern
35, 59 Ceramic pattern
39, 63 Matrix laminate
40, 60 riding part
Claims (22)
（ａ）セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、
（ｂ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、
（ｃ）前記導体パターンおよび前記セラミックパターンが形成されたセラミックグリーンシートを積層する工程とを経て作製されることを特徴とする請求項１１乃至１４のうちいずれか記載の積層型電子部品の製法。The mother laminate is
(A) printing a conductive paste on the main surface of the ceramic green sheet to form a plurality of conductive patterns at predetermined intervals;
(B) printing a ceramic paste on at least a peripheral portion of the conductor pattern on a main surface of the ceramic green sheet to form a ceramic pattern;
15. The method of manufacturing a multilayer electronic component according to claim 11, wherein the method is performed through: (c) laminating a ceramic green sheet on which the conductor pattern and the ceramic pattern are formed.
（ａ）支持体上にセラミックグリーンシートを載置する工程と、
（ｂ）該セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、
（ｃ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、
（ｄ）前記導体パターンが形成された前記セラミックグリーンシートの上面に、別のセラミックグリーンシートを重ね合わせる工程と、
（ｅ）（ｂ）乃至（ｄ）工程を繰り返す工程とを具備して作製されることを特徴とする請求項１１乃至１５のうちいずれか記載の積層型電子部品の製法。The mother laminate is
(A) placing a ceramic green sheet on a support;
(B) printing a conductive paste on the main surface of the ceramic green sheet to form a plurality of conductive patterns at predetermined intervals;
(C) printing a ceramic paste on at least a peripheral portion of the conductor pattern on a main surface of the ceramic green sheet to form a ceramic pattern;
(D) superposing another ceramic green sheet on the upper surface of the ceramic green sheet on which the conductor pattern is formed;
16. The method for manufacturing a multilayer electronic component according to claim 11, wherein the manufacturing method includes: (e) repeating steps (b) to (d).
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| JPWO2018030194A1 (en) * | 2016-08-10 | 2019-06-06 | 株式会社村田製作所 | Ceramic electronic parts |
| US11051398B2 (en) | 2016-08-10 | 2021-06-29 | Murata Manufacturing Co., Ltd. | Ceramic electronic component |
| CN109565941B (en) * | 2016-08-10 | 2021-07-20 | 株式会社村田制作所 | Ceramic electronic component |
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| JP7307547B2 (en) | 2019-02-15 | 2023-07-12 | 太陽誘電株式会社 | Laminated ceramic electronic components and circuit boards |
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| KR102656517B1 (en) * | 2020-11-06 | 2024-04-12 | 가부시키가이샤 무라타 세이사쿠쇼 | Method of manufacturing multilayer ceramic capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4359914B2 (en) | 2009-11-11 |
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Legal Events
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|
| A977 | Report on retrieval |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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