JP2004356333A - 積層型電子部品およびその製法 - Google Patents
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Abstract
【課題】誘電体層を薄層化して積層数を増加した場合にも、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分におけるクラックやデラミネーションの発生を抑制できる積層型電子部品およびその製法を提供する。
【解決手段】セラミック層５と内部導体７とを交互に積層してなる直方体状の電子部品本体１において、内部導体７の外部電極３との接続端１１以外の周縁領域１３に、該内部導体７の中央部１５よりも導体占有率の低い部分１７を設けた。
【選択図】図１
【解決手段】セラミック層５と内部導体７とを交互に積層してなる直方体状の電子部品本体１において、内部導体７の外部電極３との接続端１１以外の周縁領域１３に、該内部導体７の中央部１５よりも導体占有率の低い部分１７を設けた。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、積層型電子部品およびその製法に関し、特に、配線基板や積層セラミックコンデンサのようにセラミック層および内部導体が薄層多層化された積層型電子部品およびその製法に関するものである。
【０００２】
【従来技術】
積層型電子部品の代表的な製品の一つである積層セラミックコンデンサは、誘電性を示すセラミック層と内部導体とが交互に積層され、各内部導体がセラミック層によって各々挟持されるような構造になっている。
【０００３】
近年、積層セラミックコンデンサは、小型、高容量化の要求が高まり、このためセラミック層および内部導体の薄層化と積層数の増加が図られている。
【０００４】
ところで、上記のような積層セラミックコンデンサを構成するセラミック層と内部導体は、その焼結温度及び熱膨張係数に差があり、また、セラミック層がＢａＴｉＯ３を主成分とするものである場合、焼結温度である１３００℃前後では、セラミック層と内部導体とは異種材料でもあり密着強度が得られにくいことから、焼成後の電子部品本体にはセラミック層と内部導体との間にクラックやデラミネーション（層間剥離）が発生するという問題があった。そして、このようなクラックやデラミネーションはハンダ付けなどの実装工程や耐熱衝撃試験などの熱的ストレスを受ける工程においてさらに増加することが知られている。
【０００５】
このような問題に対して、例えば、下記の特許文献１よれば、導体ペースト中にセラミック層と略同質の未焼成のセラミック粉末（共材）を添加することにより、内部導体の熱膨張係数をセラミック層に近づけて、しかも、この内部導体を介して隣合うセラミック層同士をこの共材により連結することにより、これらの欠陥の発生の防止が図られている。
【０００６】
【特許文献１】
特開平１０−１７２８５５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示した方法では、セラミック層と内部導体との積層面におけるクラックやデラミネーションは抑制できても、セラミック層をさらに薄層化して積層数を増加させた場合、セラミック層と内部導体との境界の数が増加することから、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分では積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが大きくなり、このため、この界面部分におけるクラックやデラミネーションを抑制することが未だ困難であった。
【０００８】
しかも、このような高容量の積層セラミックコンデンサでは内部導体の有効面積を高めるために、その形成面全体にわたって、より緻密な金属膜が求められており、このように内部導体の有効面積を高めようとすればするほど、セラミック層と内部導体との熱膨張係数差に起因する熱応力による上記の界面部分におけるクラックやデラミネーションは顕著なものとなっていた。
【０００９】
従って、本発明は、誘電体層を薄層化して積層数を増加した場合にも、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分におけるクラックやデラミネーションの発生を抑制できる積層型電子部品およびその製法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の積層型電子部品は、それぞれ略矩形状のセラミック層と内部導体とを交互に積層してなる直方体状の電子部品本体と、該電子部品本体の端部にそれぞれ設けられ、前記内部導体と交互に接続する一対の外部電極とを具備する積層型電子部品であって、前記内部導体の前記外部電極との接続端以外の周縁領域に、該内部導体の中央部よりも導体占有率の低い部分を設けたことを特徴とする。以下、本発明における導体占有率とは、内部導体の有効面積のことをいう。例えば、内部導体内にセラミック層が一部入り込み、厚み方向に貫通したときは内部導体の有効面積（導体占有率）が小さくなる。
【００１１】
このような構成によれば、セラミック層を薄層化して積層数を増加させた場合においても、内部導体の外部電極との接続端以外の周縁領域に、この内部導体の中央部よりも導体占有率の低い部分を設けることにより、内部導体の周縁領域においては、この内部導体の金属膜内にセラミック層が入り込みやすくなる。このためセラミック層と内部導体とが積層方向に強固に密着され、さらには内部導体中に入り込むセラミック層により内部導体の周縁領域では中央部から端部にかけて内部導体の熱膨張係数を漸次その周縁のセラミック層に近づけた状態に形成できる。つまり、この界面部分の熱膨張係数はセラミック層および内部導体の熱膨張係数の中間の値となる。
【００１２】
このためセラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分において、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを緩和できることから界面部分におけるクラックやデラミネーションを抑制することができる。
【００１３】
上記積層型電子部品では、内部導体の導体占有率の低い部分が、外部電極との非接続端の角部に設けられていることが望ましい。積層セラミックコンデンサのように、セラミック層のほぼ全面に内部導体となる金属膜が形成され、しかもこのようなセラミック層が多層積層されるような積層型電子部品では、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する熱応力が内部導体の周縁領域の特に角部に集中し最も大きくなることから、上記のような内部導体の膜面内にセラミック層が入り込み、その導体占有率を低くした部分を形成することにより、さらに効果的にクラックやデラミネーションを抑制できる。
【００１４】
上記積層型電子部品では、内部導体の導体占有率の低い部分の導体占有率が７０％以下であることが望ましい。つまり、内部導体の導体占有率の低い部分の導体占有率を７０％以下とすることで、内部導体の熱膨張係数をセラミック層のそれに近づけることができる。
【００１５】
上記積層型電子部品では、導体占有率の低い部分以外の内部導体の導体占有率が７５％以上であることが望ましい。本発明の積層型電子部品は、上記のように内部導体の周縁部の改良によって、この部品に発生するクラックやデラミネーションなどの欠陥を抑制できるものである分、一方側の内部導体の主要な部分は積層型電子部品本来の機能を最大限に発現できるように、その導体占有率をより大きくすることが好ましい。
【００１６】
上記積層型電子部品では、内部導体の外部電極との非接続端の幅をＷ０、前記内部導体の導体占有率の低い部分の前記非接続端に沿った最大幅をＷ１としたときに、Ｗ１／Ｗ０≧０．０１の関係を満足することが望ましい。内部導体の導体占有率の低い部分の幅を、その部分が形成されている非接続端の幅に対して、少なくとも上記比率以上であれば本発明の効果を得ることができる。
【００１７】
上記積層型電子部品では、セラミック層の面積をＡ０、前記セラミック層に対する内部導体の占有面積をＡ１とした時に、Ａ１／Ａ０≧０．６の関係を満足することが望ましい。本発明のように内部導体の周縁領域に、この内部導体の導体占有率の低い部分を設けた構造であれば、セラミック層に対する内部導体の占有面積が上記のように高い場合であっても、積層型電子部品に発生するクラックやデラミネーションをさらに抑制できる。
【００１８】
上記積層型電子部品では、内部導体の厚みが２μｍ以下であることが望ましい。本発明において内部導体の厚みをこのように薄層化すると、内部導体の周縁領域にセラミック層を入り込ませることができ、かつ厚みによる段差を低減することによりデラミネーションを抑制できる。
【００１９】
上記積層型電子部品では、セラミック層の厚みが４μｍ以下であることが望ましい。本発明によればセラミック層の厚みが薄く内部導体の厚みによる段差が顕著に現れるような積層型電子部品であってもクラックやデラミネーションを抑制できる。
【００２０】
上記積層型電子部品では、セラミック層の厚みをｔ１、内部導体の厚みをｔ２としたときに、ｔ２／ｔ１≧０．２の関係を満足することが望ましい。つまり、本発明の内部導体の構造はセラミック層の厚みに対する内部導体の厚みが大きい場合であっても好適に用いることができる。
【００２１】
上記積層型電子部品では、積層数が１００層以上であることが望ましい。そして、本発明では、セラミック層と内部導体の積層数が多くなり、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが大きくなるような場合であっても、その熱応力を低減でき、これによりクラックやデラミネーションを抑制できる。
【００２２】
本発明の積層型電子部品の製法は、セラミックグリーンシートが複数積層されたグリーン積層体の内部に、略長方形状の導体パターンと該導体パターンの少なくとも周囲にセラミックパターンとを具備してなる母体積層体を形成する工程と、該母体積層体を前記導体パターンの長辺方向の略中央で切断して電子部品本体成形体を形成する工程と、該電子部品本体成形体を焼成する工程とを具備する積層型電子部品の製法であって、前記セラミックパターンを前記導体パターンの周縁領域に乗り上げた状態で形成したことを特徴とする。
【００２３】
このような製法によれば、プレス後の母体積層体における導体パターンの周縁領域は、予め導体パターン上に乗り上げた状態で形成されていたセラミックパターンがプレス後において、この導体パターン内にセラミックパターンが入り込むことにより、この領域における導体パターンとセラミックグリーンシートとの密着力を容易に高めることができる。また、このような製法によれば、導体パターンとセラミックパターンとが混在した領域を容易に形成でき、上記したように、焼成後においては内部導体とセラミック層との熱膨張係数の中間の値を有する部分を容易に形成できる。
【００２４】
上記積層型電子部品の製法では、セラミックパターンの導体パターン上への乗り上げ部分が前記導体パターンの角部であることが望ましい。前記したように、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが内部導体の周縁領域の特に角部に集中し、最も大きくなる部分であることから、焼成前の導体パターンの角部にセラミックパターンの乗り上げ部分を形成することがより好ましい。
【００２５】
上記積層型電子部品の製法では、導体パターンの切断方向の幅をＷＧ０、前記導体パターンの同方向の角部におけるセラミックパターンの重なった最大幅をＷＧ１としたときに、ＷＧ１／ＷＧ０≧０．０１の関係を満足することが望ましい。
【００２６】
導体パターン上へのセラミックパターンの乗り上げ部分の割合を少なくとも上記の割合以上とすることにより、導体パターンとセラミックグリーンシートとの密着力をより高めることができ、また、焼成後においては、熱膨張係数に関して内部導体とセラミック層との中間の熱膨張係数を有する部分を内部導体の周縁領域に多く形成でき、これにより積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを低減できる。
【００２７】
上記積層型電子部品の製法では、電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１としたときに、ＡＧ１／ＡＧ０≧０．６の関係を満足することが望ましい。本発明によれば、上記したように、導体パターンの占有面積を大きくしてもクラックやデラミネーションを抑制できる積層型電子部品を容易に形成できる。
【００２８】
上記積層型電子部品では、母体積層体が、（ａ）セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、（ｂ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、（ｃ）前記導体パターンおよび前記セラミックパターンが形成されたセラミックグリーンシートを積層する工程とを経て作製されることが望ましい。即ち、本発明の製法は、セラミックグリーンシート上に導体パターンを形成し、次いで、この導体パターンの周縁部にセラミックパターンを形成する製法であるために、セラミックグリーンシート上における導体パターンの厚みによる段差を容易に形成できるとともに、このようなセラミックグリーンシートを一括で積層することにより、導体パターンの周縁領域に乗り上げたセラミックパターンを導体パターンの面内に入り込ませることができると同時に、セラミックパターンの乗り上げ部分を導体パターン厚みと面一に容易にできる。
【００２９】
上記積層型電子部品の製法では、母体積層体が、（ａ）支持体上にセラミックグリーンシートを載置する工程と、（ｂ）該セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、（ｃ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、（ｄ）前記導体パターンが形成された前記セラミックグリーンシートの上面に、別のセラミックグリーンシートを重ね合わせる工程と、（ｅ）（ｂ）乃至（ｄ）工程を繰り返す工程とを具備して作製されることが望ましい。
【００３０】
また、本発明では、上記のように逐次積層の工法を採用することにより、導体パターンの周縁領域に乗り上げたセラミックパターンを導体パターンの面内への入り込みおよび面一化がさらに容易となる。
【００３１】
上記積層型電子部品では、導体パターンが平面的に見て略矩形状、特に略長方形状であり、セラミックペーストを前記導体パターンの長辺方向に向かって印刷することが望ましい。印刷方向をこのように導体パターンの長辺方向とすることにより、特に、導体パターン角部への乗り上げを高い寸法精度および高い厚み精度で印刷できる。
【００３２】
上記積層型電子部品では、導体パターンおよびセラミックパターンの端部が傾斜面で接していることが望ましい。導体パターンの周縁領域に傾斜面を形成し、この傾斜面に対してセラミックパターンを乗り上げた状態で形成すると導体パターンの厚みによる段差を漸次変化させることができると同時に導体パターンの面内へのセラミックパターンの入り込み度合いも漸次変化させることができる。
【００３３】
上記積層型電子部品では、導体パターンの周縁領域に乗り上げたセラミックパターンの厚みは導体パターンの厚みよりも薄く、かつ前記乗り上げたセラミックパターン以外は前記導体パターンとセラミックパターンとは実質同一厚みであることが望ましい。導体パターンとセラミックパターンのそれぞれの厚みをこのような関係にすることでセラミックグリーンシート上の導体パターンの厚みによる段差を無くすことができるとともに、導体パターン上へ乗り上げたセラミックパターンによる過度の段差を小さくすることができ積層プレス時の過度の変形を抑制できる。
【００３４】
上記積層型電子部品の製法では、導体パターンの厚みが２μｍ以下、また、セラミックグリーンシートの厚みは５μｍ以下で、さらに、積層数が２００層以上であることが好ましい。
【００３５】
【発明の実施の形態】
本発明の積層型電子部品は、例えば、図１に示すような積層セラミックコンデンサに適用される。
【００３６】
図１は、本発明の積層型電子部品の概略断面図である。この積層セラミックコンデンサは電子部品本体１の両端部に外部電極３を形成して構成されている。電子部品本体１は、セラミック層５と内部導体７を交互に積層してなり、その積層方向の両面に、セラミック層５と同一材料からなるカバーセラミック層９が形成されている。
【００３７】
セラミック層５およびカバーセラミック層９は、シート状のセラミック焼結体からなり、例えば、ＢａＴｉＯ３を主成分とするセラミックグリーンシートを焼成して形成した磁器からなる。
【００３８】
また、セラミック層５の厚みは４μｍ以下、特に、３μｍ以下、さらには２μｍ以下であることが、積層セラミックコンデンサの静電容量を高めるという点で望ましく、下限の厚みとしては、０．５μｍ以上、特に、０．７μｍ以上とすることが、セラミック層５の絶縁性を確保するという点で好ましい。
【００３９】
内部導体７は導体ペーストの膜を焼結させた金属膜からなり、導体ペーストとしては、例えば、Ｎｉ、Ｃｏ、Ｃｕ等の卑金属が使用されている。この内部導体７は、このように卑金属を主成分とし略矩形状、特に略長方形状の金属膜であり、上から第１層目、第３層目、第５層目・・・の奇数層の内部導体は、その一端が積層体本体１の一方端面に露出しており、上から第２層目、第４層目、第６層目・・・の内部導体７は、その一端が電子部品本体１の他方端面に露出している。尚、外部電極３と内部導体７は必ずしも同一材料から構成される必要はない。
【００４０】
そして、本発明では、セラミック層５の厚みｔ１と内部導体７の厚みｔ２との比、ｔ２／ｔ１が０．５以上、特に、０．６以上であり、これらの積層数が１００層以上、特に、３００層以上、さらには、４００層以上と、内部導体７による段差の累積が顕著になるような場合に好適に用いることができる。
【００４１】
図２は、電子部品本体１の内部の平面図である。本発明の積層型電子部品を構成する内部導体７は、外部電極３との接続端１１以外の周縁領域１３に、この内部導体７の中央部１５よりも導体占有率の低い部分１７を設けたことが重要である。つまり、本発明では、内部導体７の面内における中央部１５よりも周縁領域１３側に不連続な部分が多いことを特徴とするものである。
【００４２】
そして、内部導体７の面内における周縁領域１３のうちサイドマージン部側よりも、特に、この内部導体７の導体占有率の低い部分１７が外部電極３との非接続端の角部１９に設けられていることが望ましい。
【００４３】
また、内部導体７の導体占有率の低い部分１７の導体占有率は、内部導体７による静電容量を確保しつつセラミック層５との熱膨張係数差を段階的に変化させるという理由から、７０％以下、特に、６０％以下、さらには、５０％以下であることが好ましく、下限値としては、３０％以上、特に、４０％以上であることがより好ましい。さらに本発明では、内部導体７とセラミック層５との間での導体占有率の変化が漸次変化して形成されていることが望ましい。
【００４４】
一方、導体占有率の低い部分１７以外の内部導体７である中央部１５の導体占有率は、静電容量を発現するための内部導体７として７５％以上、特に、８０％以上であることがより望ましい。
【００４５】
また、本発明における内部導体７では、内部導体７の外部電極３との非接続端２１の幅をＷ０、この内部導体７の導体占有率の低い部分１７の前記非接続端２１に沿った最大幅をＷ１（図２では、Ｗ１ａ＋Ｗ１ｂ＝Ｗ１）としたときの比Ｗ１／Ｗ０は、内部導体７の有効面積を高く維持しつつ、この内部導体７の周縁領域におけるセラミック層５との密着力を高くするという理由から、０．０１以上、特に、０．０５以上、さらには、０．０８以上であることがより望ましい。
【００４６】
また、本発明では、内部導体７の有効面積を高めるという点で、この内部導体７は、セラミック層５の面積をＡ０、前記セラミック層５に対する内部導体７の占有面積をＡ１とした時の比率Ａ１／Ａ０が、０．６以上、特に、０．６５以上、さらには、０．７以上であることがより望ましい。
【００４７】
なお、本発明のように、内部導体７の周縁領域にセラミック層５を入り込ませて導体占有率の低い部分１７を形成するとともに、段差を抑制するという理由から、内部導体７の厚みは２μｍ以下、特に、１μｍ以下であることが望ましい。
【００４８】
本発明の積層型電子部品の製法を積層セラミックコンデンサに適用した例について詳細に説明する。
【００４９】
（製法１）
図３は、本発明の積層型電子部品を一括積層にて製造するための工程図である。
【００５０】
積層セラミックコンデンサを構成するセラミックグリーンシート３１を、図３（ａ）に示すように、まず、キャリアフィルム３２上にセラミックスラリを塗布して形成する。
【００５１】
このセラミックグリーンシート３１の厚みは積層セラミックコンデンサの小型および高容量化という理由から、５μｍ以下、特に４μｍ以下、さらには３μｍ以下が望ましい。
【００５２】
次に、図３（ｂ）に示すように、このセラミックグリーンシート３１の一方主面上に導体ペーストを印刷して導体パターン３３を所定間隔をおいて複数形成する。
【００５３】
また、導体パターン３３の厚みは、本発明の製法におけるセラミックペーストの印刷時の乗り上げやすさのために、また、厚みによる段差を低減するという理由から、その厚みは２μｍ以下、特に、１．５μｍ以下であることがより望ましい。この後、図３（ｃ）に示すように、この導体パターン３３の周囲に、この導体パターン３３の厚みによる段差を実質的に無くすようにセラミックペーストを印刷してセラミックパターン３５を形成する。
【００５４】
図４は、セラミックグリーンシート３１上の導体パターン３３周囲に形成された本発明のセラミックパターン３５を示す概略平面図である。
【００５５】
導体パターン３３は、図４に示すように、その形状は平面的に見て略矩形状、特に略長方形状であり、しかも長辺方向に縦列配置されていることが好ましい。
【００５６】
図５は導体パターン３３に隣接して形成されたセラミックパターン３５の断面図である。この導体パターン３３の周縁領域３４は、この導体パターン３３の周縁領域３４にセラミックパターンを入り込ませることが容易となるという理由から傾斜面を有していることが好ましい。
【００５７】
セラミックパターン３５の印刷は、図４に示すように、略長方形状の導体パターン３３の長辺方向に向かって走査されるものである（図４中の矢印）。この場合、セラミックパターン３５は、導体パターン３３の周縁領域３４に乗り上げた状態で形成されることが重要であり、特に、セラミックパターン３５の導体パターン３３上への乗り上げ部分が導体パターン３３の角部３７であることが望ましい。
【００５８】
また、本発明では導体パターン３３およびセラミックパターン３５の厚みによる段差を低減するという理由から、導体パターン３３の周縁領域３４に乗り上げたセラミックパターン３５の厚みは導体パターン３３の厚みよりも薄くかつ前記乗り上げたセラミックパターン３５以外は前記導体パターン３３とセラミックパターン３５とは実質同一厚みであることが好ましい。
【００５９】
さらには導体パターン３３の切断方向の幅をＷＧ０、前記導体パターン３３の同方向の角部３７におけるセラミックパターン３５の重なった最大幅をＷＧ１（図では、ＷＧ１ａ＋ＷＧ１ｂ＝ＷＧ１）としたときの比率ＷＧ１／ＷＧ０は０．０１以上、特に、０．０５以上、さらには、０．１以上であることがより望ましい。
【００６０】
さらには、電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０（破線枠内）、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１（破線枠内の導体パターン、乗り上げ部分も含む）としたときの比率ＡＧ１／ＡＧ０は０．６以上、特に、０．６５以上、さらには０．７以上であることがより望ましい。
【００６１】
次に、図３（ｄ−１）、（ｄ−２）に示すように、導体パターン３３およびセラミックパターン３５を形成したセラミックグリーンシート３１を複数積層し、さらにその上下面側に導体パターン３３およびセラミックパターン３５を塗布していないセラミックグリーンシート３１を所定枚数重ねて、加圧加熱を行って母体積層体３９を作製する。
【００６２】
この母体積層体３９は、セラミックグリーンシート３１間に、本発明の略長方形状の導体パターン３３が孤立して複数介在し、また、その導体パターン３３に一部重なり、残りは隣接してセラミックパターン３５が形成されている。
【００６３】
また、導体パターン３３は、エンドマージン側辺３３ａが積層方向に対して一層毎に交互にずれるように形成されている。即ち、セラミックグリーンシート３１を介して対向配置される導体パターン３３は、エンドマージン側辺３３ａがずれており、積層方向に見ると、エンドマージン側辺３３ａが交互にずれている。尚、図３（ｄ−１）はサイドマージン側辺３３ｂを、図３（ｄ−２）はエンドマージン側辺３３ａを分割する断面図である。
【００６４】
導体パターン３３およびセラミックパターン３５が形成されたセラミックグリーンシート３１の積層数は、脱気性の影響が大きくなる１００層以上の場合に本発明は好適に用いられる。
【００６５】
図４によって説明すると、本発明の積層型電子部品はセラミックグリーンシート３１上に形成した導体パターン３３の周縁領域３４にセラミックパターン３５を乗り上げた状態で形成し、このようなセラミックグリーンシート３１を複数枚積層し、加熱加圧して形成されるものであるが、この場合、導体パターン３５の周縁領域３４上のセラミックパターン３５の高さ方向の余分な乗り上げ部分４０のために、加熱加圧した際に、セラミックパターン３５の乗り上げ部分４０に局部的な圧力が印加され、それに伴ってセラミックパターン３５の乗り上げ部分４０の下層側にある導体パターン３３の周縁領域３４は加圧方向に対して垂直方向に伸びる。このことから、より薄層化された導体パターン３３はせん断され不連続となり、こうして不連続となった導体パターン３３の面内にセラミックパターン３５が入り込むのである。このように、本発明では、導体パターン３３上にセラミックパターン３５を乗り上げさせて形成するものであるが、この乗り上げ部分４０が導体パターン３３の周縁領域３６あるいは特に角部３７としていることから導体パターン３３にさほど変形として影響の少ない領域であるために積層後の母体積層体３９並びに切断後の電子部品本体成形体の変形を抑制できるとともに焼成後における積層型電子部品のデラミネーションやクラックを防止できる。
【００６６】
このときセラミックグリーンシート３１、導体パターン３５およびセラミックパターン３５は強固に密着する程度の積層条件が選択されることはいうまでもない。
【００６７】
なお、本発明では、上述した方法のように導体パターン３３の一部にセラミックパターン３５の乗り上げ部分４０を形成する方法以外に、導体パターン３３およびセラミックパターン３５を印刷する際のスクリーンにレジスト加工を施して、導体パターン３３の面内にセラミックパターン３５が入り込んだ印刷膜を形成する方法も採用できる。
【００６８】
次に、この母体積層体３９を所定個所で切断して積層体成形体を作製する。この積層成形体の対向する側面には、導体パターン３３のエンドマージン側辺３３ａが交互に積層方向に一層毎に露出している。
【００６９】
この後、所定の雰囲気下、温度条件で焼成して積層セラミックコンデンサが形成される。
【００７０】
以上のようなセラミック積層体の製法について具体的な例を挙げて説明する。
【００７１】
まず、キャリアフィルム３２上にセラミックスラリを塗布し、スリップキャスト法によりセラミックグリーンシート３１が形成される。ここで用いるキャリアフィルム３２として、例えば、ＰＥＴフィルムからなるキャリアフィルム３２が用いられ、薄層化したセラミックグリーンシート３１の剥離性を良くするために、その表面にシリコン樹脂をコーティングして離型処理されていることが望ましい。
【００７２】
また、セラミックスラリは、例えば、セラミック粉末と、ポリビニルブチラール樹脂からなるバインダと、このバインダを溶解する溶媒として、トルエンとエチルアルコールとを混合したものが好適に用いられる。その他のバインダとしては、セラミック粉末や溶媒との分散性、セラミックグリーンシート３１の強度、脱バインダ性の点でアクリル樹脂を用いることもできる。
【００７３】
セラミック材料としては、具体的には、ＢａＴｉＯ３−ＭｎＯ−ＭｇＯ−Ｙ２Ｏ３等のセラミック粉末が耐還元性を有するという理由から使用可能である。また、これにガラス粉末を加えてもよい。
【００７４】
この導体ペーストは、金属粒子と、脂肪族炭化水素と高級アルコールとの混合物からなる有機溶剤と、この有機溶剤に対して可溶性のエチルセルロースからなる有機粘結剤と、該有機溶剤に難溶解性のエポキシ樹脂からなる有機粘結剤とを含有するものである。
【００７５】
導体ペースト中に含まれる金属粒子としては、平均粒径０．０５〜０．５μｍの卑金属粒子が用いられる。卑金属としては、Ｎｉ、Ｃｏ、Ｃｕ、Ａｇ、Ｐｄがあり、金属の焼成温度が一般の絶縁体の焼成温度と一致する点、およびコストが安いという点からＮｉが望ましい。
【００７６】
また、セラミックペーストのバインダ組成は、導体パターン３を形成した導体ペーストと同組成もしくは異なる組成のセラミックペーストの両方を適用できるが、特に、導体ペーストの印刷と同じ条件を採用できることおよびセラミックグリーンシート３１の表面からの粘結剤の揮発速度を一致させるという理由から、セラミックペーストは導体ペーストと同じ組成であることが望ましい。
【００７７】
また、このセラミックスラリに用いるセラミック粉末組成は、セラミックグリーンシート３１の粉末組成もしくは異なる粉末組成のセラミックペーストの両方を適用できるが、セラミックグリーンシート３１とセラミックパターン３５との密着性を高め、焼成収縮率を合致させるという理由から、セラミックペーストはセラミックグリーンシート３１を形成するセラミックスラリと同じ粉末組成であることが望ましい。
【００７８】
本発明におけるセラミックパターン３５は、セラミックグリーンシート３１を構成するセラミック粉末よりも平均粒径の小さなセラミック粉末により構成されることが望ましい。これにより、導体パターン３３の周囲のセラミック層５の焼結時の収縮率を高めることができ、内部導体７に対する圧縮応力を高め内部応力を高めることができ、クラックやデラミネーションをさらに抑制できる。
【００７９】
（製法２）
図６は、本発明の、導体パターンを形成した後にセラミックパターンを形成し、逐次積層を行い、積層型電子部品を製造するための工程図である。
【００８０】
次に、本発明の、他の製法について、図６をもとに詳細に説明する。なお、この製法に用いるセラミックスラリ、導体ペーストおよびセラミックペースト、並びに、これらの組成物により形成されるセラミックグリーンシート３１、導体パターン３３およびセラミックパターン３５は前記した製法１において用いたものに他ならない。
【００８１】
図６（ａ）に示すように、まず、支持体５１上に複数のセラミックグリーンシート５３ａを載置して、積層セラミックコンデンサのマージン部となる所定厚みの無電極部５４ａを形成する。
【００８２】
次に、図６（ｂ）に示すように、積層されたセラミックグリーンシート５３ａの最上層の一方主面上に導体ペーストを印刷して矩形状の導体パターン５５を等間隔に離間して複数形成する。
【００８３】
この後、図６（ｃ）に示すように、この導体パターン１５の周囲に、製法１の図２のように、導体パターン５５の周縁領域５６に乗り上げ、一方では、この乗り上げ部分５８以外は、導体パターン５５の厚みによる段差を実質的に無くすようにセラミックペーストを印刷してセラミックパターン５９を形成する。
【００８４】
この場合も製法１と同様、セラミックパターン５９は、前記セラミックペーストの印刷方向に縦列配置された導体パターン５５の周縁領域５６に乗り上げた状態で形成されることが重要である。
【００８５】
ここでセラミックグリーンシート５３ａ上に形成される導体パターン５５、セラミックパターン５９は、前記した製法１において作製される導体パターン３３、セラミックパターン３５および乗り上げ部分６０と同様の形状、配置並びに厚みになるように形成される。即ち、図４に示すパターン配置となる。
【００８６】
なお、この製法においても、製法１で述べたと同様、導体パターン５５およびセラミックパターン５９を印刷する際のスクリーンにレジスト加工を施して、導体パターン５５の面内にセラミックパターン５９が入り込んだ印刷膜を形成する方法も採用できることはいうまでも無い。
【００８７】
次に、図６（ｄ）に示すように、上記のように導体パターン５５およびセラミックパターン５９が形成されたセラミックグリーンシート５３ａの上面側に、これら導体パターン５５およびセラミックパターン５９を覆うように、別のセラミックグリーンシート５３ｂを重ね合わせて、導体パターン５５およびセラミックパターン５９とセラミックグリーンシート５３ｂとを密着させる。
【００８８】
この後は、所望の積層数になるように、図６（ｂ）〜（ｄ）の工程を繰り返し、最後に、再び、セラミックグリーンシート５３ａを用いて、図６（ａ）工程において形成したと同様の厚みの無電極部５４ｂを形成して母体積層体６３を形成する。
【００８９】
なお、本発明は、上記したように、セラミックグリーンシート５３ａもしくは５３ｂを重ね合わせた後に、逐次、その上面にスクリーン印刷により導体パターン５５やセラミックパターン５９を形成していく工法である。この点、導体パターン５５やセラミックパターン５９を予め形成したセラミックグリーンシート５３ａ、５３ｂを複数準備して一括積層する工法に比較して積層時の位置ずれを含みにくいことから、形成された母体積層体６３中の導体パターン５５およびセラミックパターン５９の位置精度は印刷精度のみの位置ずれだけで済むため、積層精度が良好になり、容量ばらつきを低減できるとともに、サイドマージンやエンドマージンを小さくでき、しいては、積層セラミックコンデンサの小型化にも対応が可能となる。
【００９０】
図７は、図６の積層型電子部品の製法において、キャリアフィルムのついたセラミックグリーンシートを用い、重ね合わせ後に剥離する工程を具備する工程図である。
【００９１】
なお、本発明の製法では、図７に示すように、セラミックグリーンシート５３ａ、５３ｂは、キャリアフィルム３２が貼り合わされたものであることがよく、この場合、キャリアフィルム３２のついたセラミックグリーンシート５３ａ、５３ｂを重ね合わせた後に前記キャリアフィルム３２を剥離する。この方法によれば、セラミックグリーンシート５３ａ、５３ｂがキャリアフィルム３２によって支持されているために、導体パターン５５やセラミックパターン５９の上面側に重ね合わせた後に加圧加熱して密着させる場合においてもセラミックグリーンシート５３ａ、５３ｂの伸びや変形を抑制することもできる。また、この方法ではセラミックグリーンシート５３ａ、５３ｂ自体を吸着することがないため、セラミックグリーンシート５３ａ、５３ｂの欠陥を防止することができる。
【００９２】
図６（ｅ１）は母体積層体６３のサイドマージン側、図６（ｅ２）はエンドマージン側の断面図である。図６に示すように、この母体積層体６３を点線部Ｃで切断して積層成形体を形成した後、さらに、この積層成形体を所定の雰囲気および温度条件下で焼成して、外部導体を形成してセラミック層と内部電極層を具備する積層セラミックコンデンサを形成する。
【００９３】
さらに、この製法によれば、電子部品本体成形体並びに焼成後の電子部品本体１に発生するクラックやデラミネーションを抑制できるとともに、導体パターン５５やセラミックパターン５９の形成精度が良好になり、静電容量のばらつきを低減でき、積層数を増大しても導体パターン５５の形成精度には影響しないことから、積層型電子部品の高積層化や大型化を実現できる。
【００９４】
【実施例】
（製法１）
積層型電子部品の一つである積層セラミックコンデンサを以下のように作製した。
【００９５】
セラミックグリーンシートは、ＢａＴｉＯ３を主成分とするセラミック組成物にポリビニルブチラールなどの有機樹脂成分を添加して所定時間の混合を行ってセラミックスラリを調製し、次いで、このセラミックスラリをダイコーター法を用いてポリエステルより成る帯状のキャリアフィルム上に成膜した。厚みは２．５μｍに調整した。
【００９６】
導電性ペーストは、粒子径０．２μｍのＮｉ粉末に共材としてセラミック粉末を加え、この導体組成物に対し、エチルセルロースなどのビヒクルを添加し混練して調製した。
【００９７】
セラミックペーストは、上記のセラミックグリーンシート用のセラミックスラリの一部をＢａＴｉＯ３の粒子径がセラミックグリーンシートのセラミック粉末よりも小さく、０．１μｍになるまで粉砕し、導電ペーストと同様にペースト化して調製した。
【００９８】
次に、得られたセラミックグリーンシートの主面状に、スクリーン印刷装置を用いて、上記した導体ペーストを導体パターン状に印刷し乾燥させた。導体パターンの厚みは１．４μｍとした。また、導体パターンは、焼成後におけるセラミック層に対する内部導体の占有面積の割合が０．７になるように調整した。
【００９９】
さらに、このセラミックグリーンシート上に形成された導体パターンの周縁領域を含む周囲にスクリーン印刷によりセラミックペーストを印刷し乾燥させて、導体パターンとともにセラミックパターンが塗布形成されたセラミックグリーンシートを作製した。セラミックパターンの傾斜面はセラミックペーストの粘度とレジストの傾斜角により調整した。セラミックパターンの厚みは導体パターンの厚みと実質同一になるように形成した。
【０１００】
このとき、セラミックパターンの乗り上げ部分は表１に示す箇所に形成した。
【０１０１】
また、導体占有率の低い部分の導体占有率の変化は導体パターンへのセラミックパターンの重なり面積とセラミックペーストの塗布量により調整した。
【０１０２】
次に、このセラミックグリーンシートを２６０枚積層し、さらにその上下層にカバーセラミック層となるセラミックグリーンシートを各１０枚積層し、仮の積層成形体を形成し、次に、この仮積層成形体を温度１００℃、圧力２０ＭＰａで積層プレスを行い、導体パターンを塗布したセラミックグリーンシートおよびその上下のセラミックグリーンシートと同一材料からなるセラミックグリーンシートを積層して完全に密着させて母体積層体を得た。
【０１０３】
（製法２）
次に、前記製法２である逐次積層の工法を用いて試料を作製した。得られたセラミックグリーンシートを複数枚支持体上に載置し、その主面状に、スクリーン印刷装置を用いて、本発明の形状を有する導体パターンを印刷し、次に、この導体パターンの周縁領域を含む周囲にセラミックパターンを形成した。この場合、縦列配置して形成された矩形状の導体パターンの長辺方向にセラミックペーストを印刷した。導体パターンの厚みは、製法１と同様、１．４μｍとした。また、この場合も、セラミックパターンの傾斜面はセラミックペーストの粘度とレジストの傾斜角により調整した。セラミックパターンの厚みは導体パターンの厚みと実質同一になるように形成した。
【０１０４】
次に、この導体パターンとともに本発明のセラミックパターンが塗布形成されたセラミックグリーンシートの上面に、再び、セラミックグリーンシートを重ね合わせ、これを製法１と同積層数分だけ繰り返し静電容量を発現する層を形成した。さらにその上に、導体パターンおよびセラミックパターンが形成されていないセラミックグリーンシートを各１０枚積層し、第１回目の加圧プレスを行い母体積層体を形成した。なお、上記の工程においては、いずれもセラミックグリーンシートを重ね合わせる毎にキャリアフィルムを剥離する工法を用いた。
【０１０５】
なお、本実施例においては、内部導体の周縁領域に導体占有率の低い部分を形成する方法として、上記の方法とは別に、導体パターンおよびセラミックパターンを形成する際に、それぞれ上記のパターンとなるような印刷用スクリーンを用いて直接両パターンを形成した試料も作製した。
【０１０６】
次に、この製法１および製法２で作製した母体積層体を格子状に切断して、電子部品本体成形体を得た。この電子部品本体成形体の両端面には、導体パターンの一端が交互に露出していた。
【０１０７】
次に、この電子部品本体成形体を大気中２５０℃または０．１Ｐａの酸素／窒素雰囲気中５００℃に加熱し、脱バインダ処理を行った。
【０１０８】
さらに、脱バイ後の電子部品本体成形体に対して、１０−７Ｐａの酸素／窒素雰囲気中、１２５０℃で２時間焼成し、さらに、１０−２Ｐａの酸素窒素雰囲気中にて９００℃で４時間の再酸化処理を行い電子部品本体を得た。次いで、この電子部品本体の端面にＣｕペーストを９００℃で焼き付け、さらにＮｉ／Ｓｎメッキを施し内部導体と接続する外部電極を形成した。
【０１０９】
このようにして得られた積層セラミックコンデンサの外形寸法は、幅０．８ｍｍ、長さ１．６ｍｍであった。また内部導体に起因する段差はなく、この内部導体７は湾曲することなく平坦であった。
【０１１０】
このとき焼成後の積層セラミックコンデンサを構成するセラミック層の厚みは２μｍ、内部導体の厚みは１．２μｍであった。積層数を表１に示した。
【０１１１】
（評価）
内部導体の導体占有率は、焼成後の試料を内部導体に平行に研磨して、内部導体の中央部から、０．１ｍｍ角の任意の箇所を５個所選択して顕微鏡観察により撮影した写真から単位面積あたりの値として求めた。一方、内部導体の周縁領域における導体占有率の低い部分については、内部導体に形成した全ての箇所を上記と同様の方法で写真撮影を行い単位面積当たりの値を求めた。導体占有率の低い部分の導体占有率は表１に示した。中央部は０．９５であった。
【０１１２】
また、導体占有率の低い部分の幅の割合であるＷ１／Ｗ０も表１に示した。これも焼成後の試料を内部導体に平行に研磨したものについて測定して求めた。
【０１１３】
次に、焼成後に得られた積層セラミックコンデンサについて、５０００個の試料を４０倍の双眼顕微鏡にて観察し積層セラミックコンデンサの端面のクラックの有無を評価した。また、各５００個の試料を積層セラミックコンデンサの端面及び側面からそれぞれ研磨し、内部導体の周縁領域を含む周囲のクラックおよびデラミネーションの有無を評価した。
【０１１４】
また、上記のようにして得られた積層セラミックコンデンサを用いて、耐熱衝撃性試験をＪＩＳ規格に基づいて行った。各試料数５００個について、温度（ΔＴ＝２２５℃）および温度（ΔＴ＝２８０℃）のときのクラックが発生した試料数を評価した。
【０１１５】
また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は、積層セラミックコンデンサの積層方向に対して、Ｘ線回折法による並傾法により測定した。
【０１１６】
静電容量はＬＣＲメータ（ＨＰ−４２８４Ａ）を用いて、周波数１ｋＨｚ、電圧０．５Ｖの条件で測定した。この場合、静電容量のばらつき（ＣＶ値：標準偏差×１００／平均値）も求めた。以上の結果をまとめて表１に示した。
【０１１７】
【表１】
【０１１８】
表１の結果から、外部電極との接続端以外の周辺領域に、この内部導体の中央部よりも導体占有率の低い部分を設けた試料Ｎｏ．２〜１０では、クラックおよびデラミネーションの発生率が、焼成後および耐熱衝撃試験後（２２５℃）で、それぞれ０個／５０００個以下、０個／５００個以下であった。また、２８０℃においても５個／５００個以下であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−５０ＭＰａ（−は圧縮方向を表す）以上であった。また、静電容量は４．７μＦ以上、静電容量のばらつきは１．５％以下であった。
【０１１９】
特に、導体占有率の低い部分を内部導体の角部に設けた試料Ｎｏ．２〜４、７〜９では、クラックおよびデラミネーションの発生率が、焼成後および耐熱衝撃試験後（２２５℃）で、それぞれ０個／５０００個以下、０個／５００個以下であった。また、２８０℃においても２個／５００個以下であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−２０ＭＰａ（−は圧縮方向を表す）以上、静電容量は４．７μＦ以上、静電容量のばらつきは１．３％以下となりさらに改善できた。
【０１２０】
特に、静電容量のばらつきについては、上記した製法２の逐次積層により作製した試料が小さかった。また、内部導体の導体占有率の低い部分を作製する方法として、セラミックパターンを導体パターンの周縁領域に乗り上げて作製した試料の方が、スクリーン印刷を用いて直接作製した試料よりもクラックやデラミネーションの発生割合が低かった。
【０１２１】
一方、外部電極との接続端以外の周辺領域に、この内部導体の中央部よりも導体占有率の低い部分を設けなかった試料Ｎｏ．１では、静電容量は４．７５μＦと高かったものの、クラックおよびデラミネーションの発生率が、焼成後で２０個／５０００個、耐熱衝撃試験後（２２５℃）で２０個／５００個、また、２８０℃においても５０個／５００個であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−３００ＭＰａ（−は圧縮方向を表す）であった。静電容量は４．７５μＦと高かったが、静電容量のばらつきが２％と大きかった。
【０１２２】
【発明の効果】
以上詳述したとおり、本発明によれば、セラミック層を薄層化して積層数を増加させた場合においても、内部導体の外部電極との接続端以外の周縁領域に、この内部導体の中央部よりも導体占有率の低い部分を設けることにより、内部導体の周縁領域においては、この内部導体の金属膜内にセラミック層が入り込み、このためセラミック層と内部導体とが積層方向に強固に密着されるとともに、内部導体中に入り込むセラミック層のために内部導体の周縁領域では中央部から端部にかけて内部導体の熱膨張係数を漸次その周縁のセラミック層に近づけた状態に形成できる。つまり、この界面部分の熱膨張係数はセラミック層と内部導体の熱膨張係数の中間の値となる。
【０１２３】
こうしてセラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分において、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを緩和できることから界面部分におけるクラックやデラミネーションを抑制することができる。
【図面の簡単な説明】
【図１】本発明の積層型電子部品の概略断面図である。
【図２】本発明の電子部品本体の内部の平面図である。
【図３】本発明の積層型電子部品を一括積層にて製造するための工程図である。
【図４】セラミックグリーンシート上の導体パターン周囲に形成された本発明のセラミックパターンを示す概略平面図である。
【図５】導体パターンに隣接して形成されたセラミックパターンの断面図である。
【図６】本発明の、導体パターンを形成した後にセラミックパターンを形成し、逐次積層を行い、積層型電子部品を製造するための工程図である。
【図７】図６の積層型電子部品の製法において、キャリアフィルムのついたセラミックグリーンシートを用い、重ね合わせ後に剥離する工程を具備する工程図である。
【符号の説明】
１ 電子部品本体
３ 外部電極
５ セラミック層
７ 内部導体
１１ 接続端
１３、３４、５６ 周縁領域
１５ 中央部
１７ 導体占有率の低い部分
１８ 非接続端
１９、３７ 角部
３１、５３ａ、５３ｂ セラミックグリーンシート
３３、５５ 導体パターン
３５、５９ セラミックパターン
３９、６３ 母体積層体
４０、６０ 乗り上げ部分
【発明の属する技術分野】
本発明は、積層型電子部品およびその製法に関し、特に、配線基板や積層セラミックコンデンサのようにセラミック層および内部導体が薄層多層化された積層型電子部品およびその製法に関するものである。
【０００２】
【従来技術】
積層型電子部品の代表的な製品の一つである積層セラミックコンデンサは、誘電性を示すセラミック層と内部導体とが交互に積層され、各内部導体がセラミック層によって各々挟持されるような構造になっている。
【０００３】
近年、積層セラミックコンデンサは、小型、高容量化の要求が高まり、このためセラミック層および内部導体の薄層化と積層数の増加が図られている。
【０００４】
ところで、上記のような積層セラミックコンデンサを構成するセラミック層と内部導体は、その焼結温度及び熱膨張係数に差があり、また、セラミック層がＢａＴｉＯ３を主成分とするものである場合、焼結温度である１３００℃前後では、セラミック層と内部導体とは異種材料でもあり密着強度が得られにくいことから、焼成後の電子部品本体にはセラミック層と内部導体との間にクラックやデラミネーション（層間剥離）が発生するという問題があった。そして、このようなクラックやデラミネーションはハンダ付けなどの実装工程や耐熱衝撃試験などの熱的ストレスを受ける工程においてさらに増加することが知られている。
【０００５】
このような問題に対して、例えば、下記の特許文献１よれば、導体ペースト中にセラミック層と略同質の未焼成のセラミック粉末（共材）を添加することにより、内部導体の熱膨張係数をセラミック層に近づけて、しかも、この内部導体を介して隣合うセラミック層同士をこの共材により連結することにより、これらの欠陥の発生の防止が図られている。
【０００６】
【特許文献１】
特開平１０−１７２８５５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示した方法では、セラミック層と内部導体との積層面におけるクラックやデラミネーションは抑制できても、セラミック層をさらに薄層化して積層数を増加させた場合、セラミック層と内部導体との境界の数が増加することから、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分では積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが大きくなり、このため、この界面部分におけるクラックやデラミネーションを抑制することが未だ困難であった。
【０００８】
しかも、このような高容量の積層セラミックコンデンサでは内部導体の有効面積を高めるために、その形成面全体にわたって、より緻密な金属膜が求められており、このように内部導体の有効面積を高めようとすればするほど、セラミック層と内部導体との熱膨張係数差に起因する熱応力による上記の界面部分におけるクラックやデラミネーションは顕著なものとなっていた。
【０００９】
従って、本発明は、誘電体層を薄層化して積層数を増加した場合にも、セラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分におけるクラックやデラミネーションの発生を抑制できる積層型電子部品およびその製法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の積層型電子部品は、それぞれ略矩形状のセラミック層と内部導体とを交互に積層してなる直方体状の電子部品本体と、該電子部品本体の端部にそれぞれ設けられ、前記内部導体と交互に接続する一対の外部電極とを具備する積層型電子部品であって、前記内部導体の前記外部電極との接続端以外の周縁領域に、該内部導体の中央部よりも導体占有率の低い部分を設けたことを特徴とする。以下、本発明における導体占有率とは、内部導体の有効面積のことをいう。例えば、内部導体内にセラミック層が一部入り込み、厚み方向に貫通したときは内部導体の有効面積（導体占有率）が小さくなる。
【００１１】
このような構成によれば、セラミック層を薄層化して積層数を増加させた場合においても、内部導体の外部電極との接続端以外の周縁領域に、この内部導体の中央部よりも導体占有率の低い部分を設けることにより、内部導体の周縁領域においては、この内部導体の金属膜内にセラミック層が入り込みやすくなる。このためセラミック層と内部導体とが積層方向に強固に密着され、さらには内部導体中に入り込むセラミック層により内部導体の周縁領域では中央部から端部にかけて内部導体の熱膨張係数を漸次その周縁のセラミック層に近づけた状態に形成できる。つまり、この界面部分の熱膨張係数はセラミック層および内部導体の熱膨張係数の中間の値となる。
【００１２】
このためセラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分において、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを緩和できることから界面部分におけるクラックやデラミネーションを抑制することができる。
【００１３】
上記積層型電子部品では、内部導体の導体占有率の低い部分が、外部電極との非接続端の角部に設けられていることが望ましい。積層セラミックコンデンサのように、セラミック層のほぼ全面に内部導体となる金属膜が形成され、しかもこのようなセラミック層が多層積層されるような積層型電子部品では、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する熱応力が内部導体の周縁領域の特に角部に集中し最も大きくなることから、上記のような内部導体の膜面内にセラミック層が入り込み、その導体占有率を低くした部分を形成することにより、さらに効果的にクラックやデラミネーションを抑制できる。
【００１４】
上記積層型電子部品では、内部導体の導体占有率の低い部分の導体占有率が７０％以下であることが望ましい。つまり、内部導体の導体占有率の低い部分の導体占有率を７０％以下とすることで、内部導体の熱膨張係数をセラミック層のそれに近づけることができる。
【００１５】
上記積層型電子部品では、導体占有率の低い部分以外の内部導体の導体占有率が７５％以上であることが望ましい。本発明の積層型電子部品は、上記のように内部導体の周縁部の改良によって、この部品に発生するクラックやデラミネーションなどの欠陥を抑制できるものである分、一方側の内部導体の主要な部分は積層型電子部品本来の機能を最大限に発現できるように、その導体占有率をより大きくすることが好ましい。
【００１６】
上記積層型電子部品では、内部導体の外部電極との非接続端の幅をＷ０、前記内部導体の導体占有率の低い部分の前記非接続端に沿った最大幅をＷ１としたときに、Ｗ１／Ｗ０≧０．０１の関係を満足することが望ましい。内部導体の導体占有率の低い部分の幅を、その部分が形成されている非接続端の幅に対して、少なくとも上記比率以上であれば本発明の効果を得ることができる。
【００１７】
上記積層型電子部品では、セラミック層の面積をＡ０、前記セラミック層に対する内部導体の占有面積をＡ１とした時に、Ａ１／Ａ０≧０．６の関係を満足することが望ましい。本発明のように内部導体の周縁領域に、この内部導体の導体占有率の低い部分を設けた構造であれば、セラミック層に対する内部導体の占有面積が上記のように高い場合であっても、積層型電子部品に発生するクラックやデラミネーションをさらに抑制できる。
【００１８】
上記積層型電子部品では、内部導体の厚みが２μｍ以下であることが望ましい。本発明において内部導体の厚みをこのように薄層化すると、内部導体の周縁領域にセラミック層を入り込ませることができ、かつ厚みによる段差を低減することによりデラミネーションを抑制できる。
【００１９】
上記積層型電子部品では、セラミック層の厚みが４μｍ以下であることが望ましい。本発明によればセラミック層の厚みが薄く内部導体の厚みによる段差が顕著に現れるような積層型電子部品であってもクラックやデラミネーションを抑制できる。
【００２０】
上記積層型電子部品では、セラミック層の厚みをｔ１、内部導体の厚みをｔ２としたときに、ｔ２／ｔ１≧０．２の関係を満足することが望ましい。つまり、本発明の内部導体の構造はセラミック層の厚みに対する内部導体の厚みが大きい場合であっても好適に用いることができる。
【００２１】
上記積層型電子部品では、積層数が１００層以上であることが望ましい。そして、本発明では、セラミック層と内部導体の積層数が多くなり、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが大きくなるような場合であっても、その熱応力を低減でき、これによりクラックやデラミネーションを抑制できる。
【００２２】
本発明の積層型電子部品の製法は、セラミックグリーンシートが複数積層されたグリーン積層体の内部に、略長方形状の導体パターンと該導体パターンの少なくとも周囲にセラミックパターンとを具備してなる母体積層体を形成する工程と、該母体積層体を前記導体パターンの長辺方向の略中央で切断して電子部品本体成形体を形成する工程と、該電子部品本体成形体を焼成する工程とを具備する積層型電子部品の製法であって、前記セラミックパターンを前記導体パターンの周縁領域に乗り上げた状態で形成したことを特徴とする。
【００２３】
このような製法によれば、プレス後の母体積層体における導体パターンの周縁領域は、予め導体パターン上に乗り上げた状態で形成されていたセラミックパターンがプレス後において、この導体パターン内にセラミックパターンが入り込むことにより、この領域における導体パターンとセラミックグリーンシートとの密着力を容易に高めることができる。また、このような製法によれば、導体パターンとセラミックパターンとが混在した領域を容易に形成でき、上記したように、焼成後においては内部導体とセラミック層との熱膨張係数の中間の値を有する部分を容易に形成できる。
【００２４】
上記積層型電子部品の製法では、セラミックパターンの導体パターン上への乗り上げ部分が前記導体パターンの角部であることが望ましい。前記したように、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みが内部導体の周縁領域の特に角部に集中し、最も大きくなる部分であることから、焼成前の導体パターンの角部にセラミックパターンの乗り上げ部分を形成することがより好ましい。
【００２５】
上記積層型電子部品の製法では、導体パターンの切断方向の幅をＷＧ０、前記導体パターンの同方向の角部におけるセラミックパターンの重なった最大幅をＷＧ１としたときに、ＷＧ１／ＷＧ０≧０．０１の関係を満足することが望ましい。
【００２６】
導体パターン上へのセラミックパターンの乗り上げ部分の割合を少なくとも上記の割合以上とすることにより、導体パターンとセラミックグリーンシートとの密着力をより高めることができ、また、焼成後においては、熱膨張係数に関して内部導体とセラミック層との中間の熱膨張係数を有する部分を内部導体の周縁領域に多く形成でき、これにより積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを低減できる。
【００２７】
上記積層型電子部品の製法では、電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１としたときに、ＡＧ１／ＡＧ０≧０．６の関係を満足することが望ましい。本発明によれば、上記したように、導体パターンの占有面積を大きくしてもクラックやデラミネーションを抑制できる積層型電子部品を容易に形成できる。
【００２８】
上記積層型電子部品では、母体積層体が、（ａ）セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、（ｂ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、（ｃ）前記導体パターンおよび前記セラミックパターンが形成されたセラミックグリーンシートを積層する工程とを経て作製されることが望ましい。即ち、本発明の製法は、セラミックグリーンシート上に導体パターンを形成し、次いで、この導体パターンの周縁部にセラミックパターンを形成する製法であるために、セラミックグリーンシート上における導体パターンの厚みによる段差を容易に形成できるとともに、このようなセラミックグリーンシートを一括で積層することにより、導体パターンの周縁領域に乗り上げたセラミックパターンを導体パターンの面内に入り込ませることができると同時に、セラミックパターンの乗り上げ部分を導体パターン厚みと面一に容易にできる。
【００２９】
上記積層型電子部品の製法では、母体積層体が、（ａ）支持体上にセラミックグリーンシートを載置する工程と、（ｂ）該セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、（ｃ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、（ｄ）前記導体パターンが形成された前記セラミックグリーンシートの上面に、別のセラミックグリーンシートを重ね合わせる工程と、（ｅ）（ｂ）乃至（ｄ）工程を繰り返す工程とを具備して作製されることが望ましい。
【００３０】
また、本発明では、上記のように逐次積層の工法を採用することにより、導体パターンの周縁領域に乗り上げたセラミックパターンを導体パターンの面内への入り込みおよび面一化がさらに容易となる。
【００３１】
上記積層型電子部品では、導体パターンが平面的に見て略矩形状、特に略長方形状であり、セラミックペーストを前記導体パターンの長辺方向に向かって印刷することが望ましい。印刷方向をこのように導体パターンの長辺方向とすることにより、特に、導体パターン角部への乗り上げを高い寸法精度および高い厚み精度で印刷できる。
【００３２】
上記積層型電子部品では、導体パターンおよびセラミックパターンの端部が傾斜面で接していることが望ましい。導体パターンの周縁領域に傾斜面を形成し、この傾斜面に対してセラミックパターンを乗り上げた状態で形成すると導体パターンの厚みによる段差を漸次変化させることができると同時に導体パターンの面内へのセラミックパターンの入り込み度合いも漸次変化させることができる。
【００３３】
上記積層型電子部品では、導体パターンの周縁領域に乗り上げたセラミックパターンの厚みは導体パターンの厚みよりも薄く、かつ前記乗り上げたセラミックパターン以外は前記導体パターンとセラミックパターンとは実質同一厚みであることが望ましい。導体パターンとセラミックパターンのそれぞれの厚みをこのような関係にすることでセラミックグリーンシート上の導体パターンの厚みによる段差を無くすことができるとともに、導体パターン上へ乗り上げたセラミックパターンによる過度の段差を小さくすることができ積層プレス時の過度の変形を抑制できる。
【００３４】
上記積層型電子部品の製法では、導体パターンの厚みが２μｍ以下、また、セラミックグリーンシートの厚みは５μｍ以下で、さらに、積層数が２００層以上であることが好ましい。
【００３５】
【発明の実施の形態】
本発明の積層型電子部品は、例えば、図１に示すような積層セラミックコンデンサに適用される。
【００３６】
図１は、本発明の積層型電子部品の概略断面図である。この積層セラミックコンデンサは電子部品本体１の両端部に外部電極３を形成して構成されている。電子部品本体１は、セラミック層５と内部導体７を交互に積層してなり、その積層方向の両面に、セラミック層５と同一材料からなるカバーセラミック層９が形成されている。
【００３７】
セラミック層５およびカバーセラミック層９は、シート状のセラミック焼結体からなり、例えば、ＢａＴｉＯ３を主成分とするセラミックグリーンシートを焼成して形成した磁器からなる。
【００３８】
また、セラミック層５の厚みは４μｍ以下、特に、３μｍ以下、さらには２μｍ以下であることが、積層セラミックコンデンサの静電容量を高めるという点で望ましく、下限の厚みとしては、０．５μｍ以上、特に、０．７μｍ以上とすることが、セラミック層５の絶縁性を確保するという点で好ましい。
【００３９】
内部導体７は導体ペーストの膜を焼結させた金属膜からなり、導体ペーストとしては、例えば、Ｎｉ、Ｃｏ、Ｃｕ等の卑金属が使用されている。この内部導体７は、このように卑金属を主成分とし略矩形状、特に略長方形状の金属膜であり、上から第１層目、第３層目、第５層目・・・の奇数層の内部導体は、その一端が積層体本体１の一方端面に露出しており、上から第２層目、第４層目、第６層目・・・の内部導体７は、その一端が電子部品本体１の他方端面に露出している。尚、外部電極３と内部導体７は必ずしも同一材料から構成される必要はない。
【００４０】
そして、本発明では、セラミック層５の厚みｔ１と内部導体７の厚みｔ２との比、ｔ２／ｔ１が０．５以上、特に、０．６以上であり、これらの積層数が１００層以上、特に、３００層以上、さらには、４００層以上と、内部導体７による段差の累積が顕著になるような場合に好適に用いることができる。
【００４１】
図２は、電子部品本体１の内部の平面図である。本発明の積層型電子部品を構成する内部導体７は、外部電極３との接続端１１以外の周縁領域１３に、この内部導体７の中央部１５よりも導体占有率の低い部分１７を設けたことが重要である。つまり、本発明では、内部導体７の面内における中央部１５よりも周縁領域１３側に不連続な部分が多いことを特徴とするものである。
【００４２】
そして、内部導体７の面内における周縁領域１３のうちサイドマージン部側よりも、特に、この内部導体７の導体占有率の低い部分１７が外部電極３との非接続端の角部１９に設けられていることが望ましい。
【００４３】
また、内部導体７の導体占有率の低い部分１７の導体占有率は、内部導体７による静電容量を確保しつつセラミック層５との熱膨張係数差を段階的に変化させるという理由から、７０％以下、特に、６０％以下、さらには、５０％以下であることが好ましく、下限値としては、３０％以上、特に、４０％以上であることがより好ましい。さらに本発明では、内部導体７とセラミック層５との間での導体占有率の変化が漸次変化して形成されていることが望ましい。
【００４４】
一方、導体占有率の低い部分１７以外の内部導体７である中央部１５の導体占有率は、静電容量を発現するための内部導体７として７５％以上、特に、８０％以上であることがより望ましい。
【００４５】
また、本発明における内部導体７では、内部導体７の外部電極３との非接続端２１の幅をＷ０、この内部導体７の導体占有率の低い部分１７の前記非接続端２１に沿った最大幅をＷ１（図２では、Ｗ１ａ＋Ｗ１ｂ＝Ｗ１）としたときの比Ｗ１／Ｗ０は、内部導体７の有効面積を高く維持しつつ、この内部導体７の周縁領域におけるセラミック層５との密着力を高くするという理由から、０．０１以上、特に、０．０５以上、さらには、０．０８以上であることがより望ましい。
【００４６】
また、本発明では、内部導体７の有効面積を高めるという点で、この内部導体７は、セラミック層５の面積をＡ０、前記セラミック層５に対する内部導体７の占有面積をＡ１とした時の比率Ａ１／Ａ０が、０．６以上、特に、０．６５以上、さらには、０．７以上であることがより望ましい。
【００４７】
なお、本発明のように、内部導体７の周縁領域にセラミック層５を入り込ませて導体占有率の低い部分１７を形成するとともに、段差を抑制するという理由から、内部導体７の厚みは２μｍ以下、特に、１μｍ以下であることが望ましい。
【００４８】
本発明の積層型電子部品の製法を積層セラミックコンデンサに適用した例について詳細に説明する。
【００４９】
（製法１）
図３は、本発明の積層型電子部品を一括積層にて製造するための工程図である。
【００５０】
積層セラミックコンデンサを構成するセラミックグリーンシート３１を、図３（ａ）に示すように、まず、キャリアフィルム３２上にセラミックスラリを塗布して形成する。
【００５１】
このセラミックグリーンシート３１の厚みは積層セラミックコンデンサの小型および高容量化という理由から、５μｍ以下、特に４μｍ以下、さらには３μｍ以下が望ましい。
【００５２】
次に、図３（ｂ）に示すように、このセラミックグリーンシート３１の一方主面上に導体ペーストを印刷して導体パターン３３を所定間隔をおいて複数形成する。
【００５３】
また、導体パターン３３の厚みは、本発明の製法におけるセラミックペーストの印刷時の乗り上げやすさのために、また、厚みによる段差を低減するという理由から、その厚みは２μｍ以下、特に、１．５μｍ以下であることがより望ましい。この後、図３（ｃ）に示すように、この導体パターン３３の周囲に、この導体パターン３３の厚みによる段差を実質的に無くすようにセラミックペーストを印刷してセラミックパターン３５を形成する。
【００５４】
図４は、セラミックグリーンシート３１上の導体パターン３３周囲に形成された本発明のセラミックパターン３５を示す概略平面図である。
【００５５】
導体パターン３３は、図４に示すように、その形状は平面的に見て略矩形状、特に略長方形状であり、しかも長辺方向に縦列配置されていることが好ましい。
【００５６】
図５は導体パターン３３に隣接して形成されたセラミックパターン３５の断面図である。この導体パターン３３の周縁領域３４は、この導体パターン３３の周縁領域３４にセラミックパターンを入り込ませることが容易となるという理由から傾斜面を有していることが好ましい。
【００５７】
セラミックパターン３５の印刷は、図４に示すように、略長方形状の導体パターン３３の長辺方向に向かって走査されるものである（図４中の矢印）。この場合、セラミックパターン３５は、導体パターン３３の周縁領域３４に乗り上げた状態で形成されることが重要であり、特に、セラミックパターン３５の導体パターン３３上への乗り上げ部分が導体パターン３３の角部３７であることが望ましい。
【００５８】
また、本発明では導体パターン３３およびセラミックパターン３５の厚みによる段差を低減するという理由から、導体パターン３３の周縁領域３４に乗り上げたセラミックパターン３５の厚みは導体パターン３３の厚みよりも薄くかつ前記乗り上げたセラミックパターン３５以外は前記導体パターン３３とセラミックパターン３５とは実質同一厚みであることが好ましい。
【００５９】
さらには導体パターン３３の切断方向の幅をＷＧ０、前記導体パターン３３の同方向の角部３７におけるセラミックパターン３５の重なった最大幅をＷＧ１（図では、ＷＧ１ａ＋ＷＧ１ｂ＝ＷＧ１）としたときの比率ＷＧ１／ＷＧ０は０．０１以上、特に、０．０５以上、さらには、０．１以上であることがより望ましい。
【００６０】
さらには、電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０（破線枠内）、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１（破線枠内の導体パターン、乗り上げ部分も含む）としたときの比率ＡＧ１／ＡＧ０は０．６以上、特に、０．６５以上、さらには０．７以上であることがより望ましい。
【００６１】
次に、図３（ｄ−１）、（ｄ−２）に示すように、導体パターン３３およびセラミックパターン３５を形成したセラミックグリーンシート３１を複数積層し、さらにその上下面側に導体パターン３３およびセラミックパターン３５を塗布していないセラミックグリーンシート３１を所定枚数重ねて、加圧加熱を行って母体積層体３９を作製する。
【００６２】
この母体積層体３９は、セラミックグリーンシート３１間に、本発明の略長方形状の導体パターン３３が孤立して複数介在し、また、その導体パターン３３に一部重なり、残りは隣接してセラミックパターン３５が形成されている。
【００６３】
また、導体パターン３３は、エンドマージン側辺３３ａが積層方向に対して一層毎に交互にずれるように形成されている。即ち、セラミックグリーンシート３１を介して対向配置される導体パターン３３は、エンドマージン側辺３３ａがずれており、積層方向に見ると、エンドマージン側辺３３ａが交互にずれている。尚、図３（ｄ−１）はサイドマージン側辺３３ｂを、図３（ｄ−２）はエンドマージン側辺３３ａを分割する断面図である。
【００６４】
導体パターン３３およびセラミックパターン３５が形成されたセラミックグリーンシート３１の積層数は、脱気性の影響が大きくなる１００層以上の場合に本発明は好適に用いられる。
【００６５】
図４によって説明すると、本発明の積層型電子部品はセラミックグリーンシート３１上に形成した導体パターン３３の周縁領域３４にセラミックパターン３５を乗り上げた状態で形成し、このようなセラミックグリーンシート３１を複数枚積層し、加熱加圧して形成されるものであるが、この場合、導体パターン３５の周縁領域３４上のセラミックパターン３５の高さ方向の余分な乗り上げ部分４０のために、加熱加圧した際に、セラミックパターン３５の乗り上げ部分４０に局部的な圧力が印加され、それに伴ってセラミックパターン３５の乗り上げ部分４０の下層側にある導体パターン３３の周縁領域３４は加圧方向に対して垂直方向に伸びる。このことから、より薄層化された導体パターン３３はせん断され不連続となり、こうして不連続となった導体パターン３３の面内にセラミックパターン３５が入り込むのである。このように、本発明では、導体パターン３３上にセラミックパターン３５を乗り上げさせて形成するものであるが、この乗り上げ部分４０が導体パターン３３の周縁領域３６あるいは特に角部３７としていることから導体パターン３３にさほど変形として影響の少ない領域であるために積層後の母体積層体３９並びに切断後の電子部品本体成形体の変形を抑制できるとともに焼成後における積層型電子部品のデラミネーションやクラックを防止できる。
【００６６】
このときセラミックグリーンシート３１、導体パターン３５およびセラミックパターン３５は強固に密着する程度の積層条件が選択されることはいうまでもない。
【００６７】
なお、本発明では、上述した方法のように導体パターン３３の一部にセラミックパターン３５の乗り上げ部分４０を形成する方法以外に、導体パターン３３およびセラミックパターン３５を印刷する際のスクリーンにレジスト加工を施して、導体パターン３３の面内にセラミックパターン３５が入り込んだ印刷膜を形成する方法も採用できる。
【００６８】
次に、この母体積層体３９を所定個所で切断して積層体成形体を作製する。この積層成形体の対向する側面には、導体パターン３３のエンドマージン側辺３３ａが交互に積層方向に一層毎に露出している。
【００６９】
この後、所定の雰囲気下、温度条件で焼成して積層セラミックコンデンサが形成される。
【００７０】
以上のようなセラミック積層体の製法について具体的な例を挙げて説明する。
【００７１】
まず、キャリアフィルム３２上にセラミックスラリを塗布し、スリップキャスト法によりセラミックグリーンシート３１が形成される。ここで用いるキャリアフィルム３２として、例えば、ＰＥＴフィルムからなるキャリアフィルム３２が用いられ、薄層化したセラミックグリーンシート３１の剥離性を良くするために、その表面にシリコン樹脂をコーティングして離型処理されていることが望ましい。
【００７２】
また、セラミックスラリは、例えば、セラミック粉末と、ポリビニルブチラール樹脂からなるバインダと、このバインダを溶解する溶媒として、トルエンとエチルアルコールとを混合したものが好適に用いられる。その他のバインダとしては、セラミック粉末や溶媒との分散性、セラミックグリーンシート３１の強度、脱バインダ性の点でアクリル樹脂を用いることもできる。
【００７３】
セラミック材料としては、具体的には、ＢａＴｉＯ３−ＭｎＯ−ＭｇＯ−Ｙ２Ｏ３等のセラミック粉末が耐還元性を有するという理由から使用可能である。また、これにガラス粉末を加えてもよい。
【００７４】
この導体ペーストは、金属粒子と、脂肪族炭化水素と高級アルコールとの混合物からなる有機溶剤と、この有機溶剤に対して可溶性のエチルセルロースからなる有機粘結剤と、該有機溶剤に難溶解性のエポキシ樹脂からなる有機粘結剤とを含有するものである。
【００７５】
導体ペースト中に含まれる金属粒子としては、平均粒径０．０５〜０．５μｍの卑金属粒子が用いられる。卑金属としては、Ｎｉ、Ｃｏ、Ｃｕ、Ａｇ、Ｐｄがあり、金属の焼成温度が一般の絶縁体の焼成温度と一致する点、およびコストが安いという点からＮｉが望ましい。
【００７６】
また、セラミックペーストのバインダ組成は、導体パターン３を形成した導体ペーストと同組成もしくは異なる組成のセラミックペーストの両方を適用できるが、特に、導体ペーストの印刷と同じ条件を採用できることおよびセラミックグリーンシート３１の表面からの粘結剤の揮発速度を一致させるという理由から、セラミックペーストは導体ペーストと同じ組成であることが望ましい。
【００７７】
また、このセラミックスラリに用いるセラミック粉末組成は、セラミックグリーンシート３１の粉末組成もしくは異なる粉末組成のセラミックペーストの両方を適用できるが、セラミックグリーンシート３１とセラミックパターン３５との密着性を高め、焼成収縮率を合致させるという理由から、セラミックペーストはセラミックグリーンシート３１を形成するセラミックスラリと同じ粉末組成であることが望ましい。
【００７８】
本発明におけるセラミックパターン３５は、セラミックグリーンシート３１を構成するセラミック粉末よりも平均粒径の小さなセラミック粉末により構成されることが望ましい。これにより、導体パターン３３の周囲のセラミック層５の焼結時の収縮率を高めることができ、内部導体７に対する圧縮応力を高め内部応力を高めることができ、クラックやデラミネーションをさらに抑制できる。
【００７９】
（製法２）
図６は、本発明の、導体パターンを形成した後にセラミックパターンを形成し、逐次積層を行い、積層型電子部品を製造するための工程図である。
【００８０】
次に、本発明の、他の製法について、図６をもとに詳細に説明する。なお、この製法に用いるセラミックスラリ、導体ペーストおよびセラミックペースト、並びに、これらの組成物により形成されるセラミックグリーンシート３１、導体パターン３３およびセラミックパターン３５は前記した製法１において用いたものに他ならない。
【００８１】
図６（ａ）に示すように、まず、支持体５１上に複数のセラミックグリーンシート５３ａを載置して、積層セラミックコンデンサのマージン部となる所定厚みの無電極部５４ａを形成する。
【００８２】
次に、図６（ｂ）に示すように、積層されたセラミックグリーンシート５３ａの最上層の一方主面上に導体ペーストを印刷して矩形状の導体パターン５５を等間隔に離間して複数形成する。
【００８３】
この後、図６（ｃ）に示すように、この導体パターン１５の周囲に、製法１の図２のように、導体パターン５５の周縁領域５６に乗り上げ、一方では、この乗り上げ部分５８以外は、導体パターン５５の厚みによる段差を実質的に無くすようにセラミックペーストを印刷してセラミックパターン５９を形成する。
【００８４】
この場合も製法１と同様、セラミックパターン５９は、前記セラミックペーストの印刷方向に縦列配置された導体パターン５５の周縁領域５６に乗り上げた状態で形成されることが重要である。
【００８５】
ここでセラミックグリーンシート５３ａ上に形成される導体パターン５５、セラミックパターン５９は、前記した製法１において作製される導体パターン３３、セラミックパターン３５および乗り上げ部分６０と同様の形状、配置並びに厚みになるように形成される。即ち、図４に示すパターン配置となる。
【００８６】
なお、この製法においても、製法１で述べたと同様、導体パターン５５およびセラミックパターン５９を印刷する際のスクリーンにレジスト加工を施して、導体パターン５５の面内にセラミックパターン５９が入り込んだ印刷膜を形成する方法も採用できることはいうまでも無い。
【００８７】
次に、図６（ｄ）に示すように、上記のように導体パターン５５およびセラミックパターン５９が形成されたセラミックグリーンシート５３ａの上面側に、これら導体パターン５５およびセラミックパターン５９を覆うように、別のセラミックグリーンシート５３ｂを重ね合わせて、導体パターン５５およびセラミックパターン５９とセラミックグリーンシート５３ｂとを密着させる。
【００８８】
この後は、所望の積層数になるように、図６（ｂ）〜（ｄ）の工程を繰り返し、最後に、再び、セラミックグリーンシート５３ａを用いて、図６（ａ）工程において形成したと同様の厚みの無電極部５４ｂを形成して母体積層体６３を形成する。
【００８９】
なお、本発明は、上記したように、セラミックグリーンシート５３ａもしくは５３ｂを重ね合わせた後に、逐次、その上面にスクリーン印刷により導体パターン５５やセラミックパターン５９を形成していく工法である。この点、導体パターン５５やセラミックパターン５９を予め形成したセラミックグリーンシート５３ａ、５３ｂを複数準備して一括積層する工法に比較して積層時の位置ずれを含みにくいことから、形成された母体積層体６３中の導体パターン５５およびセラミックパターン５９の位置精度は印刷精度のみの位置ずれだけで済むため、積層精度が良好になり、容量ばらつきを低減できるとともに、サイドマージンやエンドマージンを小さくでき、しいては、積層セラミックコンデンサの小型化にも対応が可能となる。
【００９０】
図７は、図６の積層型電子部品の製法において、キャリアフィルムのついたセラミックグリーンシートを用い、重ね合わせ後に剥離する工程を具備する工程図である。
【００９１】
なお、本発明の製法では、図７に示すように、セラミックグリーンシート５３ａ、５３ｂは、キャリアフィルム３２が貼り合わされたものであることがよく、この場合、キャリアフィルム３２のついたセラミックグリーンシート５３ａ、５３ｂを重ね合わせた後に前記キャリアフィルム３２を剥離する。この方法によれば、セラミックグリーンシート５３ａ、５３ｂがキャリアフィルム３２によって支持されているために、導体パターン５５やセラミックパターン５９の上面側に重ね合わせた後に加圧加熱して密着させる場合においてもセラミックグリーンシート５３ａ、５３ｂの伸びや変形を抑制することもできる。また、この方法ではセラミックグリーンシート５３ａ、５３ｂ自体を吸着することがないため、セラミックグリーンシート５３ａ、５３ｂの欠陥を防止することができる。
【００９２】
図６（ｅ１）は母体積層体６３のサイドマージン側、図６（ｅ２）はエンドマージン側の断面図である。図６に示すように、この母体積層体６３を点線部Ｃで切断して積層成形体を形成した後、さらに、この積層成形体を所定の雰囲気および温度条件下で焼成して、外部導体を形成してセラミック層と内部電極層を具備する積層セラミックコンデンサを形成する。
【００９３】
さらに、この製法によれば、電子部品本体成形体並びに焼成後の電子部品本体１に発生するクラックやデラミネーションを抑制できるとともに、導体パターン５５やセラミックパターン５９の形成精度が良好になり、静電容量のばらつきを低減でき、積層数を増大しても導体パターン５５の形成精度には影響しないことから、積層型電子部品の高積層化や大型化を実現できる。
【００９４】
【実施例】
（製法１）
積層型電子部品の一つである積層セラミックコンデンサを以下のように作製した。
【００９５】
セラミックグリーンシートは、ＢａＴｉＯ３を主成分とするセラミック組成物にポリビニルブチラールなどの有機樹脂成分を添加して所定時間の混合を行ってセラミックスラリを調製し、次いで、このセラミックスラリをダイコーター法を用いてポリエステルより成る帯状のキャリアフィルム上に成膜した。厚みは２．５μｍに調整した。
【００９６】
導電性ペーストは、粒子径０．２μｍのＮｉ粉末に共材としてセラミック粉末を加え、この導体組成物に対し、エチルセルロースなどのビヒクルを添加し混練して調製した。
【００９７】
セラミックペーストは、上記のセラミックグリーンシート用のセラミックスラリの一部をＢａＴｉＯ３の粒子径がセラミックグリーンシートのセラミック粉末よりも小さく、０．１μｍになるまで粉砕し、導電ペーストと同様にペースト化して調製した。
【００９８】
次に、得られたセラミックグリーンシートの主面状に、スクリーン印刷装置を用いて、上記した導体ペーストを導体パターン状に印刷し乾燥させた。導体パターンの厚みは１．４μｍとした。また、導体パターンは、焼成後におけるセラミック層に対する内部導体の占有面積の割合が０．７になるように調整した。
【００９９】
さらに、このセラミックグリーンシート上に形成された導体パターンの周縁領域を含む周囲にスクリーン印刷によりセラミックペーストを印刷し乾燥させて、導体パターンとともにセラミックパターンが塗布形成されたセラミックグリーンシートを作製した。セラミックパターンの傾斜面はセラミックペーストの粘度とレジストの傾斜角により調整した。セラミックパターンの厚みは導体パターンの厚みと実質同一になるように形成した。
【０１００】
このとき、セラミックパターンの乗り上げ部分は表１に示す箇所に形成した。
【０１０１】
また、導体占有率の低い部分の導体占有率の変化は導体パターンへのセラミックパターンの重なり面積とセラミックペーストの塗布量により調整した。
【０１０２】
次に、このセラミックグリーンシートを２６０枚積層し、さらにその上下層にカバーセラミック層となるセラミックグリーンシートを各１０枚積層し、仮の積層成形体を形成し、次に、この仮積層成形体を温度１００℃、圧力２０ＭＰａで積層プレスを行い、導体パターンを塗布したセラミックグリーンシートおよびその上下のセラミックグリーンシートと同一材料からなるセラミックグリーンシートを積層して完全に密着させて母体積層体を得た。
【０１０３】
（製法２）
次に、前記製法２である逐次積層の工法を用いて試料を作製した。得られたセラミックグリーンシートを複数枚支持体上に載置し、その主面状に、スクリーン印刷装置を用いて、本発明の形状を有する導体パターンを印刷し、次に、この導体パターンの周縁領域を含む周囲にセラミックパターンを形成した。この場合、縦列配置して形成された矩形状の導体パターンの長辺方向にセラミックペーストを印刷した。導体パターンの厚みは、製法１と同様、１．４μｍとした。また、この場合も、セラミックパターンの傾斜面はセラミックペーストの粘度とレジストの傾斜角により調整した。セラミックパターンの厚みは導体パターンの厚みと実質同一になるように形成した。
【０１０４】
次に、この導体パターンとともに本発明のセラミックパターンが塗布形成されたセラミックグリーンシートの上面に、再び、セラミックグリーンシートを重ね合わせ、これを製法１と同積層数分だけ繰り返し静電容量を発現する層を形成した。さらにその上に、導体パターンおよびセラミックパターンが形成されていないセラミックグリーンシートを各１０枚積層し、第１回目の加圧プレスを行い母体積層体を形成した。なお、上記の工程においては、いずれもセラミックグリーンシートを重ね合わせる毎にキャリアフィルムを剥離する工法を用いた。
【０１０５】
なお、本実施例においては、内部導体の周縁領域に導体占有率の低い部分を形成する方法として、上記の方法とは別に、導体パターンおよびセラミックパターンを形成する際に、それぞれ上記のパターンとなるような印刷用スクリーンを用いて直接両パターンを形成した試料も作製した。
【０１０６】
次に、この製法１および製法２で作製した母体積層体を格子状に切断して、電子部品本体成形体を得た。この電子部品本体成形体の両端面には、導体パターンの一端が交互に露出していた。
【０１０７】
次に、この電子部品本体成形体を大気中２５０℃または０．１Ｐａの酸素／窒素雰囲気中５００℃に加熱し、脱バインダ処理を行った。
【０１０８】
さらに、脱バイ後の電子部品本体成形体に対して、１０−７Ｐａの酸素／窒素雰囲気中、１２５０℃で２時間焼成し、さらに、１０−２Ｐａの酸素窒素雰囲気中にて９００℃で４時間の再酸化処理を行い電子部品本体を得た。次いで、この電子部品本体の端面にＣｕペーストを９００℃で焼き付け、さらにＮｉ／Ｓｎメッキを施し内部導体と接続する外部電極を形成した。
【０１０９】
このようにして得られた積層セラミックコンデンサの外形寸法は、幅０．８ｍｍ、長さ１．６ｍｍであった。また内部導体に起因する段差はなく、この内部導体７は湾曲することなく平坦であった。
【０１１０】
このとき焼成後の積層セラミックコンデンサを構成するセラミック層の厚みは２μｍ、内部導体の厚みは１．２μｍであった。積層数を表１に示した。
【０１１１】
（評価）
内部導体の導体占有率は、焼成後の試料を内部導体に平行に研磨して、内部導体の中央部から、０．１ｍｍ角の任意の箇所を５個所選択して顕微鏡観察により撮影した写真から単位面積あたりの値として求めた。一方、内部導体の周縁領域における導体占有率の低い部分については、内部導体に形成した全ての箇所を上記と同様の方法で写真撮影を行い単位面積当たりの値を求めた。導体占有率の低い部分の導体占有率は表１に示した。中央部は０．９５であった。
【０１１２】
また、導体占有率の低い部分の幅の割合であるＷ１／Ｗ０も表１に示した。これも焼成後の試料を内部導体に平行に研磨したものについて測定して求めた。
【０１１３】
次に、焼成後に得られた積層セラミックコンデンサについて、５０００個の試料を４０倍の双眼顕微鏡にて観察し積層セラミックコンデンサの端面のクラックの有無を評価した。また、各５００個の試料を積層セラミックコンデンサの端面及び側面からそれぞれ研磨し、内部導体の周縁領域を含む周囲のクラックおよびデラミネーションの有無を評価した。
【０１１４】
また、上記のようにして得られた積層セラミックコンデンサを用いて、耐熱衝撃性試験をＪＩＳ規格に基づいて行った。各試料数５００個について、温度（ΔＴ＝２２５℃）および温度（ΔＴ＝２８０℃）のときのクラックが発生した試料数を評価した。
【０１１５】
また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は、積層セラミックコンデンサの積層方向に対して、Ｘ線回折法による並傾法により測定した。
【０１１６】
静電容量はＬＣＲメータ（ＨＰ−４２８４Ａ）を用いて、周波数１ｋＨｚ、電圧０．５Ｖの条件で測定した。この場合、静電容量のばらつき（ＣＶ値：標準偏差×１００／平均値）も求めた。以上の結果をまとめて表１に示した。
【０１１７】
【表１】
表１の結果から、外部電極との接続端以外の周辺領域に、この内部導体の中央部よりも導体占有率の低い部分を設けた試料Ｎｏ．２〜１０では、クラックおよびデラミネーションの発生率が、焼成後および耐熱衝撃試験後（２２５℃）で、それぞれ０個／５０００個以下、０個／５００個以下であった。また、２８０℃においても５個／５００個以下であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−５０ＭＰａ（−は圧縮方向を表す）以上であった。また、静電容量は４．７μＦ以上、静電容量のばらつきは１．５％以下であった。
【０１１９】
特に、導体占有率の低い部分を内部導体の角部に設けた試料Ｎｏ．２〜４、７〜９では、クラックおよびデラミネーションの発生率が、焼成後および耐熱衝撃試験後（２２５℃）で、それぞれ０個／５０００個以下、０個／５００個以下であった。また、２８０℃においても２個／５００個以下であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−２０ＭＰａ（−は圧縮方向を表す）以上、静電容量は４．７μＦ以上、静電容量のばらつきは１．３％以下となりさらに改善できた。
【０１２０】
特に、静電容量のばらつきについては、上記した製法２の逐次積層により作製した試料が小さかった。また、内部導体の導体占有率の低い部分を作製する方法として、セラミックパターンを導体パターンの周縁領域に乗り上げて作製した試料の方が、スクリーン印刷を用いて直接作製した試料よりもクラックやデラミネーションの発生割合が低かった。
【０１２１】
一方、外部電極との接続端以外の周辺領域に、この内部導体の中央部よりも導体占有率の低い部分を設けなかった試料Ｎｏ．１では、静電容量は４．７５μＦと高かったものの、クラックおよびデラミネーションの発生率が、焼成後で２０個／５０００個、耐熱衝撃試験後（２２５℃）で２０個／５００個、また、２８０℃においても５０個／５００個であった。また、積層セラミックコンデンサの内部導体の周縁領域の内部応力は−３００ＭＰａ（−は圧縮方向を表す）であった。静電容量は４．７５μＦと高かったが、静電容量のばらつきが２％と大きかった。
【０１２２】
【発明の効果】
以上詳述したとおり、本発明によれば、セラミック層を薄層化して積層数を増加させた場合においても、内部導体の外部電極との接続端以外の周縁領域に、この内部導体の中央部よりも導体占有率の低い部分を設けることにより、内部導体の周縁領域においては、この内部導体の金属膜内にセラミック層が入り込み、このためセラミック層と内部導体とが積層方向に強固に密着されるとともに、内部導体中に入り込むセラミック層のために内部導体の周縁領域では中央部から端部にかけて内部導体の熱膨張係数を漸次その周縁のセラミック層に近づけた状態に形成できる。つまり、この界面部分の熱膨張係数はセラミック層と内部導体の熱膨張係数の中間の値となる。
【０１２３】
こうしてセラミック層と内部導体とが交互に積層され静電容量を発現する容量部と、この容量部の周囲に形成され内部導体数が容量部よりも少ないか若しくは積層方向に全く介在しない非容量部との界面部分において、積層によって累積したセラミック層と内部導体との熱膨張係数差に起因する歪みを緩和できることから界面部分におけるクラックやデラミネーションを抑制することができる。
【図面の簡単な説明】
【図１】本発明の積層型電子部品の概略断面図である。
【図２】本発明の電子部品本体の内部の平面図である。
【図３】本発明の積層型電子部品を一括積層にて製造するための工程図である。
【図４】セラミックグリーンシート上の導体パターン周囲に形成された本発明のセラミックパターンを示す概略平面図である。
【図５】導体パターンに隣接して形成されたセラミックパターンの断面図である。
【図６】本発明の、導体パターンを形成した後にセラミックパターンを形成し、逐次積層を行い、積層型電子部品を製造するための工程図である。
【図７】図６の積層型電子部品の製法において、キャリアフィルムのついたセラミックグリーンシートを用い、重ね合わせ後に剥離する工程を具備する工程図である。
【符号の説明】
１ 電子部品本体
３ 外部電極
５ セラミック層
７ 内部導体
１１ 接続端
１３、３４、５６ 周縁領域
１５ 中央部
１７ 導体占有率の低い部分
１８ 非接続端
１９、３７ 角部
３１、５３ａ、５３ｂ セラミックグリーンシート
３３、５５ 導体パターン
３５、５９ セラミックパターン
３９、６３ 母体積層体
４０、６０ 乗り上げ部分
Claims (22)
- それぞれ略矩形状のセラミック層と内部導体とを交互に積層してなる直方体状の電子部品本体と、該電子部品本体の端部にそれぞれ設けられ、前記内部導体と交互に接続する一対の外部電極とを具備する積層型電子部品であって、前記内部導体の前記外部電極との接続端以外の周縁領域に、該内部導体の中央部よりも導体占有率の低い部分を設けたことを特徴とする積層型電子部品。
- 内部導体の導体占有率の低い部分が、外部電極との非接続端の角部に設けられていることを特徴とする請求項１記載の積層型電子部品。
- 内部導体の導体占有率の低い部分の導体占有率が７０％以下であることを特徴とする請求項１または２に記載の積層型電子部品。
- 導体占有率の低い部分以外の内部導体の導体占有率が７５％以上であることを特徴とする請求項１乃至３のうちいずれか記載の積層型電子部品。
- 内部導体の外部電極との非接続端の幅をＷ０、前記内部導体の導体占有率の低い部分の前記非接続端に沿った最大幅をＷ１としたときに、Ｗ１／Ｗ０≧０．０１の関係を満足することを特徴とする請求項１乃至４のうちいずれか記載の積層型電子部品。
- セラミック層の面積をＡ０、前記セラミック層に対する内部導体の占有面積をＡ１とした時に、Ａ１／Ａ０≧０．６の関係を満足することを特徴とする請求項１乃至５のうちいずれか記載の積層型電子部品。
- 内部導体の厚みが２μｍ以下であることを特徴とする請求項１乃至６のうちいずれか記載の積層型電子部品。
- セラミック層の厚みが４μｍ以下であることを特徴とする請求項１乃至７のうちいずれか記載の積層型電子部品。
- セラミック層の厚みをｔ１、内部導体の厚みをｔ２としたときに、ｔ２／ｔ１≧０．２の関係を満足することを特徴とする請求項１乃至８のうちいずれか記載の積層型電子部品。
- 積層数が１００層以上であることを特徴とする請求項１乃至９のうちいずれか記載の積層型電子部品。
- セラミックグリーンシートが複数積層されたグリーン積層体の内部に、略長方形状の導体パターンと該導体パターンの少なくとも周囲にセラミックパターンとを具備してなる母体積層体を形成する工程と、該母体積層体を前記導体パターンの長辺方向の略中央で切断して電子部品本体成形体を形成する工程と、該電子部品本体成形体を焼成する工程とを具備する積層型電子部品の製法であって、前記セラミックパターンを前記導体パターンの周縁領域に乗り上げた状態で形成したことを特徴とする積層型電子部品の製法。
- セラミックパターンの導体パターン上への乗り上げ部分が、前記導体パターンの角部であることを特徴とする請求項１１に記載の積層型電子部品の製法。
- 導体パターンの切断方向の幅をＷＧ０、前記導体パターンの同方向の角部におけるセラミックパターンの重なった最大幅をＷＧ１としたときに、ＷＧ１／ＷＧ０≧０．０１の関係を満足することを特徴とする請求項１１または１２に記載の積層型電子部品の製法。
- 電子部品本体成形体におけるセラミックグリーンシートの面積をＡＧ０、該セラミックグリーンシート上に形成される導体パターンの面積をＡＧ１としたときに、ＡＧ１／ＡＧ０≧０．６の関係を満足することを特徴とする請求項１１乃至１３のうちいずれか記載の積層型電子部品の製法。
- 母体積層体が、
（ａ）セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、
（ｂ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、
（ｃ）前記導体パターンおよび前記セラミックパターンが形成されたセラミックグリーンシートを積層する工程とを経て作製されることを特徴とする請求項１１乃至１４のうちいずれか記載の積層型電子部品の製法。 - 母体積層体が、
（ａ）支持体上にセラミックグリーンシートを載置する工程と、
（ｂ）該セラミックグリーンシートの主面上に導体ペーストを印刷して導体パターンを所定間隔をおいて複数形成する工程と、
（ｃ）前記セラミックグリーンシートの主面上における前記導体パターンの少なくとも周縁部にセラミックペーストを印刷してセラミックパターンを形成する工程と、
（ｄ）前記導体パターンが形成された前記セラミックグリーンシートの上面に、別のセラミックグリーンシートを重ね合わせる工程と、
（ｅ）（ｂ）乃至（ｄ）工程を繰り返す工程とを具備して作製されることを特徴とする請求項１１乃至１５のうちいずれか記載の積層型電子部品の製法。 - 導体パターンが、平面的に見て略長方形状であり、セラミックペーストを前記導体パターンの長辺方向に向かって印刷することを特徴とする請求項１１乃至１６のうちいずれか記載の積層型電子部品の製法。
- 導体パターンおよびセラミックパターンの端部が傾斜面で接していることを特徴とする請求項１１乃至１７のうちいずれか記載の積層型電子部品の製法。
- 導体パターンの周縁領域に乗り上げたセラミックパターンの厚みが導体パターンの厚みよりも薄く、かつ前記乗り上げたセラミックパターン以外は前記導体パターンとセラミックパターンとは実質同一厚みであることを特徴とする請求項１１乃至１８のうちいずれか記載の積層型電子部品の製法。
- 導体パターンの厚みが２μｍ以下であることを特徴とする請求項１１乃至１９のうちいずれか記載の積層型電子部品の製法。
- セラミックグリーンシートの厚みが５μｍ以下であることを特徴とする請求項１１乃至２０のうちいずれか記載の積層型電子部品の製法。
- 積層数が１００層以上であることを特徴とする請求項１１乃至２１のうちいずれか記載の積層型電子部品の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003151447A JP4359914B2 (ja) | 2003-05-28 | 2003-05-28 | 積層型電子部品およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003151447A JP4359914B2 (ja) | 2003-05-28 | 2003-05-28 | 積層型電子部品およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004356333A true JP2004356333A (ja) | 2004-12-16 |
| JP4359914B2 JP4359914B2 (ja) | 2009-11-11 |
Family
ID=34046967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003151447A Expired - Fee Related JP4359914B2 (ja) | 2003-05-28 | 2003-05-28 | 積層型電子部品およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4359914B2 (ja) |
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|---|---|
| JP4359914B2 (ja) | 2009-11-11 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051007 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080530 |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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