JP2004349671A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供すること。
【解決手段】第１強磁性膜２８と、前記第１強磁性膜２８上に形成されたトンネルバリア膜２９と、前記トンネルバリア膜２９上に形成された第２強磁性膜３０とを備えるメモリセル２７と、少なくとも前記第２強磁性膜３０の側面を取り囲むようにして形成された側壁絶縁膜４０と、前記メモリセル２７及び前記側壁絶縁膜４０を被覆するように形成された層間絶縁膜４１とを具備することを特徴としている。
【選択図】 図１
【解決手段】第１強磁性膜２８と、前記第１強磁性膜２８上に形成されたトンネルバリア膜２９と、前記トンネルバリア膜２９上に形成された第２強磁性膜３０とを備えるメモリセル２７と、少なくとも前記第２強磁性膜３０の側面を取り囲むようにして形成された側壁絶縁膜４０と、前記メモリセル２７及び前記側壁絶縁膜４０を被覆するように形成された層間絶縁膜４１とを具備することを特徴としている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関するもので、例えば磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）の備える磁気抵抗素子とその周囲の構造に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを２進の情報“１”、“０”に対応させて行う。記録情報の書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
【０００４】
ＭＲＡＭは、完全な不揮発性であり、また１０１５回以上の書き換えが可能である。更に、非破壊読み出しが可能であり、リフレッシュ動作を必要としない。従って、読み出しサイクルを短くすることが可能である。また、電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。このように、ＭＲＡＭは従来の誘電体を用いた半導体メモリとその機能を比較すると、多くの利点を有している。ＭＲＡＭの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と同程度となりうることが予想される。従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、ＬＳＩ混載用途、さらにはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【０００５】
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに強磁性トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ： 以下ＭＴＪと略記）を用いている（例えば、非特許文献１参照）。ＭＴＪは、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。ＭＴＪの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ（例えば非特許文献２参照）が知られている。
【０００６】
従来のスピンバルブ構造を有するＭＴＪ素子の形成方法について、以下簡単に説明する。
【０００７】
まず、半導体基板上に選択トランジスタを形成し、引き続き層間絶縁膜、ローカル配線、書き込み配線、及びコンタクトプラグを形成する。そして、層間絶縁膜上に引き出し配線となる非磁性導電膜を形成する。
【０００８】
次に、引き出し配線上に、固着層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）となる強磁性層を形成し、更に固着層上にトンネルバリア膜となる絶縁膜を形成する。引き続き、トンネルバリア膜上に記録層（ｆｒｅｅ ｌａｙｅｒ）となる強磁性層を形成する。
【０００９】
更に、フォトリソグラフィ技術とイオンミリングとにより、記録層、トンネルバリア膜、及び固着層をパターニングする。これによりＭＴＪ素子が完成する。
【００１０】
次に、ＭＴＪ素子を保護するためのＳｉＯ２膜をＭＴＪ素子上に形成した後、フォトリソグラフィ技術とエッチングとによりＳｉＯ２膜及び非磁性導電膜をパターニングする。これにより引き出し配線が完成する。
【００１１】
その後は、ＭＴＪ素子を被覆する層間絶縁膜を形成し、更に記録層に達するコンタクトプラグを層間絶縁膜中に形成する。
以上のようにしてＭＴＪ素子は形成される。
【００１２】
【非特許文献１】
“ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２０００ Ｄｉｇｅｓｔ Ｐａｐａｒ”， ＴＡ７．２
【００１３】
【非特許文献２】
“Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ”， １９９７年， ３６号， ｐ．２００
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＲＡＭであると、以下のような問題があった。
【００１５】
まず、トンネルバリア膜を介して対向する上下の強磁性層が、端部で電気的にショートする場合がある。そのため、ＭＲＡＭの製造歩留まりが著しく低下する。これは、主にイオンミリングにより接合部のエッチングを行う際、金属を含む残渣がトンネルバリア近傍にある確率で残留することが原因である。トンネルバリア膜の厚さは１〜１．５ｎｍ程度と非常に薄い。すなわち、上下の強磁性層は１〜１．５ｎｍという非常に小さい距離で隣接している．このため、残渣のサイズが１〜１．５ｎｍを上回るとショートが発生する。しかし、大規模なＭＲＡＭにおいては、この不良を回避することは不可能に近く、ＭＲＡＭの集積度が高くなればなるほど、良品を取得するのが加速度的に困難になるという問題があった。
【００１６】
上記のショートの問題は、例えばイオンミリング工程にてイオンを例えば４５°程度で入射することにより解決できると考えられる。この場合、ＭＴＪの側面にはテーパー角を付与される。その結果、不良が発生する確率を大きく低減すると思われる。しかし、ギガビットクラスのＭＲＡＭにおいては、ＭＴＪ素子のサイズは例えば０．１μｍ×０．２μｍ程度である。そして、隣接するＭＴＪ素子間距離は０．１μｍ程度である。すると、隣接するＭＴＪ素子間の電気的ショートを回避するためには、イオンミリング工程でのイオンの入射角度は，出来るだけ基板面に対して垂直方向から入射することが望ましい。すなわち、ＭＴＪ素子間でのショートと強磁性層間でのショートとが、トレードオフの関係を有するという問題があった。
【００１７】
この発明は、上記事情に鑑みてなされたもので、その目的は、製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、少なくとも前記第２強磁性膜の側面を取り囲むようにして形成された側壁絶縁膜と、前記メモリセル及び前記側壁絶縁膜を被覆するように形成された層間絶縁膜とを具備することを特徴としている。
【００１９】
またこの発明の第２の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、少なくとも前記第２強磁性膜の側面を取り囲むようにして形成され、金属元素を含む側壁絶縁膜とを具備することを特徴としている。
【００２０】
更にこの発明の第３の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、前記第２強磁性膜の周囲を取り囲むようにして前記トンネルバリア膜上に形成された側壁絶縁膜とを具備することを特徴としている。
【００２１】
上記のような構成であると、第２強磁性膜の周囲は、側壁絶縁膜によって取り囲まれている。従って、例えばＡｒイオンミリング工程等において、トンネルバリア膜の側壁に残渣が残ったとしても、第１、第２強磁性膜間でショートが発生することを抑制できる。その結果、半導体記憶装置の製造歩留まりが向上出来る。
【００２２】
また、この発明の第４の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成され、酸素元素を含むトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルを具備し、前記トンネルバリア膜の面内端縁部における単位面積あたりのトンネル抵抗は、面内中央部よりも高いことを特徴としている。
【００２３】
上記のような構成であると、面内端部において、トンネルバリア膜のトンネル抵抗が、面内中央部よりも高い。従って、書き込み電流に対する、スピンの向きが乱れがちなメモリセル端部の影響を低減でき、製造歩留まりが改善される。
【００２４】
この発明の第５の態様に係る半導体記憶装置の製造方法は、半導体層上に第１強磁性層を形成する工程と、前記第１強磁性層上にトンネルバリア層を形成する工程と、前記トンネルバリア膜上に第２強磁性層を形成する工程と、前記第２強磁性層をパターニングして、前記トンネルバリア層の一部を露出させる工程と、前記トンネルバリア層上に、前記第２強磁性層の側壁を取り囲むようにして側壁絶縁膜を形成する工程と、前記トンネルバリア層及び前記第１強磁性層をパターニングする工程とを具備することを特徴としている。
【００２５】
上記のような構成であると、第２強磁性層の周囲は、側壁絶縁膜によって取り囲まれている。従って、例えばＡｒイオンミリング工程等において、トンネルバリア膜の側壁に残渣が残ったとしても、第１、第２強磁性層間でショートが発生することを抑制できる。その結果、半導体記憶装置の製造歩留まりが向上出来る。また、第１、第２強磁性膜間でのショートを防止できるので、第１強磁性層の側面を、ほぼ垂直にパターニング出来る。従って、第１強磁性層の形状制御が容易となり、半導体記憶装置の動作信頼性を向上できる。
【００２６】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２７】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１はＭＲＡＭのメモリセルの断面図である。
【００２８】
図示するように、半導体基板１０中には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによって周囲を取り囲まれた素子領域ＡＡ内に、スイッチングトランジスタ１１が形成されている。スイッチングトランジスタ１１は、半導体基板１０の表面内に形成された不純物拡散層１２、図示せぬゲート絶縁膜、及びゲート電極１３を備えている。ゲート電極１３はワード線として機能するものであり、容易軸方向（紙面に対して垂直方向）に沿ってストライプ状に形成されている。
【００２９】
また半導体基板１０上には層間絶縁膜１４が形成されている。層間絶縁膜１４は、スイッチングトランジスタ１１を被覆しており、また層間絶縁膜１４内には、コンタクトプラグ１５が形成されている。コンタクトプラグ１５は、スイッチングトランジスタ１１の不純物拡散層１２の一方（ドレイン領域）に接続されている。
【００３０】
層間絶縁膜１４上には、コンタクトプラグ１５に接続された金属配線層１６が形成されている。更に、層間絶縁膜１７が層間絶縁膜１４上に形成されている。層間絶縁膜１７は、金属配線層１６を被覆しており、また層間絶縁膜１７内には、コンタクトプラグ１８が形成されている。コンタクトプラグ１８は、金属配線層１６に接続されている。
【００３１】
層間絶縁膜１７上には、コンタクトプラグ１８に接続された金属配線層１９、金属配線層１９と電気的に分離された金属配線層２０が形成されている。金属配線層２０は書き込みワード線として機能するものであり、容易軸方向に沿ってストライプ状に形成されている。更に、層間絶縁膜２１が層間絶縁膜１７上に形成されている。層間絶縁膜２１は金属配線層１９、２０を被覆しており、また層間絶縁膜２１内にはコンタクトプラグ２２が形成されている。コンタクトプラグ２２は、金属配線層１９と接続されている。
【００３２】
層間絶縁膜２１上には、コンタクトプラグ２２に接続された非磁性導電膜２３が形成されている。非磁性導電膜２３は引き出し配線として機能するものであり、例えば膜厚３ｎｍのＴａ層２４、膜厚３０ｎｍのＡｌ層２５、及び膜厚３０ｎｍのＴａ層２６が順次形成された多層膜で形成される。また非磁性導電膜２３上には磁気抵抗素子２７が形成されている。磁気抵抗素子２７は、層間絶縁膜２１及び非磁性導電膜２３を挟んで金属配線層２０と重なるようにして形成されている。磁気抵抗素子２７は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばＭＴＪ素子である。
【００３３】
磁気抵抗素子２７の構造について、図１、図２を用いて説明する。図２は、特に磁気抵抗素子２７に着目した半導体記憶装置の斜視図である。
【００３４】
図示するように、磁気抵抗素子２７は、長軸が容易軸方向に沿った略楕円の形状を有している。そして、非磁性導電膜２３上に形成された固着層２８、固着層２８上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された記録層３０を含んでいる。固着層２８は、例えば膜厚３ｎｍのパーマロイ（Ｐｙ：ＮｉＦｅ合金）で形成されたシード層（またはバッファ層）３１、膜厚１５ｎｍのＩｒＭｎで形成された反強磁性層３２、及び膜厚５ｎｍのＣｏＦｅ層で形成された固着強磁性層３３が順次形成された積層膜により形成されている。トンネルバリア膜２９は、例えば膜厚１〜１．５ｎｍ程度のＡｌ２Ｏ３層で形成される。記録層３０は、例えば膜厚４ｎｍのＣｏＦｅ層３４、膜厚２０ｎｍのＰｙ層３５が順次形成された積層膜により形成されている。
【００３５】
固着層２８及びトンネルバリア膜２９の表面積は互いにほぼ同一であり、互いに重なり合っている。記録層３０は、固着層２８及びトンネルバリア膜２９よりも表面積は小さく、トンネルバリア膜２９上に完全に戴置された格好となっている。以上のようにして、磁気抵抗素子２７が形成されている。
【００３６】
記録層３０上には、キャップ層３６が形成されている。キャップ層３６は、例えば膜厚２０ｎｍのＴａ層３７、膜厚５０ｎｍのＡｌ層３８、及び膜厚１０ｎｍのＴａ層３９が順次形成された多層膜で形成されている。またトンネルバリア膜２９上には、少なくとも記録層３０の周囲を取り囲むようにして側壁絶縁膜４０が形成されている。側壁絶縁膜４０は、例えばＡｌ２Ｏ３膜で形成される。
【００３７】
また非磁性導電膜２３上には、磁気抵抗素子２７、キャップ層３６、及び側壁絶縁膜４０を被覆するようにして、ＳｉＯ２膜４１が形成されている。ＳｉＯ２膜４１は、磁気抵抗素子２７を保護するためのものである。更に層間絶縁膜２１上には、非磁性導電膜２３及びＳｉＯ２膜４１を被覆するようにして、層間絶縁膜４２が形成されている。そして、コンタクトプラグ４３が、層間絶縁膜４２及びＳｉＯ２膜４１内に形成されている。コンタクトプラグ４３は、層間絶縁膜４２の表面から、キャップ層３６のＴａ層３９に達している。層間絶縁膜４２上には、コンタクトプラグ４３に接続されるビット線４４が形成されている。
【００３８】
以上のようにして、磁気抵抗素子２７とスイッチングトランジスタ１１を含むメモリセルが形成されている。磁気抵抗素子２７の固着層２８のスピンの向きは、予め所定の向きに向くよう設定されている。その上で、記録層３０のスピンの向きを固着層２８に対して平行、または反平行とすることで、２つの状態を作り出し、“０”データ、または“１”データが磁気抵抗素子２７に書き込まれる。
【００３９】
次に、図１、図２に示す半導体記憶装置の製造方法について、図３並びに図４乃至図１５を用いて説明する。図３は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図４乃至図１５は製造工程を順次示す断面図である。なお、図５乃至図１５では、金属配線層１９、２０以下のレベルにある構造は省略する。
【００４０】
まず、図３におけるステップＳ１において、選択トランジスタ１１及びコンタクトプラグを形成する。すなわち図４に示すように、半導体基板１０内に素子分離領域ＳＴＩを形成する。そして、素子分離領域ＳＴＩによって取り囲まれた素子領域ＡＡ上に、選択トランジスタ１１を周知の方法によって形成する。選択トランジスタ１１のゲート電極１３は、容易軸方向に沿ったストライプ状の形状に形成される。次に半導体基板１０上に、層間絶縁膜１４を形成する。層間絶縁膜１４は選択トランジスタ１１を被覆する。その後、層間絶縁膜１４内にコンタクトプラグ１５を形成する。コンタクトプラグ１５は選択トランジスタのドレイン領域１２に接続される。
【００４１】
次に層間絶縁膜１４上に金属配線層１６を形成する。金属配線層１６はコンタクトプラグ１５に接続される。そして層間絶縁膜１４上に層間絶縁膜１７を形成する。引き続き、層間絶縁膜１７内にコンタクトプラグ１８を形成する。コンタクトプラグ１８は金属配線層１６に接続される。
【００４２】
次に層間絶縁膜１７上に、金属配線層１９、２０を形成する。金属配線層１９はコンタクトプラグ１８に接続されている。金属配線層２０は、金属配線層１９と分離されており、容易軸方向に沿ったストライプ状の形状に形成され、且つ、ゲート電極１３の直上に位置する。その後、層間絶縁膜１７上に層間絶縁膜２１を形成する。層間絶縁膜２１は、金属配線層１９、２０を被覆する。引き続き、層間絶縁膜２１内にコンタクトプラグ２２を形成する。コンタクトプラグ２２は金属配線層１９に接続される。
【００４３】
次に、図３におけるステップＳ２において、層間絶縁膜２１上に非磁性層及び強磁性層を形成する。すなわち図５に示すように、層間絶縁膜２１及びコンタクトプラグ２２上に、非磁性導電膜を形成する。より具体的には、例えば膜厚３ｎｍのＴａ層２４、膜厚３０ｎｍのＡｌ層２５、膜厚３０ｎｍのＴａ層２６を順次、スパッタリング法により形成する。非磁性導電膜は、引き出し配線を形成するためのものである。引き続き、非磁性導電膜上に強磁性層を形成する。より具体的には、例えば膜厚３ｎｍのシード層３１、膜厚１５ｎｍの反強磁性層３２、膜厚５ｎｍの固着強磁性層３３を順次、スパッタリング法により堆積する。これらシード層３１、反強磁性層３２、及び固着強磁性層３３を含む多層膜は、磁気抵抗素子の固着層を形成するためのものである。
【００４４】
更に、固着強磁性層３３上にトンネルバリア膜２９を形成する（ステップＳ３）。トンネルバリア膜２９は例えば次にようにして形成される。すなわち、固着強磁性層３３上に例えば膜厚１〜１．５ｎｍ程度のＡｌ層をスパッタリングにより形成する。そしてＡｌ層をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）法によりプラズマ酸化する。その結果、Ａｌ層が酸化されて、トンネルバリア膜２９となるＡｌ２Ｏ３層が形成される。勿論、Ａｌを酸化するのではなく、例えばスパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりＡｌ２Ｏ３層を強磁性層に堆積しても良い。その結果、図５に示す構造が完成する。
【００４５】
次に、図３におけるステップＳ４において、トンネルバリア膜２９上に強磁性層及び非磁性層を形成する。すなわち図６に示すように、トンネルバリア膜２９上に、例えば膜厚４ｎｍのＣｏＦｅ層３４及び膜厚２０ｎｍのパーマロイ層３５を順次、スパッタリング法により堆積する。この多層膜は、磁気抵抗素子の記録層を形成するためのものである。引き続き、パーマロイ層３５上に非磁性導電膜を形成する。具体的には、例えば膜厚２０ｎｍのＴａ層３７、膜厚５０ｎｍのＡｌ層３８、及び膜厚１０ｎｍのＴａ層３９を順次、スパッタリング法により堆積する。この非磁性導電膜は、キャップ層を形成するためのものである。その結果、図６に示す構造が完成する。
【００４６】
次に、図３におけるステップＳ５において、非磁性導電膜上にフォトレジストを塗布し、更にフォトレジストをパターニングする。すなわち、Ｔａ層３９上にフォトレジスト５０を塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジスト５０を図７に示すような磁気抵抗素子の形成パターンにパターニングする。このパターンは、図２に示すような、長軸が容易軸方向に沿った楕円のパターンである。勿論、長方形等、他の形状であっても良い。
【００４７】
次に、図３におけるステップＳ６において、非磁性導電膜及び強磁性層をパターニングして、キャップ層３６及び記録層３０を形成する。すなわち図８に示すように、フォトレジスト５０をマスクに用いたＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）またはＡｒイオンミリングを用いてエッチングを行う。このエッチングは、トンネルバリア膜２９が露出されるまで行う。その結果、Ｔａ層３９、３７及びＡｌ層３８がパターニングされて、キャップ層３６が形成される。またＰｙ層３５及びＣｏＦｅ層３４がパターニングされて、磁気抵抗素子の記録層３０が形成される。
【００４８】
その後レジスト５０を除去する（ステップＳ７）。
【００４９】
次に図３におけるステップＳ８において、Ａｌ層を形成する。すなわち図９に示すように、トンネルバリア膜２９、記録層３０、及びキャップ層３６上に、膜厚５ｎｍ程度のＡｌ層５１をスパッタリング法により堆積する。この際、記録層３０側面のＡｌ層５１膜厚は３ｎｍ程度である。トンネルバリア膜２９上及びキャップ層３６上に形成されるＡｌ層５１の膜厚と、記録層３０側面及びキャップ層３６側面に形成されるＡｌ層５１の膜厚との関係は、スパッタリング時のＡｌの堆積条件によって変化させることが出来る。例えば、ターゲットと半導体基板との距離等によって制御可能である。
【００５０】
次に図３におけるステップＳ９において、Ａｌ層を酸化してＡｌ２Ｏ３層４０を形成する。すなわち図１０に示すように、ＩＣＰ法を用いてＡｌ層５１をプラズマ酸化する。これにより、Ａｌ層５１はＡｌ２Ｏ３層４０となり、また記録層３０及びキャップ層３６は、Ａｌ２Ｏ３層４０により被覆される。
【００５１】
なお、ステップＳ８、Ｓ９におけるＡｌ層５１の形成工程及びＡｌ層５１の酸化工程は、大気に晒すことなく行うことが望ましい。そのために、スパッタリングとプラズマ酸化処理とを連続的に行うことの出来る半導体製造装置を用意する必要がある。この製造装置は、例えばスパッタリング室と酸化室とを有し、更に半導体基板を外気に晒すことなく両者の間を搬送出来る機構を有するものである。そして、まずスパッタリング室内でＡｌ層５１を形成した後、当該半導体製造装置から外部に取り出すことなく酸化室へ搬送し、Ａｌ層５１のプラズマ酸化を行う。
【００５２】
次に図３におけるステップＳ１０において、ＡｒイオンミリングまたはＲＩＥ法を用いてＡｌ２Ｏ３層４０をエッチングして側壁絶縁膜を形成する。引き続き、ステップＳ１１において、Ａｒイオンミリングを用いてトンネルバリア膜２９のエッチングを行う。本実施形態において、トンネルバリア膜２９はＡｌ２Ｏ３で形成されているので、両者のエッチングは同様の条件で連続的に行うことが可能である。その結果、図１１に示すように、Ａｌ２Ｏ３層４０はトンネルバリア膜２９上で且つ記録層３０側面及びキャップ層３６一部の側面にのみ残存する。更にＡｌ２Ｏ３層４０は、記録層３０の周囲を取り囲むようにして残存する。
【００５３】
次に図３におけるステップＳ１２において、強磁性層をパターニングして固着層を形成する。すなわち、ＡｒイオンミリングまたはＲＩＥ法を用いて、強磁性層のエッチングを行う。その結果、図１２に示すような固着層２８が形成される。なお、固着層２８の側面はＡｌ２Ｏ３層４０の側面と同一面上に位置するように形成される。従って、固着層２８の幅は、記録層３０の幅よりもＡｌ２Ｏ３層４０の幅の２倍だけ広く形成される。本工程により、図２に示したような、長軸が容易軸方向に沿った楕円形状の磁気抵抗素子２７が完成する。なお、後述するように、漏れ磁界による影響を制御し、漏れ磁界による影響の磁気抵抗素子毎のバラツキを低減するためには、上記のように固着層２８を形成する積層膜全てをパターニングしても良いが、ステップＳ１２において、少なくとも固着強磁性層３３がパターニングされていれば足りる。この際、固着強磁性層３３の幅は、記録層３０の幅よりもＡｌ２Ｏ３層４０の幅の２倍だけ広く形成される。
【００５４】
次に図３におけるステップＳ１３において、保護絶縁膜を形成する。すなわち図１３に示すように、Ｔａ層２６上に、磁気抵抗素子２７を被覆するようにしてＳｉＯ２膜４１をスパッタリング法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００５５】
引き続きステップＳ１４において、ＳｉＯ２膜４１上にフォトレジスト５２を塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジスト５２を図１３に示すようにパターニングする。
【００５６】
次に図３におけるステップＳ１５において、フォトレジスト５２をマスクに用いたＲＩＥ法等の異方性のエッチングにより、ＳｉＯ２膜４１パターニングする。その結果、図１４に示すような保護絶縁膜４１が完成する。その後フォトレジスト５２を除去する（ステップＳ１６）。
【００５７】
次に図３におけるステップＳ１７において、保護絶縁膜４１をマスクに用いたＲＩＥ法やイオンミリングにより、非磁性導電膜２３をパターニングする。その結果、図１５に示すような引き出し配線２３が完成する。
【００５８】
その後は、層間絶縁膜２１上に層間絶縁膜４２を形成する。そして、フォトリソグラフィ技術とＲＩＥ法とを用いて、磁気抵抗素子２７に達するコンタクトホールを形成する。更にコンタクトホールを導電物で埋め込むことでコンタクトプラグ４３を形成する。その後、層間絶縁膜４２上にビット線４４を形成して、図１に示すＭＲＡＭが完成する。
【００５９】
上記のように、この発明の第１の実施形態によれば、ＭＲＡＭの製造歩留まりを向上できる。この点について以下説明する。
【００６０】
まず、磁気抵抗素子２７において、トンネルバリア膜２９を介在して対向する２つの強磁性層の少なくともいずれか一方の側面に、側壁絶縁膜４０が形成されている。本実施形態においては、側壁絶縁膜４０は記録層３０の側面に形成され、記録層３０の周囲を取り囲んでいる。従って、図１２で説明したＡｒイオンミリング工程において、磁気抵抗素子２７の周囲に残渣が残存したとしても、その残渣が固着層２８と、側壁絶縁膜４０よりも高い位置にあるキャップ層３６とに接する大きさで無い限り、固着層２８と記録層３０との間のショートを防止できる。例えば本実施形態の場合であると、側壁絶縁膜４０の高さは約８０ｎｍ程度である。従って、Ａｒイオンミリング時に残留する残渣の大きさが８０ｎｍ程度以上でない限り、固着層２８と記録層３０との間のショートの発生を抑制出来る。従来構成であると、トンネルバリア膜の膜厚と同程度の１〜１．５ｎｍの大きさの残渣がショートの原因であった。従って、本実施形態に係る構成であると、従来に比して残渣の除去の難易度が大幅に低減される。その結果、ＭＲＡＭの製造歩留まりが向上され、特に大規模なＭＲＡＭにおいて効果的に向上できる。
【００６１】
また、側壁絶縁膜４０を形成することによってショートの発生を抑制している。従って、図１２で説明したＡｒイオンミリングを斜め方向から行う必要がない。すなわち、Ａｒイオンミリングを半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子２７の側面は、半導体基板面に対してほぼ垂直になる。その結果、隣接する磁気抵抗素子２７間でのショートの発生を抑制でき、ＭＲＡＭの製造歩留まり向上に寄与する。
【００６２】
更に、本実施形態に係る製造方法であると、磁気抵抗素子２７の側壁に形成したＡｌ層５１を酸化することによって、側壁絶縁膜４０を形成している。この製造方法であると、酸化はＡｌ層５１の外側面から徐々に進む。そして、最終的にはＡｌ層５１の全てが酸化され、Ａｌ２Ｏ３層４０が形成される。この際、トンネルバリア膜２９であるＡｌ２Ｏ３層の端部にも酸素が導入される。トンネルバリア膜２９は、記録層３０をＡｒイオンミリングによってパターニングする際に、その表面をＡｒイオンによって叩かれるためダメージを受ける。その結果、トンネルバリア膜２９の端部では酸素が欠損する場合がある。すると、Ａｌ２Ｏ３層４０の絶縁性が著しく失われ、記録層３０と固着層２８との間がショートする虞がある。しかし本実施形態に係る製造方法であると、Ａｌ層５１を酸化する際に、トンネルバリア膜２９端部にも酸素が導入される。従って、Ａｌ２Ｏ３層４０は十分に絶縁性を保持する。その結果、記録層３０と固着層２８との間を電気的に十分に分離することが出来る。すなわち、磁気抵抗素子２７内でのショートの発生を防止出来、ＭＲＡＭの製造歩留まりを向上できる。
【００６３】
更にこの発明の第１の実施形態によれば、ＭＲＡＭの動作信頼性を向上できる。この点について以下説明する。
【００６４】
本実施形態に係る製造方法であると、図１２で説明したＡｒイオンミリングを、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子２７の記録層３０の形状制御が容易である。そのため、書き込みに必要な電流値が、磁気抵抗素子毎にばらつくことを抑制することが可能である。その結果、ＭＲＡＭの書き込み動作マージンを広くすることが出来、ＭＲＡＭの動作信頼性を向上できる。
【００６５】
更に、上記のように記録層３０の形状制御が容易であるため、記録層３０に対する固着層２８の横方向への拡がり幅を制御し易い。従って、固着層２８からの漏れ磁界等による影響の、磁気抵抗素子毎のばらつきを低減できる。その結果、ＭＲＡＭの書き込み動作マージンを広く出来、ＭＲＡＭの動作信頼性を向上できる。
【００６６】
次に、この発明の第２の実施形態に係る半導体記憶装置の製造方法について、図１６並びに図１７及び図１８を用いて説明する。図１６は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図１７及び図１８は製造工程の一部を順次示す断面図である。本実施形態は、上記第１の実施形態で説明した図１、図２に示すＭＲＡＭの別の製造方法を説明するためのものである。
【００６７】
まず、上記第１の実施形態で説明したステップＳ１〜Ｓ８の工程を経て、図９に示す構造を得る。その後図１６におけるステップＳ２０において、Ａｌ層５１をエッチングする。すなわち図１７に示すように、ＡｒイオンミリングまたはＲＩＥ法によりＡｌ層５１をエッチングする。その結果、図示するように、Ａｌ層５１は、トンネルバリア膜２９上で且つ記録層３０及びキャップ層３６の側面にのみ残存する。更にＡｌ層５１は、記録層３０の周囲を取り囲むようにして残存する。
【００６８】
次に図１６におけるステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層を形成する。すなわち、例えばＩＣＰ法等を用いてＡｌ層５１をプラズマ酸化する。その結果、図１８に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。
【００６９】
なお本実施形態に係る製造方法においても、ステップＳ８、Ｓ２０、Ｓ２１の工程は大気に晒すことなく行うことが望ましい。そのために、スパッタリング、プラズマ酸化処理、及びＲＩＥまたはイオンミリングを連続的に行うことの出来る半導体製造装置を用意する必要がある。そして、この半導体製造装置内部において一連の処理を行う。但し、ＲＩＥとイオンミリングとを比較した場合、ＲＩＥの方がより好ましい。
【００７０】
次にステップＳ１１において、トンネルバリア膜２９をパターニングすることで、図１１に示す構造が得られる。その後は、第１の実施形態と同様に、ステップＳ１２〜Ｓ１７の工程を経ることにより、図１及び図２に示すＭＲＡＭが完成する。
【００７１】
本実施形態によれば、上記第１の実施形態と同様の効果が得られると同時に、ＭＲＡＭの動作信頼性を更に向上させることが出来る。この点につき以下説明する。
【００７２】
本実施形態に係る製造方法であると、Ａｌ層５１のエッチングを行った後に、Ａｌ層５１の酸化を行い、Ａｌ２Ｏ３層４０を形成している。従って、第１の実施形態のように固着層２８をパターニングする前のＡｌ２Ｏ３層４０のエッチング工程が必要ない。そして、ＡｌはＡｌ２Ｏ３に比して、Ａｒイオンミリングの際のエッチングレートが早い。従って、固着層２８を形成するための、Ａｒイオンミリングによる強磁性層のエッチングの際、引き出し配線となるＴａ層２６が露出した時点でエッチングをストップすることが容易である。その結果、引き出し配線２３の抵抗分布が改善される。更に、ＲＩＥによってＡｌのエッチングを行った場合には、引き出し配線２３の抵抗分布を更に改善できる。なぜなら、ＲＩＥを用いればＡｌ層５１のエッチングを選択的に行うことが可能であり、エッチングをトンネルバリア膜２９の表面で確実にストップできるからである。そしてこの場合、Ａｒイオンミリングでエッチングする必要があるのは、トンネルバリア膜２９及び固着層２８のみだからである。よって、読み出し動作マージンを拡げることが出来、ＭＲＡＭの動作信頼性を向上できる。
【００７３】
次に、この発明の第３の実施形態に係る半導体記憶装置の製造方法について、図１９並びに図２０乃至図２８を用いて説明する。図１９は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図２０乃至図２８は製造工程の一部を順次示す断面図である。本実施形態は、上記第２の実施形態に係るＭＲＡＭの製造方法において、ハードマスクを用いる場合に関するものである。
【００７４】
まず、上記第１の実施形態で説明したステップＳ１〜Ｓ４の工程を経て、図６の構造を得る。次に図１９におけるステップＳ３０において、Ｔａ層３９上にハードマスク層５３をスパッタリング法またはＣＶＤ法を用いて形成する。
【００７５】
次に図１９におけるステップＳ３１において、ハードマスク層５３上にフォトレジストを塗布し、更にフォトレジストをパターニングする。すなわち図２１に示すように、上記第１の実施形態のステップＳ５で説明した工程と同様に、フォトリソグラフィ技術を用いてフォトレジスト５０を磁気抵抗素子の形成パターンにパターニングする。
【００７６】
次に図１９におけるステップＳ３２において、フォトレジスト５０をマスクに用いたＲＩＥ法またはＡｒイオンミリングにより、ハードマスク層５３をパターニングする。その後フォトレジスト５０を除去する（ステップＳ３３）。引き続き図１９におけるステップＳ３４において、ハードマスク層５３をマスクに用いたＲＩＥ法またはＡｒイオンミリングにより、非磁性層（Ｔａ層３９、３７、Ａｌ層３８）をパターニングする。その結果、図２２に示すようなキャップ層３６が完成する。
【００７７】
次に図１９におけるステップＳ３５において、強磁性層をパターニングして記録層３０を形成する。すなわち図２３に示すように、ハードマスク層５３をマスクに用いたＲＩＥ法またはＡｒイオンミリングによりエッチングを行う。このエッチングは、トンネルバリア膜２９が露出されるまで行う。その結果、Ｐｙ層３５及びＣｏ層３４がパターニングされて、磁気抵抗素子の記録層３０が形成される。
【００７８】
次に図１９におけるステップＳ８において、Ａｌ層を形成する。すなわち図２４に示すように、トンネルバリア膜２９、記録層３０、キャップ層３６、及びハードマスク層５３上に、膜厚５ｎｍ程度のＡｌ層５１をスパッタリング法により形成する。本工程は、上記第１の実施形態で説明したステップＳ８の工程に相当する。
【００７９】
次に図１９におけるステップＳ２０において、Ａｌ層５１をエッチングする。すなわち図２５に示すように、ＡｒイオンミリングまたはＲＩＥ法によりＡｌ層５１をエッチングする。その結果、図示するように、Ａｌ層５１は、トンネルバリア膜２９上で且つ記録層３０、キャップ層３６及びハードマスク層５３の側面にのみ残存する。特にＡｌ層５１は、記録層３０の周囲を取り囲むようにして残存する。
【００８０】
次に図１９におけるステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層を形成する。すなわち、例えばＩＣＰ法等を用いてＡｌ層５１をプラズマ酸化する。その結果、図２６に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。
【００８１】
なお本実施形態に係る製造方法においても、ステップＳ３５、Ｓ８、Ｓ２０、Ｓ２１の工程は大気に晒すことなく行うことが望ましい。そのために、スパッタリング、プラズマ酸化処理、及びＲＩＥまたはイオンミリングを連続的に行うことの出来る半導体製造装置を用意する必要がある。
【００８２】
次に図１９におけるステップＳ１１において、トンネルバリア膜２９をパターニングすることで、図２７に示す構造を得る。引き続きステップＳ１２において、強磁性層をパターニングする。その結果、図２８に示すような固着層２８が完成する。
【００８３】
その後は上記第１の実施形態で説明したとおり、ステップＳ１３〜Ｓ１７に示す工程を行うことにより、ＭＲＡＭが完成する。
【００８４】
本実施形態に係る製造方法によっても、上記第１、第２の実施形態と同様の効果を得ることが出来る。
【００８５】
図２９は、本実施形態の変形例に係るＭＲＡＭの製造工程のフローチャートである。本変形例は、上記第１の実施形態においてハードマスク層を用いた場合に関する。すなわち、ハードマスク層を用いる場合にであっても、Ａｌ２Ｏ３層をパターニングすることによって側壁絶縁膜を形成しても良い。
【００８６】
次に、この発明の第４の実施形態に係る半導体記憶装置について、図３０を用いて説明する。図３０はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【００８７】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第１乃至第３の実施形態に係る構成において、トンネルバリア膜２９であるＡｌ２Ｏ３の組成を工夫したものである。すなわち、トンネルバリア膜２９の酸素含有率は、磁気抵抗素子２７の中央よりも、端部において高くされている。具体的には、トンネルバリア膜の組成は、磁気抵抗素子中央部ではＡｌ２Ｏｘ、端部ではＡｌ２Ｏｙである。但し、ｘ、ｙは共に３に近い数であり、ｙ＞ｘである。
【００８８】
本構造は、上記第１乃至第３の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がトンネルバリア膜２９へも侵入する。その結果、磁気抵抗素子端部のＡｌ２Ｏ３の酸素含有率が高くなる。より具体的には、図１０、図１８、図２６の工程において、記録層３０の面内縁部直下に位置する領域のトンネルバリア膜２９内に酸素を導入する。その結果、当該領域におけるトンネルバリア膜２９内の酸素含有率を、面内中央部に比べて高くすることが出来る。
【００８９】
本実施形態に係る構成であると、上記第１、第２の実施形態と同様の効果が得られると同時に、ＭＲＡＭの動作信頼性を更に向上できる。この点について以下説明する。
【００９０】
図３１は、理想的な磁気抵抗素子の平面形状を示している。磁気抵抗素子は、本来、完全な楕円形状であることが望ましい。この場合、図示するように面内においてスピンの向きはほぼ一定である。
【００９１】
しかし、０．１μｍ程度の磁気抵抗素子を形成するための加工技術は困難度が高い。従って、現実には図３２に示すように、磁気抵抗素子の周辺部はある程度ギザギザの形状になり易い。このような状況では，周辺部のスピンの向きは乱れており、記録層のスピンの向きは、固着層に対して必ずしも平行／反平行とはならない。そして、ギガビットクラスのＭＲＡＭにおいては、磁気抵抗素子のサイズが小さいため、ＭＴＪ素子の周辺部の影響が無視できない。従って、磁気抵抗素子のＭＲ比が実質的に低下する。その結果、読み出し動作のマージンが狭まり、ＭＲＡＭの動作信頼性を損ねるという虞があった。
【００９２】
しかしながら本実施形態に係る構成であると、図３３に示すように、ギザギザの形状となる磁気抵抗素子の周辺部は、トンネルバリア膜２９の酸素含有率が高い。従って、単位面積あたりのトンネル抵抗は磁気抵抗素子中央部では低く、端部で高くなる。すなわち、トンネル電流は磁気抵抗素子中央部を通りやすく、端部では通りにくい。すると、トンネルバリア膜２９の組成がＡｌ２Ｏｙである領域は、殆ど磁気抵抗素子として機能しない。この領域は、スピンの向きが乱れやすい領域である。そして、実質的に磁気抵抗素子として機能するのは、トンネルバリア膜２９の組成がＡｌ２Ｏｘである領域であり、この領域ではスピンの向きはほぼ一定に揃っている。そのため、磁気抵抗素子の端部におけるスピンの向きの乱れが磁気抵抗素子のＭＲ比の低下に与える影響を小さく出来る。よって、ギガビットクラスのＭＲＡＭにおいても、読み出しマージンが広く高信頼性のＭＲＡＭを実現できる。
【００９３】
次に、この発明の第５の実施形態に係る半導体記憶装置について、図３４を用いて説明する。図３４はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【００９４】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第１乃至第３の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を大きくしたものである。すなわち、トンネルバリア膜２９の膜厚は、磁気抵抗素子中央部ではｄ１、端部ではｄ２である。但し、ｄ２＞ｄ１である。
【００９５】
本構造は、上記第１乃至第３の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、記録層３０の面内端縁部であって且つトンネルバリア膜２９に接する領域へも侵入する。その結果、記録層３０を形成するＣｏＦｅ層３４の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。ＣｏＯｘ層及びＦｅＯｘ層は絶縁物であり、トンネルバリア膜の一部として機能することになる。すなわち、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層、ＣｏＯｘ層及びＦｅＯｘ層とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【００９６】
本実施形態であると、上記第１、第２の実施形態で説明した効果に加えて、上記第４の実施形態で説明した効果が得られる。すなわち、本実施形態に係る構造であると、図３５に示すように、ギザギザの形状となる磁気抵抗素子２７の周辺部は、トンネルバリア膜２９の膜厚が大きい。従って、単位面積あたりのトンネル抵抗は磁気抵抗素子中央部では低く、端部では高い。よって、トンネル電流は磁気抵抗素子中央部を通りやすく、端部では通りにくい。その結果、上記第４の実施形態で説明した作用によって、磁気抵抗素子の端部におけるスピンの向きの乱れが磁気抵抗素子のＭＲ比の低下に与える影響を小さくできる。そのため、読み出しマージンが広く、高信頼性のＭＲＡＭを実現できる。
【００９７】
次に、この発明の第６の実施形態に係る半導体記憶装置について、図３６を用いて説明する。図３６はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【００９８】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第１乃至第３の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を更に大きくしたものである。すなわち、トンネルバリア膜２９の膜厚は、磁気抵抗素子中央部ではｄ１、端部ではｄ３である。但し、ｄ３＞ｄ２＞ｄ１である。
【００９９】
本構造は、上記第１乃至第３の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、固着層２８及び記録層３０へも侵入する。その結果、固着層２８を形成する固着強磁性層３３の一部、及び記録層３０を形成するＣｏＦｅ層３４の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。従って、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層と、ＣｏＦｅ層３３、３４を酸化して形成されたＣｏＯｘ層及びＦｅＯｘ層とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【０１００】
本実施形態に係る構造によれば、上記第５の実施形態と同様の効果が得られる。また第５の実施形態と比べて、磁気抵抗素子端部におけるトンネル抵抗を更に大きくすることが出来る。従って、読み出しマージンを更に広くすることが出来、信頼性の高いＭＲＡＭが実現できる。
【０１０１】
次に、この発明の第７の実施形態に係る半導体記憶装置について、図３７を用いて説明する。図３７はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【０１０２】
図示するように、磁気抵抗素子２７は、固着層２８、固着層２８上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された記録層３０を備えている。固着層２８は、積層構造を有しており、例えばＰｙで形成されたシード層３１、ＩｒＭｎで形成された反強磁性層３２、及びＣｏＦｅで形成された固着強磁性層３３を含んでいる。また記録層３０は、Ｐｙ３５／ＣｏＦｅ３４の多層構造を有している。そして、トンネルバリア膜２９の膜厚は、磁気抵抗素子の中央部でｄ１、端部でｄ４とされている（ｄ４＞ｄ１）。
【０１０３】
次に本実施形態に係る磁気抵抗素子の形成方法について、図３８及び図３９を用いて説明する。図３８及び図３９は、ＭＲＡＭの製造工程の一部を順次示す断面図である。
【０１０４】
まず、上記第１の実施形態で説明した図３におけるステップＳ１〜Ｓ５の工程により、図７に示す構造を得る。次に、フォトレジスト５０をマスクに用いたＡｒ／Ｃｌ２混合ガス中において、例えば基板温度２２０℃の条件下のＲＩＥ法を用いてエッチングを行う。このエッチングは、引き出し配線の一部であるＴａ層２６が露出されるまで行う。その結果、Ｔａ層３９、Ａｌ層３８、Ｔａ層３７、Ｐｙ層３５、ＣｏＦｅ層３４、Ａｌ２Ｏ３層２９、固着強磁性層３３、反強磁性層３２、及びシード層３１が順次エッチングされ、図３８に示す構造の磁気抵抗素子が得られる。なお、上記エッチングの際に、一部の塩素イオンはＡｌ２Ｏ３層２９端部近傍に付着する。そして、微量の塩素原子が、２２０℃という基板温度のために、Ａｌ２Ｏ３層２９とＣｏＦｅ層３３、３４との界面に沿って磁気抵抗素子の内側方向へと拡散する。
【０１０５】
次に、磁気抵抗素子を酸化雰囲気中に晒す。より具体的には、例えば圧力２００Ｔｏｒｒ程度の酸素雰囲気中で５分間程度、磁気抵抗素子を酸化する。これにより、磁気抵抗素子端部におけるトンネルバリア膜２９の上下のＣｏＦｅ層３３、３４は、エッチング工程中に導入された微量の塩素原子の存在により、その海面付近で増速酸化を生じ、図３９に示す構造が得られる。
【０１０６】
本実施形態に係る構成であると、上記第１乃至第３の実施形態と異なり、側壁絶縁膜４０を形成していない。しかし、磁気抵抗素子端部におけるＡｌ２Ｏ３層２９の上下のＣｏＦｅ層３３、３４を酸化してＣｏＯｘ層及びＦｅＯｘ層を形成している。従って、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚が大きくなったとみなすことが出来る。従って、上記第１の実施形態と同様に、残渣により固着層２８と記録層３０との間でショートが発生するのを抑制できる。また、図１２で説明した磁気抵抗素子のエッチングを、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、隣接する磁気抵抗素子間でのショートの発生を抑制できる。更に、酸化によって、磁気抵抗素子端部におけるＡｌ２Ｏ３層２９の端部に酸素が補償されるため、固着層２８と記録層３０との間のショートの発生を抑制できる。上記の結果、ＭＲＡＭの製造歩留まりを向上できる。また、上記第１の実施形態と同様に、ＭＲＡＭの動作信頼性を向上できる。
【０１０７】
次に、この発明の第８の実施形態に係る半導体記憶装置について図４０を用いて説明する。図４０は、本実施形態に係るＭＲＡＭのメモリセルの断面図である。本実施形態は、上記第１の実施形態を、トップピン型のＭＲＡＭに適用したものである。従って、本実施形態に係る構造は、磁気抵抗素子及びその周囲の構造以外は上記第１の実施形態で述べた構造と同様である。従って、上記第１の実施形態と同様の部分についての説明は省略する。
【０１０８】
図示するように、引き出し配線として機能する非磁性導電膜２３上には、磁気抵抗素子２７が形成されている。磁気抵抗素子２７は、例えばＭＴＪ素子である。磁気抵抗素子２７の構造について、図４０、図４１を用いて説明する。図４１は、特に磁気抵抗素子２７に着目した半導体記憶装置の斜視図である。
【０１０９】
図示するように、磁気抵抗素子２７は、長軸が容易軸方向に沿った略楕円の形状を有している。そして、非磁性導電膜２３上に形成された記録層３０、記録層３０上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された固着層２８を含んでいる。記録層３０は、例えば膜厚５ｎｍのＣｕで形成されたシード層６０及び例えば膜厚５ｎｍのパーマロイ（Ｐｙ：ＮｉＦｅ）層６５が順次形成された積層膜により形成されている。トンネルバリア膜２９は、例えば膜厚１〜１．５ｎｍ程度のＡｌ２Ｏ３層で形成される。固着層２８は、例えば膜厚１．５ｎｍのＣｏＦｅ層６１、膜厚１ｎｍのＲｕ層６２、及び例えば膜厚２ｎｍのＣｏＦｅ層６３が順次形成された積層膜により形成されている。
【０１１０】
記録層３０及びトンネルバリア膜２９の表面積は互いにほぼ同一であり、互いに重なり合っている。固着層２８は、記録層３０及びトンネルバリア膜２９よりも表面積は小さく、トンネルバリア膜２９上に完全に戴置された格好となっている。以上のようにして、磁気抵抗素子２７が形成されている。
【０１１１】
固着層２８上には、反強磁性層６４が形成されている。反強磁性層６４は、例えば膜厚１５ｎｍのＩｒＭｎ層で形成されている。更に反強磁性層６４上にはキャップ層３６が形成されている。キャップ層３６は、例えば膜厚５ｎｍのＴａ層で形成されている。またトンネルバリア膜２９上には、少なくとも固着層２８の周囲を取り囲むようにして側壁絶縁膜４０が形成されている。側壁絶縁膜４０は、例えばＡｌ２Ｏ３膜で形成される。
【０１１２】
上記の他は、第１の実施形態と同様の構成である。
次に、図４０、図４１に示す半導体記憶装置の製造方法について、図４２並びに図４３乃至図４８を用いて説明する。図４２は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図４３乃至図４８は製造工程を順次示す断面図である。なお、図４３乃至図４８では、金属配線層１９、２０以下のレベルにある構造は省略する。また、ここでは上記第１の実施形態で説明した製造方法と異なる点のみ詳細に説明する。
【０１１３】
まず、第１の実施形態で説明した通り、図４２におけるステップＳ１において図４に示す構造を得る。次にステップＳ２において、層間絶縁膜２１上に、非磁性層、金属層、及び強磁性層を形成する。すなわち図４３に示すように、層間絶縁膜２１及びコンタクトプラグ２２上に、非磁性導電膜（Ｔａ層２６／Ａｌ層２５／Ｔａ層２４）を形成する。引き続き、非磁性導電膜上に金属層、例えば膜厚５ｎｍのＣｕ層６０を形成する。次に、金属層６０上に強磁性層、例えば膜厚５ｎｍのパーマロイ層３０を形成する。金属層６０及び強磁性層６５は、記録層を形成するためのものである。
【０１１４】
更にステップＳ３において、強磁性層６５上にトンネルバリア膜２９を形成する。引き続きステップＳ４１において、トンネルバリア膜２９上に、強磁性層を形成する。すなわち、トンネルバリア膜２９上に、例えば膜厚１．５ｎｍのＣｏＦｅ層６１、膜厚１ｎｍのＲｕ層６２、及び膜厚２ｎｍのＣｏＦｅ層６３を順次、スパッタリング法により形成する。ＣｏＦｅ／Ｒｕ／ＣｏＦｅの多層膜で形成される強磁性層は、磁気抵抗素子の固着層を形成するためのものである。引き続き、ＣｏＦｅ層６３上に反強磁性層、例えば膜厚１５ｎｍのＩｒＭｎ層６４を形成する。更にＩｒＭｎ層６４上に非磁性導電膜、例えば膜厚５ｎｍのＴａ層３６を形成する。この非磁性導電膜は、キャップ層を形成するためのものである。その結果、図４３に示す構造が完成する。
【０１１５】
次にステップＳ５において、非磁性導電膜３６上にフォトレジストを塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジストを磁気抵抗素子の形成パターンにパターニングする。引き続きステップＳ４２において、非磁性導電膜３６、反強磁性層６４、及び強磁性層６１〜６３を、ＲＩＥ法またはＡｒイオンミリングを用いてパターニングする。その結果、図４４に示すように、磁気抵抗素子の固着層２８が形成される。その後、レジストを除去する（ステップＳ７）。
【０１１６】
次にステップＳ８において、Ａｌ層５１を形成して、図４５に示す構造を得る。引き続き、ステップＳ９において、Ａｌ層５１を酸化してＡｌ２Ｏ３層４０を形成する。この結果、図４６に示す構造が得られる。すなわち、固着層２８、反強磁性層６４、及びキャップ層３６は、Ａｌ２Ｏ３層４０により被覆される。
【０１１７】
次に図４２におけるステップＳ１０において、Ａｌ２Ｏ３層４０をエッチングして側壁絶縁膜を形成する。引き続き、ステップＳ１１において、トンネルバリア膜２９のエッチングを行う。その結果、図４７に示すように、Ａｌ２Ｏ３層４０はトンネルバリア膜２９上で且つ固着層２８側面、反強磁性層６４側面及びキャップ層３６一部の側面にのみ残存する。更にＡｌ２Ｏ３層４０は、固着層２８及び反強磁性層６４の周囲を取り囲むようにして残存する。なおＡｌ２Ｏ３層４０は、少なくとも固着層２８の周囲を取り囲んでいれば良く、反強磁性層６４の側面全面を取り囲む必要はない。
【０１１８】
次にステップＳ４３において、強磁性層６５及び金属層６０をパターニングする。その結果、図４８に示すような記録層３０が形成される。なお、記録層３０の側面はＡｌ２Ｏ３層４０の側面と同一面上に位置するように形成される。従って、記録層３０の幅は、固着層２８の幅よりもＡｌ２Ｏ３層４０の幅の２倍だけ広く形成される。本工程により、図４１に示したような、長軸が容易軸方向に沿った楕円形状の磁気抵抗素子２７が完成する。また第１の実施形態で述べたとおり、記録層３０を形成する積層膜全てをパターニングしても良いが、ステップＳ４３において、少なくともＮｉＦｅ層６５がパターニングされていれば足りる。
【０１１９】
その後は、上記第１の実施形態で説明したステップＳ１３〜Ｓ１７の工程を経て、図４０、図４１に示す構造が完成する。
【０１２０】
上記のように、本実施形態に係る構造及び製造方法によれば、記録層上に固着層が形成されるトップピン型構造のＭＲＡＭにおいても、上記第１の実施形態と同様の効果が得られる。
【０１２１】
次に、この発明の第９の実施形態に係る半導体記憶装置の製造方法について、図４９並びに図５０及び図５１を用いて説明する。図４９は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図５０及び図５１は製造工程の一部を順次示す断面図である。本実施形態は、上記第２の実施形態を、トップピン型のＭＲＡＭに適用したものであり、上記第８の実施形態で説明した図４０、図４１に示すＭＲＡＭの別の製造方法を説明するものである。
【０１２２】
まず、上記第８の実施形態で説明したステップＳ１〜Ｓ８の工程を経て、図４５に示す構造を得る。その後図４９におけるステップＳ２０において、Ａｌ層５１をエッチングする。すなわち図５０に示すように、ＡｒイオンミリングまたはＲＩＥ法によりＡｌ層５１をエッチングする。その結果、図示するように、Ａｌ層５１は、トンネルバリア膜２９上で且つ固着層２８、反強磁性層６４及びキャップ層３６の側面にのみ残存する。更にＡｌ層５１は、固着層２８の周囲を取り囲むようにして残存する。
【０１２３】
次にステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層を形成する。その結果、図５１に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。
【０１２４】
次にステップＳ１１において、トンネルバリア膜２９をパターニングすることで、図４７に示す構造が得られる。その後は、第８の実施形態と同様に、ステップＳ４３〜Ｓ１７の工程を経ることにより、図４０及び図４１に示すＭＲＡＭが完成する。
【０１２５】
本実施形態に係る構成及び製造方法によれば、トップピン型のＭＲＡＭにおいても、上記第２の実施形態で説明した効果が得られる。
【０１２６】
次に、この発明の第１０の実施形態に係る半導体記憶装置の製造方法について、図５２並びに図５３乃至図５８を用いて説明する。図５２は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図５３乃至図５８は製造工程の一部を順次示す断面図である。本実施形態は、上記第３の実施形態を、トップピン型のＭＲＡＭに適用したものである。
【０１２７】
まず、上記第８の実施形態で説明したステップＳ１〜Ｓ４１の工程を経て、図４３の構造を得る。次にステップＳ３０において、Ｔａ層３６上にハードマスク層５３をスパッタリング法またはＣＶＤ法を用いて形成する。これにより、図５３に示す構造が得られる。
【０１２８】
次にステップＳ３１、Ｓ３２において、ハードマスク層５３上にフォトレジストを塗布する。そして、リソグラフィ技術とエッチングとにより、図５４に示すようにハードマスク層５３を、磁気抵抗素子の形成パターンにパターニングする。その後フォトレジスト５０を除去する（ステップＳ３３）。引き続き、ステップＳ３４において、ハードマスク層５３をマスクに用いたＲＩＥ法またはＡｒイオンミリングにより、非磁性層３６をパターニングしてキャップ層を形成する。次にステップＳ５０において、反強磁性層６４をパターニングする。更にステップＳ５１において、強磁性層６１〜６３をパターニングして、固着層２８を形成する。その結果、図５５に示すような構造が得られる。
【０１２９】
次にステップＳ８において、Ａｌ層を形成して、図５６に示す構造を得る。引き続き、ステップＳ２０において、Ａｌ層５１をエッチングし、ステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層４０を形成する。その結果、図５７に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。側壁絶縁膜４０は、固着層２８、反強磁性層６４、キャップ層３６、及びハードマスク５３の側面を被覆している。
【０１３０】
次に、ステップＳ１１において、トンネルバリア膜２９をパターニングし、更にステップＳ４３において、強磁性層６５及び金属層６０をパターニングする。その結果、記録層３０が完成し、図５８に示す構造が得られる。
【０１３１】
その後は上記第１の実施形態で説明したとおり、ステップＳ１３〜Ｓ１７に示す工程を行うことにより、ＭＲＡＭが完成する。
【０１３２】
本実施形態に係る製造方法によっても、トップピン型のＭＲＡＭにおいて、上記第１、第２の実施形態と同様の効果を得ることが出来る。
【０１３３】
図５９は、本実施形態の変形例に係るＭＲＡＭの製造工程のフローチャートである。本変形例は、上記第１の実施形態をトップピン型のＭＲＡＭに適用し、且つハードマスク層を用いた場合に関する。すなわち、ハードマスク層を用いる場合にであっても、Ａｌ２Ｏ３層をパターニングすることによって側壁絶縁膜を形成しても良い。
【０１３４】
次に、この発明の第１１の実施形態に係る半導体記憶装置について、図６０を用いて説明する。図６０は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第４の実施形態を、トップピン型のＭＲＡＭに適用したものであるので、詳細な説明は省略する。
【０１３５】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第８乃至第１０の実施形態に係る構成において、トンネルバリア膜２９であるＡｌ２Ｏ３の組成を工夫したものである。すなわち、トンネルバリア膜２９の酸素含有率は、磁気抵抗素子２７の中央よりも、端部において高くされている。具体的には、トンネルバリア膜の組成は、磁気抵抗素子中央部ではＡｌ２Ｏｘ、端部ではＡｌ２Ｏｙである。但し、ｘ、ｙは共に３に近い数であり、ｙ＞ｘである。
【０１３６】
本実施形態に係る構成によれば、トップピン型のＭＲＡＭにおいても、上記第４の実施形態で説明した効果が得られる。
【０１３７】
次に、この発明の第１２の実施形態に係る半導体記憶装置について、図６１を用いて説明する。図６１は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第５の実施形態を、トップピン型のＭＲＡＭに適用したものであるので、詳細な説明は省略する。
【０１３８】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第８乃至第１０の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を大きくしたものである。すなわち、トンネルバリア膜２９の膜厚は、磁気抵抗素子中央部ではｄ１、端部ではｄ２である。但し、ｄ２＞ｄ１である。
【０１３９】
本構造は、上記第８乃至第１０の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、固着層２８の面内端縁部であって且つトンネルバリア膜２９に接する領域へも侵入する。その結果、固着層３０を形成するＣｏＦｅ層６１の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。すなわち、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層とＣｏＯｘ層及びＦｅＯｘ層とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【０１４０】
上記のような構成によれば、上記第５の実施形態で説明した効果を、トップピン型のＭＲＡＭにおいても得られる。
【０１４１】
次に、この発明の第１３の実施形態に係る半導体記憶装置について、図６２を用いて説明する。図６２は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第６の実施形態を、トップピン型のＭＲＡＭに適用したものであるので、詳細な説明は省略する。
【０１４２】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第８乃至第１０の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を更に大きくしたものである。
【０１４３】
本構造は、上記第８乃至第１０の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、固着層２８及び記録層３０へも侵入する。その結果、固着層２８を形成するＣｏＦｅ層６１の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。また記録層３０を形成するＮｉＦｅ層６５の一部が酸化され、ＮｉＦｅ酸化膜が形成される。従って、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層と、ＣｏＦｅ層６１及びＮｉＦｅ層６５を酸化して形成された絶縁膜とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【０１４４】
本実施形態によれば、トップピン型のＭＲＡＭにおいて、上記第６の実施形態と同様の効果が得られる。
【０１４５】
次に、この発明の第１４の実施形態に係る半導体記憶装置について、図６３を用いて説明する。図６３は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第７の実施形態を、トップピン型のＭＲＡＭに適用したものである。
【０１４６】
図示するように、磁気抵抗素子２７は、記録層３０、記録層３０上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された固着層２８を備えている。記録層３０は積層構造を有しており、例えばＣｕ層で形成されたシード層６０、及び例えばＰｙで形成された強磁性層３０を含んでいる。固着層２８も積層構造を有しており、例えばＣｏＦｅ層６１、Ｒｕ層６２、及びＣｏＦｅ層６３が順次形成された構造を有している。そして、トンネルバリア膜２９の膜厚は、磁気抵抗素子の中央部でｄ１、端部でｄ４とされている（ｄ４＞ｄ１）。
【０１４７】
本実施形態に係る磁気抵抗素子の形成方法は、上記第７の実施形態と同様である。すなわち、上記第８の実施形態で説明した図４２におけるステップＳ１〜Ｓ４２の工程により、図４４に示す構造を得る。引き続き、トンネルバリア膜２９、強磁性層３０、及び金属層６０を順次エッチングする。そして、磁気抵抗素子を酸化雰囲気中に晒す。この結果、磁気抵抗素子端部におけるトンネルバリア膜２９の上下のＣｏＦｅ層６１及びパーマロイ層６５が酸化される。これにより、図６３に示す構造が得られる。
【０１４８】
本実施形態によれば、上記第７の実施形態で説明した効果が、トップピン型のＭＲＡＭにおいても得られる。
【０１４９】
次に、この発明の第１５の実施形態に係る半導体記憶装置の製造方法について、図６４を用いて説明する。図６４は、本実施形態に係るＭＲＡＭの製造工程の一部を示すフローチャートである。
【０１５０】
図示するように、本実施形態に係る製造方法は、上記第１の実施形態、第３の実施形態の変形例、第８の実施形態、及び第１０の実施形態の変形例で説明した製造工程において、ステップＳ９のＡｌ層の酸化工程の後、ステップＳ６０においてアニール工程を含むものである。
【０１５１】
本実施形態に係る製造方法によれば、側壁絶縁膜４０の絶縁性を向上できる。側壁絶縁膜４０をなるＡｌ２Ｏ３膜は、場合によっては酸素欠損が生じたり、Ａｌ過多の領域及び酸素過多の領域が出来たりすることがある。しかし、本実施形態のように、Ａｌ層を酸化した後アニールを行うことで、Ａｌ原子及び酸素原子を均一化することが出来る。その結果、Ａｌ２Ｏ３膜の絶縁性を向上できる。また、Ａｌ層を酸化した時点では、組成がＡｌ２Ｏ３になっていない状態の側壁絶縁膜を、アニールすることで、Ａｌ２Ｏ３に近づけることが出来、絶縁性が向上する。
【０１５２】
図６５は、本実施形態の変形例に係るＭＲＡＭの製造工程の一部を示すフローチャートである。本変形例は、上記第２、第３、第９、第１０の実施形態で説明した製造工程において、ステップＳ２１のＡｌ層の酸化工程の後、ステップＳ６０においてアニール工程を含むものである。本変形例に係る製造方法によっても、上記効果を得ることが出来る。なお、ステップＳ６０のアニール工程は、Ａｌ層の酸化工程の後で有ればいつ行っても良く、必ずしも酸化工程の直後に限られるものではない。また、アニール工程は、Ａｌ層の形成工程及びＡｌ層の酸化工程等と、同一の製造装置内で連続的に行っても良い。
【０１５３】
上記のように、この発明の第１乃至第６の実施形態によれば、トンネルバリア膜２９上に、記録層３０の周囲を取り囲むようにして側壁絶縁膜４０を形成している。従って、Ａｒイオンミリング時に発生する残渣によって固着層２８と記録層３０とがショートすることを抑制できる。また、固着層２８と記録層３０とのショートを側壁絶縁膜４０によって防止しているので、固着層２８を形成する際のＡｒイオンミリング工程において、イオンの入射角を半導体基板面に対してほぼ垂直にすることが出来る。よって、固着層２８の形状制御が容易であり、ＭＲＡＭの動作マージンを十分に確保することが出来る。更に、側壁絶縁膜４０は、Ａｌ層５１を酸化することによって形成される。その際、トンネルバリア膜２９の端部にも酸素が補償される。従って、磁気抵抗素子端部のトンネルバリア膜２９は、絶縁性を十分に維持出来るので、固着層２８と記録層３０との間のショートを防止できる。
【０１５４】
また第７、第１４の実施形態によれば、固着層２８及び記録層３０の一部領域を酸化させている。その結果、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚が大きくなるため、上記効果が得られる。
【０１５５】
更に第８乃至第１３の実施形態によれば、トップピン型のＭＲＡＭにおいても、上記第１乃至第６の実施形態と同様の効果が得られる、すなわち、トンネルバリア膜２９上に、固着層２８の周囲を取り囲むようにして側壁絶縁膜４０を形成している。従って、固着層２８と記録層３０とのショートを抑制できる。また、記録層３０を形成する際のＡｒイオンミリング工程において、イオンの入射角を半導体基板面に対してほぼ垂直に出来る。よって、記録層３０の形状制御が容易であり、ＭＲＡＭの動作マージンを十分に確保することが出来る。
【０１５６】
更に第１５の実施形態によれば、Ａｌ層５１を酸化した後、アニールを行っている。これにより、側壁絶縁膜４０となるＡｌ２Ｏ３層の組成を均一化し、側壁絶縁膜の絶縁性を向上できる。
【０１５７】
なお、上記実施形態においては、側壁絶縁膜４０を形成するための材質として、Ａｌを例に挙げて説明した。しかし、特にＡｌに限定されるものではなく、他の金属あるいは合金を用いても良い。好ましくは、記録層や固着層の材料として用いられる強磁性材料よりも酸化し易い材料を用いることが望ましい。また、側壁絶縁膜４０の形成は酸化に限定されるものでもない。例えば窒化や弗化を用いても良い。但し、製造歩留まりや製造コストの観点から、側壁絶縁膜４０とトンネルバリア膜２９とは、同一金属元素を含む酸化物、窒化物、あるいは弗化物であることが望ましい。例えばＡｌ２Ｏ３、ＡｌＮ、ＭｇＯ、ＨｆＯ２、ＧａＯ、ＬａＡｌＯ３、ＭｇＦ２、ＣａＦ２等を用いることが出来る。なおこれらの化合物において、若干の酸素（窒素、弗素）の欠損が生じていても構わない。また、上記した製造工程は、上記の順序に限られるものではなく、可能な限り入れ替えることは可能である。更に、上記第８乃至第１３の実施形態では、固着層２８がＣｏＦｅ層６１、６３及びＲｕ層６２を含む多層構造として説明した。しかし、例えばＣｏＦｅ層のみで形成されていても良い。
【０１５８】
また上記実施形態では、磁気抵抗素子として、ＭＴＪ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子や、ＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子等を用いる場合であっても良い。
【０１５９】
本発明の第１乃至１５の実施の形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）においては、様々な適用例が可能である。これらの適用例のいくつかを図６６乃至図７２に示す。
【０１６０】
（適用例１）
一例として、図６６はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ）１００と、アナログ−デジタルコンバータ１１０と、デジタル−アナログコンバータ１２０と、フィルタ１３０、１４０と、送信ドライバ１５０と、受信機増幅器１６０とを含む。図６６では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０を示している。
【０１６１】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、ＥＥＰＲＯＭの二種類のメモリを用いている。しかし、ＥＥＰＲＯＭを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
【０１６２】
（適用例２）
別の例として、図６７は、携帯電話端末における、通信機能を実現する部分を示す。図６７に示すように、通信機能を実現する部分は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、周波数シンセサイザ２０９を備えている。
【０１６３】
また、図６７に示すように、携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２００が設けられている。制御部２００は、ＣＰＵ２２１と、ＲＯＭ２２２と、本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３と、フラッシュメモリ２２４とが、ＣＰＵバス２２５を通じて接続されて形成されたマイクロコンピュータである。
【０１６４】
ここで、ＲＯＭ２２２は、ＣＰＵ２２１において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部２００と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ２２４は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【０１６５】
なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３、フラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ＲＯＭ２２２も本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリに置き換えることも可能である。
【０１６６】
（適用例３）
図６８乃至７２は、本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。
【０１６７】
図６８において、ＭＲＡＭカード４００は、ＭＲＡＭチップ４０１、開口部４０２、シャッター４０３、外部端子４０４を備えている。ＭＲＡＭチップ４０１はカード本体４００内部に収納されており、開口部４０２により、外部に露出している。ＭＲＡＭカード携帯時には、ＭＲＡＭチップ４０１はシャッター４０３で被覆されている。シャッター４０３は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０１６８】
図６９、図７０は、ＭＲＡＭカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第２ＭＲＡＭカード４５０を転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。ストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカードを位置あわせするための部材としても用いられる。第２ＭＲＡＭカード４５０が所定位置に配置されると同時に第１ＭＲＡＭに記憶されたデータが第２ＭＲＡＭカードに転写される。
【０１６９】
図７１は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ上に第２ＭＲＡＭカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１７０】
図７２は、スライド型の転写装置を示す。これは、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブと同様、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が図の矢印で示すように動作する。受け皿スライド５６０が図の点線の状態に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカードを転写装置５００内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１７１】
なお、上記実施形態では、側壁絶縁膜４０が、記録層３０または固着層２８の側面の全面を被覆する場合を例に挙げて説明した。しかし、記録層３０または固着層２８の側面の全面が側壁絶縁膜４０に被覆される必要はない。
【０１７２】
図７３に示すように、トンネルバリア膜２９上の記録層３０の膜厚が大きい場合には、側壁絶縁膜４０は記録層３０の側面の一部だけを被覆していても良い。この場合には、側壁絶縁膜４０は、記録層３０の側面のうち、トンネルバリア膜２９近傍の領域を被覆する。そして、記録層３０の側面のうち、上方の領域は側壁絶縁膜４０によって覆われていない。このことは、図７４に示すようにトップピン型の場合であっても同様である。すなわち、固着層２８のうち、トンネルバリア膜２９近傍の領域だけが、側壁絶縁膜４０によって被覆されている。
【０１７３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１７４】
【発明の効果】
以上説明したように、この発明によれば、製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭの断面図。
【図２】この発明の第１の実施形態に係るＭＲＡＭの斜視図。
【図３】この発明の第１の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図４】この発明の第１の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図５】この発明の第１の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図６】この発明の第１の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図７】この発明の第１の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図８】この発明の第１の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図９】この発明の第１の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図１０】この発明の第１の実施形態に係るＭＲＡＭの第７の製造工程の断面図。
【図１１】この発明の第１の実施形態に係るＭＲＡＭの第８の製造工程の断面図。
【図１２】この発明の第１の実施形態に係るＭＲＡＭの第９の製造工程の断面図。
【図１３】この発明の第１の実施形態に係るＭＲＡＭの第１０の製造工程の断面図。
【図１４】この発明の第１の実施形態に係るＭＲＡＭの第１１の製造工程の断面図。
【図１５】この発明の第１の実施形態に係るＭＲＡＭの第１２の製造工程の断面図。
【図１６】この発明の第２の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図１７】この発明の第２の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図１８】この発明の第２の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図１９】この発明の第３の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図２０】この発明の第３の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図２１】この発明の第３の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図２２】この発明の第３の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図２３】この発明の第３の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図２４】この発明の第３の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図２５】この発明の第３の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図２６】この発明の第３の実施形態に係るＭＲＡＭの第７の製造工程の断面図。
【図２７】この発明の第３の実施形態に係るＭＲＡＭの第８の製造工程の断面図。
【図２８】この発明の第３の実施形態に係るＭＲＡＭの第９の製造工程の断面図。
【図２９】この発明の第３の実施形態の変形例に係るＭＲＡＭの製造工程のフローチャート。
【図３０】この発明の第４の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３１】理想的な磁気抵抗素子の平面図であり、スピンの向きを示す図。
【図３２】現実の磁気抵抗素子の平面図であり、スピンの向きを示す図。
【図３３】この発明の第４の実施形態に係るＭＲＡＭの備える磁気抵抗素子の平面図。
【図３４】この発明の第５の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３５】この発明の第５の実施形態に係るＭＲＡＭの備える磁気抵抗素子の平面図。
【図３６】この発明の第６の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３７】この発明の第７の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３８】この発明の第７の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図３９】この発明の第７の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図４０】この発明の第８の実施形態に係るＭＲＡＭの断面図。
【図４１】この発明の第８の実施形態に係るＭＲＡＭの斜視図。
【図４２】この発明の第８の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図４３】この発明の第８の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図４４】この発明の第８の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図４５】この発明の第８の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図４６】この発明の第８の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図４７】この発明の第８の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図４８】この発明の第８の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図４９】この発明の第９の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図５０】この発明の第９の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図５１】この発明の第９の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図５２】この発明の第１０の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図５３】この発明の第１０の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図５４】この発明の第１０の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図５５】この発明の第１０の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図５６】この発明の第１０の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図５７】この発明の第１０の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図５８】この発明の第１０の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図５９】この発明の第１０の実施形態の変形例に係るＭＲＡＭの製造工程のフローチャート。
【図６０】この発明の第１１の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６１】この発明の第１２の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６２】この発明の第１３の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６３】この発明の第１４の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６４】この発明の第１５の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図６５】この発明の第１５の実施形態の変形例に係るＭＲＡＭの製造工程のフローチャート。
【図６６】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたモデムのブロック図。
【図６７】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えた携帯電話端末のブロック図。
【図６８】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのブロック図。
【図６９】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の上面図。
【図７０】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図７１】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図７２】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図７３】この発明の第１乃至第１５の実施形態の第１変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図７４】この発明の第１乃至第１５の実施形態の第２変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【符号の説明】
１０…半導体基板、１１…スイッチングトランジスタ、１２…不純物拡散層、１３…ゲート電極、１４、１７、２１、４２…層間絶縁膜、１５、１８、２２、４３…コンタクトプラグ、１６、１９、２０…金属配線層、２３…非磁性導電膜、２４、２６、３７、３９…Ｔａ層、２５、３８…Ａｌ層、２７…磁気抵抗素子、２８…固着層、２９…トンネルバリア膜、３０…記録層、３１、３３、３４、６１、６３…ＣｏＦｅ層、３２、６４…ＩｒＭｎ層、３５、６５…Ｐｙ層、３６…キャップ層、４０…側壁絶縁膜、４１…ＳｉＯ２膜、４４…ビット線、５０、５２…フォトレジスト、５１…Ａｌ層、５３…ハードマスク層、６０…シード層、６２…Ｒｕ層、１００、２０５…ＤＳＰ、１１０…Ａ／Ｄコンバータ、１２０…Ｄ／Ａコンバータ、１３０、１４０…フィルタ、１５０…送信ドライバ、１６０…受信機増幅器、１７０、２２３、４０１、５５０…ＭＲＡＭ、１８０…ＥＥＰＲＯＭ、２００…制御部、２０１…送受信アンテナ、２０２…アンテナ共用器、２０３…受信部、２０４…ベースバンド処理部、２０６…スピーカ、２０７…マイクロホン、２０８…送信部、２０９…周波数シンセサイザ、２１１…音声データ再生処理部、２１３…ＬＣＤコントローラ、２１４…ＬＣＤ、２１５…リンガ、２２１…ＣＰＵ、２２２…ＲＯＭ、２２４…フラッシュメモリ、２２５…ＣＰＵバス、２３１、２３３、２３５…インターフェース、２３２…外部メモリスロット、２３４…キー操作部、３００…携帯電話端末、４００…ＭＲＡＭカード、４０２…開口部、４０３…シャッター、４０４、５３０…外部端子、５００…転写装置、５１０…挿入部、５２０…ストッパ、５６０…受け皿スライド
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関するもので、例えば磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）の備える磁気抵抗素子とその周囲の構造に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを２進の情報“１”、“０”に対応させて行う。記録情報の書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
【０００４】
ＭＲＡＭは、完全な不揮発性であり、また１０１５回以上の書き換えが可能である。更に、非破壊読み出しが可能であり、リフレッシュ動作を必要としない。従って、読み出しサイクルを短くすることが可能である。また、電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。このように、ＭＲＡＭは従来の誘電体を用いた半導体メモリとその機能を比較すると、多くの利点を有している。ＭＲＡＭの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と同程度となりうることが予想される。従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、ＬＳＩ混載用途、さらにはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【０００５】
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに強磁性トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ： 以下ＭＴＪと略記）を用いている（例えば、非特許文献１参照）。ＭＴＪは、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。ＭＴＪの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ（例えば非特許文献２参照）が知られている。
【０００６】
従来のスピンバルブ構造を有するＭＴＪ素子の形成方法について、以下簡単に説明する。
【０００７】
まず、半導体基板上に選択トランジスタを形成し、引き続き層間絶縁膜、ローカル配線、書き込み配線、及びコンタクトプラグを形成する。そして、層間絶縁膜上に引き出し配線となる非磁性導電膜を形成する。
【０００８】
次に、引き出し配線上に、固着層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）となる強磁性層を形成し、更に固着層上にトンネルバリア膜となる絶縁膜を形成する。引き続き、トンネルバリア膜上に記録層（ｆｒｅｅ ｌａｙｅｒ）となる強磁性層を形成する。
【０００９】
更に、フォトリソグラフィ技術とイオンミリングとにより、記録層、トンネルバリア膜、及び固着層をパターニングする。これによりＭＴＪ素子が完成する。
【００１０】
次に、ＭＴＪ素子を保護するためのＳｉＯ２膜をＭＴＪ素子上に形成した後、フォトリソグラフィ技術とエッチングとによりＳｉＯ２膜及び非磁性導電膜をパターニングする。これにより引き出し配線が完成する。
【００１１】
その後は、ＭＴＪ素子を被覆する層間絶縁膜を形成し、更に記録層に達するコンタクトプラグを層間絶縁膜中に形成する。
以上のようにしてＭＴＪ素子は形成される。
【００１２】
【非特許文献１】
“ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２０００ Ｄｉｇｅｓｔ Ｐａｐａｒ”， ＴＡ７．２
【００１３】
【非特許文献２】
“Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ”， １９９７年， ３６号， ｐ．２００
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＲＡＭであると、以下のような問題があった。
【００１５】
まず、トンネルバリア膜を介して対向する上下の強磁性層が、端部で電気的にショートする場合がある。そのため、ＭＲＡＭの製造歩留まりが著しく低下する。これは、主にイオンミリングにより接合部のエッチングを行う際、金属を含む残渣がトンネルバリア近傍にある確率で残留することが原因である。トンネルバリア膜の厚さは１〜１．５ｎｍ程度と非常に薄い。すなわち、上下の強磁性層は１〜１．５ｎｍという非常に小さい距離で隣接している．このため、残渣のサイズが１〜１．５ｎｍを上回るとショートが発生する。しかし、大規模なＭＲＡＭにおいては、この不良を回避することは不可能に近く、ＭＲＡＭの集積度が高くなればなるほど、良品を取得するのが加速度的に困難になるという問題があった。
【００１６】
上記のショートの問題は、例えばイオンミリング工程にてイオンを例えば４５°程度で入射することにより解決できると考えられる。この場合、ＭＴＪの側面にはテーパー角を付与される。その結果、不良が発生する確率を大きく低減すると思われる。しかし、ギガビットクラスのＭＲＡＭにおいては、ＭＴＪ素子のサイズは例えば０．１μｍ×０．２μｍ程度である。そして、隣接するＭＴＪ素子間距離は０．１μｍ程度である。すると、隣接するＭＴＪ素子間の電気的ショートを回避するためには、イオンミリング工程でのイオンの入射角度は，出来るだけ基板面に対して垂直方向から入射することが望ましい。すなわち、ＭＴＪ素子間でのショートと強磁性層間でのショートとが、トレードオフの関係を有するという問題があった。
【００１７】
この発明は、上記事情に鑑みてなされたもので、その目的は、製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、少なくとも前記第２強磁性膜の側面を取り囲むようにして形成された側壁絶縁膜と、前記メモリセル及び前記側壁絶縁膜を被覆するように形成された層間絶縁膜とを具備することを特徴としている。
【００１９】
またこの発明の第２の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、少なくとも前記第２強磁性膜の側面を取り囲むようにして形成され、金属元素を含む側壁絶縁膜とを具備することを特徴としている。
【００２０】
更にこの発明の第３の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、前記第２強磁性膜の周囲を取り囲むようにして前記トンネルバリア膜上に形成された側壁絶縁膜とを具備することを特徴としている。
【００２１】
上記のような構成であると、第２強磁性膜の周囲は、側壁絶縁膜によって取り囲まれている。従って、例えばＡｒイオンミリング工程等において、トンネルバリア膜の側壁に残渣が残ったとしても、第１、第２強磁性膜間でショートが発生することを抑制できる。その結果、半導体記憶装置の製造歩留まりが向上出来る。
【００２２】
また、この発明の第４の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成され、酸素元素を含むトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルを具備し、前記トンネルバリア膜の面内端縁部における単位面積あたりのトンネル抵抗は、面内中央部よりも高いことを特徴としている。
【００２３】
上記のような構成であると、面内端部において、トンネルバリア膜のトンネル抵抗が、面内中央部よりも高い。従って、書き込み電流に対する、スピンの向きが乱れがちなメモリセル端部の影響を低減でき、製造歩留まりが改善される。
【００２４】
この発明の第５の態様に係る半導体記憶装置の製造方法は、半導体層上に第１強磁性層を形成する工程と、前記第１強磁性層上にトンネルバリア層を形成する工程と、前記トンネルバリア膜上に第２強磁性層を形成する工程と、前記第２強磁性層をパターニングして、前記トンネルバリア層の一部を露出させる工程と、前記トンネルバリア層上に、前記第２強磁性層の側壁を取り囲むようにして側壁絶縁膜を形成する工程と、前記トンネルバリア層及び前記第１強磁性層をパターニングする工程とを具備することを特徴としている。
【００２５】
上記のような構成であると、第２強磁性層の周囲は、側壁絶縁膜によって取り囲まれている。従って、例えばＡｒイオンミリング工程等において、トンネルバリア膜の側壁に残渣が残ったとしても、第１、第２強磁性層間でショートが発生することを抑制できる。その結果、半導体記憶装置の製造歩留まりが向上出来る。また、第１、第２強磁性膜間でのショートを防止できるので、第１強磁性層の側面を、ほぼ垂直にパターニング出来る。従って、第１強磁性層の形状制御が容易となり、半導体記憶装置の動作信頼性を向上できる。
【００２６】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２７】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１はＭＲＡＭのメモリセルの断面図である。
【００２８】
図示するように、半導体基板１０中には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによって周囲を取り囲まれた素子領域ＡＡ内に、スイッチングトランジスタ１１が形成されている。スイッチングトランジスタ１１は、半導体基板１０の表面内に形成された不純物拡散層１２、図示せぬゲート絶縁膜、及びゲート電極１３を備えている。ゲート電極１３はワード線として機能するものであり、容易軸方向（紙面に対して垂直方向）に沿ってストライプ状に形成されている。
【００２９】
また半導体基板１０上には層間絶縁膜１４が形成されている。層間絶縁膜１４は、スイッチングトランジスタ１１を被覆しており、また層間絶縁膜１４内には、コンタクトプラグ１５が形成されている。コンタクトプラグ１５は、スイッチングトランジスタ１１の不純物拡散層１２の一方（ドレイン領域）に接続されている。
【００３０】
層間絶縁膜１４上には、コンタクトプラグ１５に接続された金属配線層１６が形成されている。更に、層間絶縁膜１７が層間絶縁膜１４上に形成されている。層間絶縁膜１７は、金属配線層１６を被覆しており、また層間絶縁膜１７内には、コンタクトプラグ１８が形成されている。コンタクトプラグ１８は、金属配線層１６に接続されている。
【００３１】
層間絶縁膜１７上には、コンタクトプラグ１８に接続された金属配線層１９、金属配線層１９と電気的に分離された金属配線層２０が形成されている。金属配線層２０は書き込みワード線として機能するものであり、容易軸方向に沿ってストライプ状に形成されている。更に、層間絶縁膜２１が層間絶縁膜１７上に形成されている。層間絶縁膜２１は金属配線層１９、２０を被覆しており、また層間絶縁膜２１内にはコンタクトプラグ２２が形成されている。コンタクトプラグ２２は、金属配線層１９と接続されている。
【００３２】
層間絶縁膜２１上には、コンタクトプラグ２２に接続された非磁性導電膜２３が形成されている。非磁性導電膜２３は引き出し配線として機能するものであり、例えば膜厚３ｎｍのＴａ層２４、膜厚３０ｎｍのＡｌ層２５、及び膜厚３０ｎｍのＴａ層２６が順次形成された多層膜で形成される。また非磁性導電膜２３上には磁気抵抗素子２７が形成されている。磁気抵抗素子２７は、層間絶縁膜２１及び非磁性導電膜２３を挟んで金属配線層２０と重なるようにして形成されている。磁気抵抗素子２７は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばＭＴＪ素子である。
【００３３】
磁気抵抗素子２７の構造について、図１、図２を用いて説明する。図２は、特に磁気抵抗素子２７に着目した半導体記憶装置の斜視図である。
【００３４】
図示するように、磁気抵抗素子２７は、長軸が容易軸方向に沿った略楕円の形状を有している。そして、非磁性導電膜２３上に形成された固着層２８、固着層２８上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された記録層３０を含んでいる。固着層２８は、例えば膜厚３ｎｍのパーマロイ（Ｐｙ：ＮｉＦｅ合金）で形成されたシード層（またはバッファ層）３１、膜厚１５ｎｍのＩｒＭｎで形成された反強磁性層３２、及び膜厚５ｎｍのＣｏＦｅ層で形成された固着強磁性層３３が順次形成された積層膜により形成されている。トンネルバリア膜２９は、例えば膜厚１〜１．５ｎｍ程度のＡｌ２Ｏ３層で形成される。記録層３０は、例えば膜厚４ｎｍのＣｏＦｅ層３４、膜厚２０ｎｍのＰｙ層３５が順次形成された積層膜により形成されている。
【００３５】
固着層２８及びトンネルバリア膜２９の表面積は互いにほぼ同一であり、互いに重なり合っている。記録層３０は、固着層２８及びトンネルバリア膜２９よりも表面積は小さく、トンネルバリア膜２９上に完全に戴置された格好となっている。以上のようにして、磁気抵抗素子２７が形成されている。
【００３６】
記録層３０上には、キャップ層３６が形成されている。キャップ層３６は、例えば膜厚２０ｎｍのＴａ層３７、膜厚５０ｎｍのＡｌ層３８、及び膜厚１０ｎｍのＴａ層３９が順次形成された多層膜で形成されている。またトンネルバリア膜２９上には、少なくとも記録層３０の周囲を取り囲むようにして側壁絶縁膜４０が形成されている。側壁絶縁膜４０は、例えばＡｌ２Ｏ３膜で形成される。
【００３７】
また非磁性導電膜２３上には、磁気抵抗素子２７、キャップ層３６、及び側壁絶縁膜４０を被覆するようにして、ＳｉＯ２膜４１が形成されている。ＳｉＯ２膜４１は、磁気抵抗素子２７を保護するためのものである。更に層間絶縁膜２１上には、非磁性導電膜２３及びＳｉＯ２膜４１を被覆するようにして、層間絶縁膜４２が形成されている。そして、コンタクトプラグ４３が、層間絶縁膜４２及びＳｉＯ２膜４１内に形成されている。コンタクトプラグ４３は、層間絶縁膜４２の表面から、キャップ層３６のＴａ層３９に達している。層間絶縁膜４２上には、コンタクトプラグ４３に接続されるビット線４４が形成されている。
【００３８】
以上のようにして、磁気抵抗素子２７とスイッチングトランジスタ１１を含むメモリセルが形成されている。磁気抵抗素子２７の固着層２８のスピンの向きは、予め所定の向きに向くよう設定されている。その上で、記録層３０のスピンの向きを固着層２８に対して平行、または反平行とすることで、２つの状態を作り出し、“０”データ、または“１”データが磁気抵抗素子２７に書き込まれる。
【００３９】
次に、図１、図２に示す半導体記憶装置の製造方法について、図３並びに図４乃至図１５を用いて説明する。図３は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図４乃至図１５は製造工程を順次示す断面図である。なお、図５乃至図１５では、金属配線層１９、２０以下のレベルにある構造は省略する。
【００４０】
まず、図３におけるステップＳ１において、選択トランジスタ１１及びコンタクトプラグを形成する。すなわち図４に示すように、半導体基板１０内に素子分離領域ＳＴＩを形成する。そして、素子分離領域ＳＴＩによって取り囲まれた素子領域ＡＡ上に、選択トランジスタ１１を周知の方法によって形成する。選択トランジスタ１１のゲート電極１３は、容易軸方向に沿ったストライプ状の形状に形成される。次に半導体基板１０上に、層間絶縁膜１４を形成する。層間絶縁膜１４は選択トランジスタ１１を被覆する。その後、層間絶縁膜１４内にコンタクトプラグ１５を形成する。コンタクトプラグ１５は選択トランジスタのドレイン領域１２に接続される。
【００４１】
次に層間絶縁膜１４上に金属配線層１６を形成する。金属配線層１６はコンタクトプラグ１５に接続される。そして層間絶縁膜１４上に層間絶縁膜１７を形成する。引き続き、層間絶縁膜１７内にコンタクトプラグ１８を形成する。コンタクトプラグ１８は金属配線層１６に接続される。
【００４２】
次に層間絶縁膜１７上に、金属配線層１９、２０を形成する。金属配線層１９はコンタクトプラグ１８に接続されている。金属配線層２０は、金属配線層１９と分離されており、容易軸方向に沿ったストライプ状の形状に形成され、且つ、ゲート電極１３の直上に位置する。その後、層間絶縁膜１７上に層間絶縁膜２１を形成する。層間絶縁膜２１は、金属配線層１９、２０を被覆する。引き続き、層間絶縁膜２１内にコンタクトプラグ２２を形成する。コンタクトプラグ２２は金属配線層１９に接続される。
【００４３】
次に、図３におけるステップＳ２において、層間絶縁膜２１上に非磁性層及び強磁性層を形成する。すなわち図５に示すように、層間絶縁膜２１及びコンタクトプラグ２２上に、非磁性導電膜を形成する。より具体的には、例えば膜厚３ｎｍのＴａ層２４、膜厚３０ｎｍのＡｌ層２５、膜厚３０ｎｍのＴａ層２６を順次、スパッタリング法により形成する。非磁性導電膜は、引き出し配線を形成するためのものである。引き続き、非磁性導電膜上に強磁性層を形成する。より具体的には、例えば膜厚３ｎｍのシード層３１、膜厚１５ｎｍの反強磁性層３２、膜厚５ｎｍの固着強磁性層３３を順次、スパッタリング法により堆積する。これらシード層３１、反強磁性層３２、及び固着強磁性層３３を含む多層膜は、磁気抵抗素子の固着層を形成するためのものである。
【００４４】
更に、固着強磁性層３３上にトンネルバリア膜２９を形成する（ステップＳ３）。トンネルバリア膜２９は例えば次にようにして形成される。すなわち、固着強磁性層３３上に例えば膜厚１〜１．５ｎｍ程度のＡｌ層をスパッタリングにより形成する。そしてＡｌ層をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）法によりプラズマ酸化する。その結果、Ａｌ層が酸化されて、トンネルバリア膜２９となるＡｌ２Ｏ３層が形成される。勿論、Ａｌを酸化するのではなく、例えばスパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりＡｌ２Ｏ３層を強磁性層に堆積しても良い。その結果、図５に示す構造が完成する。
【００４５】
次に、図３におけるステップＳ４において、トンネルバリア膜２９上に強磁性層及び非磁性層を形成する。すなわち図６に示すように、トンネルバリア膜２９上に、例えば膜厚４ｎｍのＣｏＦｅ層３４及び膜厚２０ｎｍのパーマロイ層３５を順次、スパッタリング法により堆積する。この多層膜は、磁気抵抗素子の記録層を形成するためのものである。引き続き、パーマロイ層３５上に非磁性導電膜を形成する。具体的には、例えば膜厚２０ｎｍのＴａ層３７、膜厚５０ｎｍのＡｌ層３８、及び膜厚１０ｎｍのＴａ層３９を順次、スパッタリング法により堆積する。この非磁性導電膜は、キャップ層を形成するためのものである。その結果、図６に示す構造が完成する。
【００４６】
次に、図３におけるステップＳ５において、非磁性導電膜上にフォトレジストを塗布し、更にフォトレジストをパターニングする。すなわち、Ｔａ層３９上にフォトレジスト５０を塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジスト５０を図７に示すような磁気抵抗素子の形成パターンにパターニングする。このパターンは、図２に示すような、長軸が容易軸方向に沿った楕円のパターンである。勿論、長方形等、他の形状であっても良い。
【００４７】
次に、図３におけるステップＳ６において、非磁性導電膜及び強磁性層をパターニングして、キャップ層３６及び記録層３０を形成する。すなわち図８に示すように、フォトレジスト５０をマスクに用いたＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）またはＡｒイオンミリングを用いてエッチングを行う。このエッチングは、トンネルバリア膜２９が露出されるまで行う。その結果、Ｔａ層３９、３７及びＡｌ層３８がパターニングされて、キャップ層３６が形成される。またＰｙ層３５及びＣｏＦｅ層３４がパターニングされて、磁気抵抗素子の記録層３０が形成される。
【００４８】
その後レジスト５０を除去する（ステップＳ７）。
【００４９】
次に図３におけるステップＳ８において、Ａｌ層を形成する。すなわち図９に示すように、トンネルバリア膜２９、記録層３０、及びキャップ層３６上に、膜厚５ｎｍ程度のＡｌ層５１をスパッタリング法により堆積する。この際、記録層３０側面のＡｌ層５１膜厚は３ｎｍ程度である。トンネルバリア膜２９上及びキャップ層３６上に形成されるＡｌ層５１の膜厚と、記録層３０側面及びキャップ層３６側面に形成されるＡｌ層５１の膜厚との関係は、スパッタリング時のＡｌの堆積条件によって変化させることが出来る。例えば、ターゲットと半導体基板との距離等によって制御可能である。
【００５０】
次に図３におけるステップＳ９において、Ａｌ層を酸化してＡｌ２Ｏ３層４０を形成する。すなわち図１０に示すように、ＩＣＰ法を用いてＡｌ層５１をプラズマ酸化する。これにより、Ａｌ層５１はＡｌ２Ｏ３層４０となり、また記録層３０及びキャップ層３６は、Ａｌ２Ｏ３層４０により被覆される。
【００５１】
なお、ステップＳ８、Ｓ９におけるＡｌ層５１の形成工程及びＡｌ層５１の酸化工程は、大気に晒すことなく行うことが望ましい。そのために、スパッタリングとプラズマ酸化処理とを連続的に行うことの出来る半導体製造装置を用意する必要がある。この製造装置は、例えばスパッタリング室と酸化室とを有し、更に半導体基板を外気に晒すことなく両者の間を搬送出来る機構を有するものである。そして、まずスパッタリング室内でＡｌ層５１を形成した後、当該半導体製造装置から外部に取り出すことなく酸化室へ搬送し、Ａｌ層５１のプラズマ酸化を行う。
【００５２】
次に図３におけるステップＳ１０において、ＡｒイオンミリングまたはＲＩＥ法を用いてＡｌ２Ｏ３層４０をエッチングして側壁絶縁膜を形成する。引き続き、ステップＳ１１において、Ａｒイオンミリングを用いてトンネルバリア膜２９のエッチングを行う。本実施形態において、トンネルバリア膜２９はＡｌ２Ｏ３で形成されているので、両者のエッチングは同様の条件で連続的に行うことが可能である。その結果、図１１に示すように、Ａｌ２Ｏ３層４０はトンネルバリア膜２９上で且つ記録層３０側面及びキャップ層３６一部の側面にのみ残存する。更にＡｌ２Ｏ３層４０は、記録層３０の周囲を取り囲むようにして残存する。
【００５３】
次に図３におけるステップＳ１２において、強磁性層をパターニングして固着層を形成する。すなわち、ＡｒイオンミリングまたはＲＩＥ法を用いて、強磁性層のエッチングを行う。その結果、図１２に示すような固着層２８が形成される。なお、固着層２８の側面はＡｌ２Ｏ３層４０の側面と同一面上に位置するように形成される。従って、固着層２８の幅は、記録層３０の幅よりもＡｌ２Ｏ３層４０の幅の２倍だけ広く形成される。本工程により、図２に示したような、長軸が容易軸方向に沿った楕円形状の磁気抵抗素子２７が完成する。なお、後述するように、漏れ磁界による影響を制御し、漏れ磁界による影響の磁気抵抗素子毎のバラツキを低減するためには、上記のように固着層２８を形成する積層膜全てをパターニングしても良いが、ステップＳ１２において、少なくとも固着強磁性層３３がパターニングされていれば足りる。この際、固着強磁性層３３の幅は、記録層３０の幅よりもＡｌ２Ｏ３層４０の幅の２倍だけ広く形成される。
【００５４】
次に図３におけるステップＳ１３において、保護絶縁膜を形成する。すなわち図１３に示すように、Ｔａ層２６上に、磁気抵抗素子２７を被覆するようにしてＳｉＯ２膜４１をスパッタリング法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００５５】
引き続きステップＳ１４において、ＳｉＯ２膜４１上にフォトレジスト５２を塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジスト５２を図１３に示すようにパターニングする。
【００５６】
次に図３におけるステップＳ１５において、フォトレジスト５２をマスクに用いたＲＩＥ法等の異方性のエッチングにより、ＳｉＯ２膜４１パターニングする。その結果、図１４に示すような保護絶縁膜４１が完成する。その後フォトレジスト５２を除去する（ステップＳ１６）。
【００５７】
次に図３におけるステップＳ１７において、保護絶縁膜４１をマスクに用いたＲＩＥ法やイオンミリングにより、非磁性導電膜２３をパターニングする。その結果、図１５に示すような引き出し配線２３が完成する。
【００５８】
その後は、層間絶縁膜２１上に層間絶縁膜４２を形成する。そして、フォトリソグラフィ技術とＲＩＥ法とを用いて、磁気抵抗素子２７に達するコンタクトホールを形成する。更にコンタクトホールを導電物で埋め込むことでコンタクトプラグ４３を形成する。その後、層間絶縁膜４２上にビット線４４を形成して、図１に示すＭＲＡＭが完成する。
【００５９】
上記のように、この発明の第１の実施形態によれば、ＭＲＡＭの製造歩留まりを向上できる。この点について以下説明する。
【００６０】
まず、磁気抵抗素子２７において、トンネルバリア膜２９を介在して対向する２つの強磁性層の少なくともいずれか一方の側面に、側壁絶縁膜４０が形成されている。本実施形態においては、側壁絶縁膜４０は記録層３０の側面に形成され、記録層３０の周囲を取り囲んでいる。従って、図１２で説明したＡｒイオンミリング工程において、磁気抵抗素子２７の周囲に残渣が残存したとしても、その残渣が固着層２８と、側壁絶縁膜４０よりも高い位置にあるキャップ層３６とに接する大きさで無い限り、固着層２８と記録層３０との間のショートを防止できる。例えば本実施形態の場合であると、側壁絶縁膜４０の高さは約８０ｎｍ程度である。従って、Ａｒイオンミリング時に残留する残渣の大きさが８０ｎｍ程度以上でない限り、固着層２８と記録層３０との間のショートの発生を抑制出来る。従来構成であると、トンネルバリア膜の膜厚と同程度の１〜１．５ｎｍの大きさの残渣がショートの原因であった。従って、本実施形態に係る構成であると、従来に比して残渣の除去の難易度が大幅に低減される。その結果、ＭＲＡＭの製造歩留まりが向上され、特に大規模なＭＲＡＭにおいて効果的に向上できる。
【００６１】
また、側壁絶縁膜４０を形成することによってショートの発生を抑制している。従って、図１２で説明したＡｒイオンミリングを斜め方向から行う必要がない。すなわち、Ａｒイオンミリングを半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子２７の側面は、半導体基板面に対してほぼ垂直になる。その結果、隣接する磁気抵抗素子２７間でのショートの発生を抑制でき、ＭＲＡＭの製造歩留まり向上に寄与する。
【００６２】
更に、本実施形態に係る製造方法であると、磁気抵抗素子２７の側壁に形成したＡｌ層５１を酸化することによって、側壁絶縁膜４０を形成している。この製造方法であると、酸化はＡｌ層５１の外側面から徐々に進む。そして、最終的にはＡｌ層５１の全てが酸化され、Ａｌ２Ｏ３層４０が形成される。この際、トンネルバリア膜２９であるＡｌ２Ｏ３層の端部にも酸素が導入される。トンネルバリア膜２９は、記録層３０をＡｒイオンミリングによってパターニングする際に、その表面をＡｒイオンによって叩かれるためダメージを受ける。その結果、トンネルバリア膜２９の端部では酸素が欠損する場合がある。すると、Ａｌ２Ｏ３層４０の絶縁性が著しく失われ、記録層３０と固着層２８との間がショートする虞がある。しかし本実施形態に係る製造方法であると、Ａｌ層５１を酸化する際に、トンネルバリア膜２９端部にも酸素が導入される。従って、Ａｌ２Ｏ３層４０は十分に絶縁性を保持する。その結果、記録層３０と固着層２８との間を電気的に十分に分離することが出来る。すなわち、磁気抵抗素子２７内でのショートの発生を防止出来、ＭＲＡＭの製造歩留まりを向上できる。
【００６３】
更にこの発明の第１の実施形態によれば、ＭＲＡＭの動作信頼性を向上できる。この点について以下説明する。
【００６４】
本実施形態に係る製造方法であると、図１２で説明したＡｒイオンミリングを、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子２７の記録層３０の形状制御が容易である。そのため、書き込みに必要な電流値が、磁気抵抗素子毎にばらつくことを抑制することが可能である。その結果、ＭＲＡＭの書き込み動作マージンを広くすることが出来、ＭＲＡＭの動作信頼性を向上できる。
【００６５】
更に、上記のように記録層３０の形状制御が容易であるため、記録層３０に対する固着層２８の横方向への拡がり幅を制御し易い。従って、固着層２８からの漏れ磁界等による影響の、磁気抵抗素子毎のばらつきを低減できる。その結果、ＭＲＡＭの書き込み動作マージンを広く出来、ＭＲＡＭの動作信頼性を向上できる。
【００６６】
次に、この発明の第２の実施形態に係る半導体記憶装置の製造方法について、図１６並びに図１７及び図１８を用いて説明する。図１６は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図１７及び図１８は製造工程の一部を順次示す断面図である。本実施形態は、上記第１の実施形態で説明した図１、図２に示すＭＲＡＭの別の製造方法を説明するためのものである。
【００６７】
まず、上記第１の実施形態で説明したステップＳ１〜Ｓ８の工程を経て、図９に示す構造を得る。その後図１６におけるステップＳ２０において、Ａｌ層５１をエッチングする。すなわち図１７に示すように、ＡｒイオンミリングまたはＲＩＥ法によりＡｌ層５１をエッチングする。その結果、図示するように、Ａｌ層５１は、トンネルバリア膜２９上で且つ記録層３０及びキャップ層３６の側面にのみ残存する。更にＡｌ層５１は、記録層３０の周囲を取り囲むようにして残存する。
【００６８】
次に図１６におけるステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層を形成する。すなわち、例えばＩＣＰ法等を用いてＡｌ層５１をプラズマ酸化する。その結果、図１８に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。
【００６９】
なお本実施形態に係る製造方法においても、ステップＳ８、Ｓ２０、Ｓ２１の工程は大気に晒すことなく行うことが望ましい。そのために、スパッタリング、プラズマ酸化処理、及びＲＩＥまたはイオンミリングを連続的に行うことの出来る半導体製造装置を用意する必要がある。そして、この半導体製造装置内部において一連の処理を行う。但し、ＲＩＥとイオンミリングとを比較した場合、ＲＩＥの方がより好ましい。
【００７０】
次にステップＳ１１において、トンネルバリア膜２９をパターニングすることで、図１１に示す構造が得られる。その後は、第１の実施形態と同様に、ステップＳ１２〜Ｓ１７の工程を経ることにより、図１及び図２に示すＭＲＡＭが完成する。
【００７１】
本実施形態によれば、上記第１の実施形態と同様の効果が得られると同時に、ＭＲＡＭの動作信頼性を更に向上させることが出来る。この点につき以下説明する。
【００７２】
本実施形態に係る製造方法であると、Ａｌ層５１のエッチングを行った後に、Ａｌ層５１の酸化を行い、Ａｌ２Ｏ３層４０を形成している。従って、第１の実施形態のように固着層２８をパターニングする前のＡｌ２Ｏ３層４０のエッチング工程が必要ない。そして、ＡｌはＡｌ２Ｏ３に比して、Ａｒイオンミリングの際のエッチングレートが早い。従って、固着層２８を形成するための、Ａｒイオンミリングによる強磁性層のエッチングの際、引き出し配線となるＴａ層２６が露出した時点でエッチングをストップすることが容易である。その結果、引き出し配線２３の抵抗分布が改善される。更に、ＲＩＥによってＡｌのエッチングを行った場合には、引き出し配線２３の抵抗分布を更に改善できる。なぜなら、ＲＩＥを用いればＡｌ層５１のエッチングを選択的に行うことが可能であり、エッチングをトンネルバリア膜２９の表面で確実にストップできるからである。そしてこの場合、Ａｒイオンミリングでエッチングする必要があるのは、トンネルバリア膜２９及び固着層２８のみだからである。よって、読み出し動作マージンを拡げることが出来、ＭＲＡＭの動作信頼性を向上できる。
【００７３】
次に、この発明の第３の実施形態に係る半導体記憶装置の製造方法について、図１９並びに図２０乃至図２８を用いて説明する。図１９は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図２０乃至図２８は製造工程の一部を順次示す断面図である。本実施形態は、上記第２の実施形態に係るＭＲＡＭの製造方法において、ハードマスクを用いる場合に関するものである。
【００７４】
まず、上記第１の実施形態で説明したステップＳ１〜Ｓ４の工程を経て、図６の構造を得る。次に図１９におけるステップＳ３０において、Ｔａ層３９上にハードマスク層５３をスパッタリング法またはＣＶＤ法を用いて形成する。
【００７５】
次に図１９におけるステップＳ３１において、ハードマスク層５３上にフォトレジストを塗布し、更にフォトレジストをパターニングする。すなわち図２１に示すように、上記第１の実施形態のステップＳ５で説明した工程と同様に、フォトリソグラフィ技術を用いてフォトレジスト５０を磁気抵抗素子の形成パターンにパターニングする。
【００７６】
次に図１９におけるステップＳ３２において、フォトレジスト５０をマスクに用いたＲＩＥ法またはＡｒイオンミリングにより、ハードマスク層５３をパターニングする。その後フォトレジスト５０を除去する（ステップＳ３３）。引き続き図１９におけるステップＳ３４において、ハードマスク層５３をマスクに用いたＲＩＥ法またはＡｒイオンミリングにより、非磁性層（Ｔａ層３９、３７、Ａｌ層３８）をパターニングする。その結果、図２２に示すようなキャップ層３６が完成する。
【００７７】
次に図１９におけるステップＳ３５において、強磁性層をパターニングして記録層３０を形成する。すなわち図２３に示すように、ハードマスク層５３をマスクに用いたＲＩＥ法またはＡｒイオンミリングによりエッチングを行う。このエッチングは、トンネルバリア膜２９が露出されるまで行う。その結果、Ｐｙ層３５及びＣｏ層３４がパターニングされて、磁気抵抗素子の記録層３０が形成される。
【００７８】
次に図１９におけるステップＳ８において、Ａｌ層を形成する。すなわち図２４に示すように、トンネルバリア膜２９、記録層３０、キャップ層３６、及びハードマスク層５３上に、膜厚５ｎｍ程度のＡｌ層５１をスパッタリング法により形成する。本工程は、上記第１の実施形態で説明したステップＳ８の工程に相当する。
【００７９】
次に図１９におけるステップＳ２０において、Ａｌ層５１をエッチングする。すなわち図２５に示すように、ＡｒイオンミリングまたはＲＩＥ法によりＡｌ層５１をエッチングする。その結果、図示するように、Ａｌ層５１は、トンネルバリア膜２９上で且つ記録層３０、キャップ層３６及びハードマスク層５３の側面にのみ残存する。特にＡｌ層５１は、記録層３０の周囲を取り囲むようにして残存する。
【００８０】
次に図１９におけるステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層を形成する。すなわち、例えばＩＣＰ法等を用いてＡｌ層５１をプラズマ酸化する。その結果、図２６に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。
【００８１】
なお本実施形態に係る製造方法においても、ステップＳ３５、Ｓ８、Ｓ２０、Ｓ２１の工程は大気に晒すことなく行うことが望ましい。そのために、スパッタリング、プラズマ酸化処理、及びＲＩＥまたはイオンミリングを連続的に行うことの出来る半導体製造装置を用意する必要がある。
【００８２】
次に図１９におけるステップＳ１１において、トンネルバリア膜２９をパターニングすることで、図２７に示す構造を得る。引き続きステップＳ１２において、強磁性層をパターニングする。その結果、図２８に示すような固着層２８が完成する。
【００８３】
その後は上記第１の実施形態で説明したとおり、ステップＳ１３〜Ｓ１７に示す工程を行うことにより、ＭＲＡＭが完成する。
【００８４】
本実施形態に係る製造方法によっても、上記第１、第２の実施形態と同様の効果を得ることが出来る。
【００８５】
図２９は、本実施形態の変形例に係るＭＲＡＭの製造工程のフローチャートである。本変形例は、上記第１の実施形態においてハードマスク層を用いた場合に関する。すなわち、ハードマスク層を用いる場合にであっても、Ａｌ２Ｏ３層をパターニングすることによって側壁絶縁膜を形成しても良い。
【００８６】
次に、この発明の第４の実施形態に係る半導体記憶装置について、図３０を用いて説明する。図３０はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【００８７】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第１乃至第３の実施形態に係る構成において、トンネルバリア膜２９であるＡｌ２Ｏ３の組成を工夫したものである。すなわち、トンネルバリア膜２９の酸素含有率は、磁気抵抗素子２７の中央よりも、端部において高くされている。具体的には、トンネルバリア膜の組成は、磁気抵抗素子中央部ではＡｌ２Ｏｘ、端部ではＡｌ２Ｏｙである。但し、ｘ、ｙは共に３に近い数であり、ｙ＞ｘである。
【００８８】
本構造は、上記第１乃至第３の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がトンネルバリア膜２９へも侵入する。その結果、磁気抵抗素子端部のＡｌ２Ｏ３の酸素含有率が高くなる。より具体的には、図１０、図１８、図２６の工程において、記録層３０の面内縁部直下に位置する領域のトンネルバリア膜２９内に酸素を導入する。その結果、当該領域におけるトンネルバリア膜２９内の酸素含有率を、面内中央部に比べて高くすることが出来る。
【００８９】
本実施形態に係る構成であると、上記第１、第２の実施形態と同様の効果が得られると同時に、ＭＲＡＭの動作信頼性を更に向上できる。この点について以下説明する。
【００９０】
図３１は、理想的な磁気抵抗素子の平面形状を示している。磁気抵抗素子は、本来、完全な楕円形状であることが望ましい。この場合、図示するように面内においてスピンの向きはほぼ一定である。
【００９１】
しかし、０．１μｍ程度の磁気抵抗素子を形成するための加工技術は困難度が高い。従って、現実には図３２に示すように、磁気抵抗素子の周辺部はある程度ギザギザの形状になり易い。このような状況では，周辺部のスピンの向きは乱れており、記録層のスピンの向きは、固着層に対して必ずしも平行／反平行とはならない。そして、ギガビットクラスのＭＲＡＭにおいては、磁気抵抗素子のサイズが小さいため、ＭＴＪ素子の周辺部の影響が無視できない。従って、磁気抵抗素子のＭＲ比が実質的に低下する。その結果、読み出し動作のマージンが狭まり、ＭＲＡＭの動作信頼性を損ねるという虞があった。
【００９２】
しかしながら本実施形態に係る構成であると、図３３に示すように、ギザギザの形状となる磁気抵抗素子の周辺部は、トンネルバリア膜２９の酸素含有率が高い。従って、単位面積あたりのトンネル抵抗は磁気抵抗素子中央部では低く、端部で高くなる。すなわち、トンネル電流は磁気抵抗素子中央部を通りやすく、端部では通りにくい。すると、トンネルバリア膜２９の組成がＡｌ２Ｏｙである領域は、殆ど磁気抵抗素子として機能しない。この領域は、スピンの向きが乱れやすい領域である。そして、実質的に磁気抵抗素子として機能するのは、トンネルバリア膜２９の組成がＡｌ２Ｏｘである領域であり、この領域ではスピンの向きはほぼ一定に揃っている。そのため、磁気抵抗素子の端部におけるスピンの向きの乱れが磁気抵抗素子のＭＲ比の低下に与える影響を小さく出来る。よって、ギガビットクラスのＭＲＡＭにおいても、読み出しマージンが広く高信頼性のＭＲＡＭを実現できる。
【００９３】
次に、この発明の第５の実施形態に係る半導体記憶装置について、図３４を用いて説明する。図３４はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【００９４】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第１乃至第３の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を大きくしたものである。すなわち、トンネルバリア膜２９の膜厚は、磁気抵抗素子中央部ではｄ１、端部ではｄ２である。但し、ｄ２＞ｄ１である。
【００９５】
本構造は、上記第１乃至第３の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、記録層３０の面内端縁部であって且つトンネルバリア膜２９に接する領域へも侵入する。その結果、記録層３０を形成するＣｏＦｅ層３４の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。ＣｏＯｘ層及びＦｅＯｘ層は絶縁物であり、トンネルバリア膜の一部として機能することになる。すなわち、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層、ＣｏＯｘ層及びＦｅＯｘ層とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【００９６】
本実施形態であると、上記第１、第２の実施形態で説明した効果に加えて、上記第４の実施形態で説明した効果が得られる。すなわち、本実施形態に係る構造であると、図３５に示すように、ギザギザの形状となる磁気抵抗素子２７の周辺部は、トンネルバリア膜２９の膜厚が大きい。従って、単位面積あたりのトンネル抵抗は磁気抵抗素子中央部では低く、端部では高い。よって、トンネル電流は磁気抵抗素子中央部を通りやすく、端部では通りにくい。その結果、上記第４の実施形態で説明した作用によって、磁気抵抗素子の端部におけるスピンの向きの乱れが磁気抵抗素子のＭＲ比の低下に与える影響を小さくできる。そのため、読み出しマージンが広く、高信頼性のＭＲＡＭを実現できる。
【００９７】
次に、この発明の第６の実施形態に係る半導体記憶装置について、図３６を用いて説明する。図３６はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【００９８】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第１乃至第３の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を更に大きくしたものである。すなわち、トンネルバリア膜２９の膜厚は、磁気抵抗素子中央部ではｄ１、端部ではｄ３である。但し、ｄ３＞ｄ２＞ｄ１である。
【００９９】
本構造は、上記第１乃至第３の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、固着層２８及び記録層３０へも侵入する。その結果、固着層２８を形成する固着強磁性層３３の一部、及び記録層３０を形成するＣｏＦｅ層３４の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。従って、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層と、ＣｏＦｅ層３３、３４を酸化して形成されたＣｏＯｘ層及びＦｅＯｘ層とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【０１００】
本実施形態に係る構造によれば、上記第５の実施形態と同様の効果が得られる。また第５の実施形態と比べて、磁気抵抗素子端部におけるトンネル抵抗を更に大きくすることが出来る。従って、読み出しマージンを更に広くすることが出来、信頼性の高いＭＲＡＭが実現できる。
【０１０１】
次に、この発明の第７の実施形態に係る半導体記憶装置について、図３７を用いて説明する。図３７はＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。
【０１０２】
図示するように、磁気抵抗素子２７は、固着層２８、固着層２８上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された記録層３０を備えている。固着層２８は、積層構造を有しており、例えばＰｙで形成されたシード層３１、ＩｒＭｎで形成された反強磁性層３２、及びＣｏＦｅで形成された固着強磁性層３３を含んでいる。また記録層３０は、Ｐｙ３５／ＣｏＦｅ３４の多層構造を有している。そして、トンネルバリア膜２９の膜厚は、磁気抵抗素子の中央部でｄ１、端部でｄ４とされている（ｄ４＞ｄ１）。
【０１０３】
次に本実施形態に係る磁気抵抗素子の形成方法について、図３８及び図３９を用いて説明する。図３８及び図３９は、ＭＲＡＭの製造工程の一部を順次示す断面図である。
【０１０４】
まず、上記第１の実施形態で説明した図３におけるステップＳ１〜Ｓ５の工程により、図７に示す構造を得る。次に、フォトレジスト５０をマスクに用いたＡｒ／Ｃｌ２混合ガス中において、例えば基板温度２２０℃の条件下のＲＩＥ法を用いてエッチングを行う。このエッチングは、引き出し配線の一部であるＴａ層２６が露出されるまで行う。その結果、Ｔａ層３９、Ａｌ層３８、Ｔａ層３７、Ｐｙ層３５、ＣｏＦｅ層３４、Ａｌ２Ｏ３層２９、固着強磁性層３３、反強磁性層３２、及びシード層３１が順次エッチングされ、図３８に示す構造の磁気抵抗素子が得られる。なお、上記エッチングの際に、一部の塩素イオンはＡｌ２Ｏ３層２９端部近傍に付着する。そして、微量の塩素原子が、２２０℃という基板温度のために、Ａｌ２Ｏ３層２９とＣｏＦｅ層３３、３４との界面に沿って磁気抵抗素子の内側方向へと拡散する。
【０１０５】
次に、磁気抵抗素子を酸化雰囲気中に晒す。より具体的には、例えば圧力２００Ｔｏｒｒ程度の酸素雰囲気中で５分間程度、磁気抵抗素子を酸化する。これにより、磁気抵抗素子端部におけるトンネルバリア膜２９の上下のＣｏＦｅ層３３、３４は、エッチング工程中に導入された微量の塩素原子の存在により、その海面付近で増速酸化を生じ、図３９に示す構造が得られる。
【０１０６】
本実施形態に係る構成であると、上記第１乃至第３の実施形態と異なり、側壁絶縁膜４０を形成していない。しかし、磁気抵抗素子端部におけるＡｌ２Ｏ３層２９の上下のＣｏＦｅ層３３、３４を酸化してＣｏＯｘ層及びＦｅＯｘ層を形成している。従って、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚が大きくなったとみなすことが出来る。従って、上記第１の実施形態と同様に、残渣により固着層２８と記録層３０との間でショートが発生するのを抑制できる。また、図１２で説明した磁気抵抗素子のエッチングを、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、隣接する磁気抵抗素子間でのショートの発生を抑制できる。更に、酸化によって、磁気抵抗素子端部におけるＡｌ２Ｏ３層２９の端部に酸素が補償されるため、固着層２８と記録層３０との間のショートの発生を抑制できる。上記の結果、ＭＲＡＭの製造歩留まりを向上できる。また、上記第１の実施形態と同様に、ＭＲＡＭの動作信頼性を向上できる。
【０１０７】
次に、この発明の第８の実施形態に係る半導体記憶装置について図４０を用いて説明する。図４０は、本実施形態に係るＭＲＡＭのメモリセルの断面図である。本実施形態は、上記第１の実施形態を、トップピン型のＭＲＡＭに適用したものである。従って、本実施形態に係る構造は、磁気抵抗素子及びその周囲の構造以外は上記第１の実施形態で述べた構造と同様である。従って、上記第１の実施形態と同様の部分についての説明は省略する。
【０１０８】
図示するように、引き出し配線として機能する非磁性導電膜２３上には、磁気抵抗素子２７が形成されている。磁気抵抗素子２７は、例えばＭＴＪ素子である。磁気抵抗素子２７の構造について、図４０、図４１を用いて説明する。図４１は、特に磁気抵抗素子２７に着目した半導体記憶装置の斜視図である。
【０１０９】
図示するように、磁気抵抗素子２７は、長軸が容易軸方向に沿った略楕円の形状を有している。そして、非磁性導電膜２３上に形成された記録層３０、記録層３０上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された固着層２８を含んでいる。記録層３０は、例えば膜厚５ｎｍのＣｕで形成されたシード層６０及び例えば膜厚５ｎｍのパーマロイ（Ｐｙ：ＮｉＦｅ）層６５が順次形成された積層膜により形成されている。トンネルバリア膜２９は、例えば膜厚１〜１．５ｎｍ程度のＡｌ２Ｏ３層で形成される。固着層２８は、例えば膜厚１．５ｎｍのＣｏＦｅ層６１、膜厚１ｎｍのＲｕ層６２、及び例えば膜厚２ｎｍのＣｏＦｅ層６３が順次形成された積層膜により形成されている。
【０１１０】
記録層３０及びトンネルバリア膜２９の表面積は互いにほぼ同一であり、互いに重なり合っている。固着層２８は、記録層３０及びトンネルバリア膜２９よりも表面積は小さく、トンネルバリア膜２９上に完全に戴置された格好となっている。以上のようにして、磁気抵抗素子２７が形成されている。
【０１１１】
固着層２８上には、反強磁性層６４が形成されている。反強磁性層６４は、例えば膜厚１５ｎｍのＩｒＭｎ層で形成されている。更に反強磁性層６４上にはキャップ層３６が形成されている。キャップ層３６は、例えば膜厚５ｎｍのＴａ層で形成されている。またトンネルバリア膜２９上には、少なくとも固着層２８の周囲を取り囲むようにして側壁絶縁膜４０が形成されている。側壁絶縁膜４０は、例えばＡｌ２Ｏ３膜で形成される。
【０１１２】
上記の他は、第１の実施形態と同様の構成である。
次に、図４０、図４１に示す半導体記憶装置の製造方法について、図４２並びに図４３乃至図４８を用いて説明する。図４２は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図４３乃至図４８は製造工程を順次示す断面図である。なお、図４３乃至図４８では、金属配線層１９、２０以下のレベルにある構造は省略する。また、ここでは上記第１の実施形態で説明した製造方法と異なる点のみ詳細に説明する。
【０１１３】
まず、第１の実施形態で説明した通り、図４２におけるステップＳ１において図４に示す構造を得る。次にステップＳ２において、層間絶縁膜２１上に、非磁性層、金属層、及び強磁性層を形成する。すなわち図４３に示すように、層間絶縁膜２１及びコンタクトプラグ２２上に、非磁性導電膜（Ｔａ層２６／Ａｌ層２５／Ｔａ層２４）を形成する。引き続き、非磁性導電膜上に金属層、例えば膜厚５ｎｍのＣｕ層６０を形成する。次に、金属層６０上に強磁性層、例えば膜厚５ｎｍのパーマロイ層３０を形成する。金属層６０及び強磁性層６５は、記録層を形成するためのものである。
【０１１４】
更にステップＳ３において、強磁性層６５上にトンネルバリア膜２９を形成する。引き続きステップＳ４１において、トンネルバリア膜２９上に、強磁性層を形成する。すなわち、トンネルバリア膜２９上に、例えば膜厚１．５ｎｍのＣｏＦｅ層６１、膜厚１ｎｍのＲｕ層６２、及び膜厚２ｎｍのＣｏＦｅ層６３を順次、スパッタリング法により形成する。ＣｏＦｅ／Ｒｕ／ＣｏＦｅの多層膜で形成される強磁性層は、磁気抵抗素子の固着層を形成するためのものである。引き続き、ＣｏＦｅ層６３上に反強磁性層、例えば膜厚１５ｎｍのＩｒＭｎ層６４を形成する。更にＩｒＭｎ層６４上に非磁性導電膜、例えば膜厚５ｎｍのＴａ層３６を形成する。この非磁性導電膜は、キャップ層を形成するためのものである。その結果、図４３に示す構造が完成する。
【０１１５】
次にステップＳ５において、非磁性導電膜３６上にフォトレジストを塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジストを磁気抵抗素子の形成パターンにパターニングする。引き続きステップＳ４２において、非磁性導電膜３６、反強磁性層６４、及び強磁性層６１〜６３を、ＲＩＥ法またはＡｒイオンミリングを用いてパターニングする。その結果、図４４に示すように、磁気抵抗素子の固着層２８が形成される。その後、レジストを除去する（ステップＳ７）。
【０１１６】
次にステップＳ８において、Ａｌ層５１を形成して、図４５に示す構造を得る。引き続き、ステップＳ９において、Ａｌ層５１を酸化してＡｌ２Ｏ３層４０を形成する。この結果、図４６に示す構造が得られる。すなわち、固着層２８、反強磁性層６４、及びキャップ層３６は、Ａｌ２Ｏ３層４０により被覆される。
【０１１７】
次に図４２におけるステップＳ１０において、Ａｌ２Ｏ３層４０をエッチングして側壁絶縁膜を形成する。引き続き、ステップＳ１１において、トンネルバリア膜２９のエッチングを行う。その結果、図４７に示すように、Ａｌ２Ｏ３層４０はトンネルバリア膜２９上で且つ固着層２８側面、反強磁性層６４側面及びキャップ層３６一部の側面にのみ残存する。更にＡｌ２Ｏ３層４０は、固着層２８及び反強磁性層６４の周囲を取り囲むようにして残存する。なおＡｌ２Ｏ３層４０は、少なくとも固着層２８の周囲を取り囲んでいれば良く、反強磁性層６４の側面全面を取り囲む必要はない。
【０１１８】
次にステップＳ４３において、強磁性層６５及び金属層６０をパターニングする。その結果、図４８に示すような記録層３０が形成される。なお、記録層３０の側面はＡｌ２Ｏ３層４０の側面と同一面上に位置するように形成される。従って、記録層３０の幅は、固着層２８の幅よりもＡｌ２Ｏ３層４０の幅の２倍だけ広く形成される。本工程により、図４１に示したような、長軸が容易軸方向に沿った楕円形状の磁気抵抗素子２７が完成する。また第１の実施形態で述べたとおり、記録層３０を形成する積層膜全てをパターニングしても良いが、ステップＳ４３において、少なくともＮｉＦｅ層６５がパターニングされていれば足りる。
【０１１９】
その後は、上記第１の実施形態で説明したステップＳ１３〜Ｓ１７の工程を経て、図４０、図４１に示す構造が完成する。
【０１２０】
上記のように、本実施形態に係る構造及び製造方法によれば、記録層上に固着層が形成されるトップピン型構造のＭＲＡＭにおいても、上記第１の実施形態と同様の効果が得られる。
【０１２１】
次に、この発明の第９の実施形態に係る半導体記憶装置の製造方法について、図４９並びに図５０及び図５１を用いて説明する。図４９は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図５０及び図５１は製造工程の一部を順次示す断面図である。本実施形態は、上記第２の実施形態を、トップピン型のＭＲＡＭに適用したものであり、上記第８の実施形態で説明した図４０、図４１に示すＭＲＡＭの別の製造方法を説明するものである。
【０１２２】
まず、上記第８の実施形態で説明したステップＳ１〜Ｓ８の工程を経て、図４５に示す構造を得る。その後図４９におけるステップＳ２０において、Ａｌ層５１をエッチングする。すなわち図５０に示すように、ＡｒイオンミリングまたはＲＩＥ法によりＡｌ層５１をエッチングする。その結果、図示するように、Ａｌ層５１は、トンネルバリア膜２９上で且つ固着層２８、反強磁性層６４及びキャップ層３６の側面にのみ残存する。更にＡｌ層５１は、固着層２８の周囲を取り囲むようにして残存する。
【０１２３】
次にステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層を形成する。その結果、図５１に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。
【０１２４】
次にステップＳ１１において、トンネルバリア膜２９をパターニングすることで、図４７に示す構造が得られる。その後は、第８の実施形態と同様に、ステップＳ４３〜Ｓ１７の工程を経ることにより、図４０及び図４１に示すＭＲＡＭが完成する。
【０１２５】
本実施形態に係る構成及び製造方法によれば、トップピン型のＭＲＡＭにおいても、上記第２の実施形態で説明した効果が得られる。
【０１２６】
次に、この発明の第１０の実施形態に係る半導体記憶装置の製造方法について、図５２並びに図５３乃至図５８を用いて説明する。図５２は、本実施形態に係るＭＲＡＭの製造工程のフローチャートであり、図５３乃至図５８は製造工程の一部を順次示す断面図である。本実施形態は、上記第３の実施形態を、トップピン型のＭＲＡＭに適用したものである。
【０１２７】
まず、上記第８の実施形態で説明したステップＳ１〜Ｓ４１の工程を経て、図４３の構造を得る。次にステップＳ３０において、Ｔａ層３６上にハードマスク層５３をスパッタリング法またはＣＶＤ法を用いて形成する。これにより、図５３に示す構造が得られる。
【０１２８】
次にステップＳ３１、Ｓ３２において、ハードマスク層５３上にフォトレジストを塗布する。そして、リソグラフィ技術とエッチングとにより、図５４に示すようにハードマスク層５３を、磁気抵抗素子の形成パターンにパターニングする。その後フォトレジスト５０を除去する（ステップＳ３３）。引き続き、ステップＳ３４において、ハードマスク層５３をマスクに用いたＲＩＥ法またはＡｒイオンミリングにより、非磁性層３６をパターニングしてキャップ層を形成する。次にステップＳ５０において、反強磁性層６４をパターニングする。更にステップＳ５１において、強磁性層６１〜６３をパターニングして、固着層２８を形成する。その結果、図５５に示すような構造が得られる。
【０１２９】
次にステップＳ８において、Ａｌ層を形成して、図５６に示す構造を得る。引き続き、ステップＳ２０において、Ａｌ層５１をエッチングし、ステップＳ２１において、Ａｌ層５１を酸化してＡｌ２Ｏ３層４０を形成する。その結果、図５７に示すように、Ａｌ２Ｏ３層による側壁絶縁膜４０が完成する。側壁絶縁膜４０は、固着層２８、反強磁性層６４、キャップ層３６、及びハードマスク５３の側面を被覆している。
【０１３０】
次に、ステップＳ１１において、トンネルバリア膜２９をパターニングし、更にステップＳ４３において、強磁性層６５及び金属層６０をパターニングする。その結果、記録層３０が完成し、図５８に示す構造が得られる。
【０１３１】
その後は上記第１の実施形態で説明したとおり、ステップＳ１３〜Ｓ１７に示す工程を行うことにより、ＭＲＡＭが完成する。
【０１３２】
本実施形態に係る製造方法によっても、トップピン型のＭＲＡＭにおいて、上記第１、第２の実施形態と同様の効果を得ることが出来る。
【０１３３】
図５９は、本実施形態の変形例に係るＭＲＡＭの製造工程のフローチャートである。本変形例は、上記第１の実施形態をトップピン型のＭＲＡＭに適用し、且つハードマスク層を用いた場合に関する。すなわち、ハードマスク層を用いる場合にであっても、Ａｌ２Ｏ３層をパターニングすることによって側壁絶縁膜を形成しても良い。
【０１３４】
次に、この発明の第１１の実施形態に係る半導体記憶装置について、図６０を用いて説明する。図６０は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第４の実施形態を、トップピン型のＭＲＡＭに適用したものであるので、詳細な説明は省略する。
【０１３５】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第８乃至第１０の実施形態に係る構成において、トンネルバリア膜２９であるＡｌ２Ｏ３の組成を工夫したものである。すなわち、トンネルバリア膜２９の酸素含有率は、磁気抵抗素子２７の中央よりも、端部において高くされている。具体的には、トンネルバリア膜の組成は、磁気抵抗素子中央部ではＡｌ２Ｏｘ、端部ではＡｌ２Ｏｙである。但し、ｘ、ｙは共に３に近い数であり、ｙ＞ｘである。
【０１３６】
本実施形態に係る構成によれば、トップピン型のＭＲＡＭにおいても、上記第４の実施形態で説明した効果が得られる。
【０１３７】
次に、この発明の第１２の実施形態に係る半導体記憶装置について、図６１を用いて説明する。図６１は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第５の実施形態を、トップピン型のＭＲＡＭに適用したものであるので、詳細な説明は省略する。
【０１３８】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第８乃至第１０の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を大きくしたものである。すなわち、トンネルバリア膜２９の膜厚は、磁気抵抗素子中央部ではｄ１、端部ではｄ２である。但し、ｄ２＞ｄ１である。
【０１３９】
本構造は、上記第８乃至第１０の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、固着層２８の面内端縁部であって且つトンネルバリア膜２９に接する領域へも侵入する。その結果、固着層３０を形成するＣｏＦｅ層６１の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。すなわち、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層とＣｏＯｘ層及びＦｅＯｘ層とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【０１４０】
上記のような構成によれば、上記第５の実施形態で説明した効果を、トップピン型のＭＲＡＭにおいても得られる。
【０１４１】
次に、この発明の第１３の実施形態に係る半導体記憶装置について、図６２を用いて説明する。図６２は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第６の実施形態を、トップピン型のＭＲＡＭに適用したものであるので、詳細な説明は省略する。
【０１４２】
図示するように、本実施形態に係るＭＲＡＭの磁気抵抗素子２７は、上記第８乃至第１０の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚を更に大きくしたものである。
【０１４３】
本構造は、上記第８乃至第１０の実施形態において、Ａｌ層５１を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がＡｌ２Ｏ３層２９だけでなく、固着層２８及び記録層３０へも侵入する。その結果、固着層２８を形成するＣｏＦｅ層６１の一部が酸化され、ＣｏＯｘ層及びＦｅＯｘ層が形成される。また記録層３０を形成するＮｉＦｅ層６５の一部が酸化され、ＮｉＦｅ酸化膜が形成される。従って、磁気抵抗素子端部においては、トンネルバリア膜２９が、Ａｌ２Ｏ３層と、ＣｏＦｅ層６１及びＮｉＦｅ層６５を酸化して形成された絶縁膜とで形成される。従って、見た目上、トンネルバリア膜２９の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【０１４４】
本実施形態によれば、トップピン型のＭＲＡＭにおいて、上記第６の実施形態と同様の効果が得られる。
【０１４５】
次に、この発明の第１４の実施形態に係る半導体記憶装置について、図６３を用いて説明する。図６３は、本実施形態に係るＭＲＡＭのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第７の実施形態を、トップピン型のＭＲＡＭに適用したものである。
【０１４６】
図示するように、磁気抵抗素子２７は、記録層３０、記録層３０上に形成されたトンネルバリア膜２９、及びトンネルバリア膜２９上に形成された固着層２８を備えている。記録層３０は積層構造を有しており、例えばＣｕ層で形成されたシード層６０、及び例えばＰｙで形成された強磁性層３０を含んでいる。固着層２８も積層構造を有しており、例えばＣｏＦｅ層６１、Ｒｕ層６２、及びＣｏＦｅ層６３が順次形成された構造を有している。そして、トンネルバリア膜２９の膜厚は、磁気抵抗素子の中央部でｄ１、端部でｄ４とされている（ｄ４＞ｄ１）。
【０１４７】
本実施形態に係る磁気抵抗素子の形成方法は、上記第７の実施形態と同様である。すなわち、上記第８の実施形態で説明した図４２におけるステップＳ１〜Ｓ４２の工程により、図４４に示す構造を得る。引き続き、トンネルバリア膜２９、強磁性層３０、及び金属層６０を順次エッチングする。そして、磁気抵抗素子を酸化雰囲気中に晒す。この結果、磁気抵抗素子端部におけるトンネルバリア膜２９の上下のＣｏＦｅ層６１及びパーマロイ層６５が酸化される。これにより、図６３に示す構造が得られる。
【０１４８】
本実施形態によれば、上記第７の実施形態で説明した効果が、トップピン型のＭＲＡＭにおいても得られる。
【０１４９】
次に、この発明の第１５の実施形態に係る半導体記憶装置の製造方法について、図６４を用いて説明する。図６４は、本実施形態に係るＭＲＡＭの製造工程の一部を示すフローチャートである。
【０１５０】
図示するように、本実施形態に係る製造方法は、上記第１の実施形態、第３の実施形態の変形例、第８の実施形態、及び第１０の実施形態の変形例で説明した製造工程において、ステップＳ９のＡｌ層の酸化工程の後、ステップＳ６０においてアニール工程を含むものである。
【０１５１】
本実施形態に係る製造方法によれば、側壁絶縁膜４０の絶縁性を向上できる。側壁絶縁膜４０をなるＡｌ２Ｏ３膜は、場合によっては酸素欠損が生じたり、Ａｌ過多の領域及び酸素過多の領域が出来たりすることがある。しかし、本実施形態のように、Ａｌ層を酸化した後アニールを行うことで、Ａｌ原子及び酸素原子を均一化することが出来る。その結果、Ａｌ２Ｏ３膜の絶縁性を向上できる。また、Ａｌ層を酸化した時点では、組成がＡｌ２Ｏ３になっていない状態の側壁絶縁膜を、アニールすることで、Ａｌ２Ｏ３に近づけることが出来、絶縁性が向上する。
【０１５２】
図６５は、本実施形態の変形例に係るＭＲＡＭの製造工程の一部を示すフローチャートである。本変形例は、上記第２、第３、第９、第１０の実施形態で説明した製造工程において、ステップＳ２１のＡｌ層の酸化工程の後、ステップＳ６０においてアニール工程を含むものである。本変形例に係る製造方法によっても、上記効果を得ることが出来る。なお、ステップＳ６０のアニール工程は、Ａｌ層の酸化工程の後で有ればいつ行っても良く、必ずしも酸化工程の直後に限られるものではない。また、アニール工程は、Ａｌ層の形成工程及びＡｌ層の酸化工程等と、同一の製造装置内で連続的に行っても良い。
【０１５３】
上記のように、この発明の第１乃至第６の実施形態によれば、トンネルバリア膜２９上に、記録層３０の周囲を取り囲むようにして側壁絶縁膜４０を形成している。従って、Ａｒイオンミリング時に発生する残渣によって固着層２８と記録層３０とがショートすることを抑制できる。また、固着層２８と記録層３０とのショートを側壁絶縁膜４０によって防止しているので、固着層２８を形成する際のＡｒイオンミリング工程において、イオンの入射角を半導体基板面に対してほぼ垂直にすることが出来る。よって、固着層２８の形状制御が容易であり、ＭＲＡＭの動作マージンを十分に確保することが出来る。更に、側壁絶縁膜４０は、Ａｌ層５１を酸化することによって形成される。その際、トンネルバリア膜２９の端部にも酸素が補償される。従って、磁気抵抗素子端部のトンネルバリア膜２９は、絶縁性を十分に維持出来るので、固着層２８と記録層３０との間のショートを防止できる。
【０１５４】
また第７、第１４の実施形態によれば、固着層２８及び記録層３０の一部領域を酸化させている。その結果、磁気抵抗素子端部におけるトンネルバリア膜２９の膜厚が大きくなるため、上記効果が得られる。
【０１５５】
更に第８乃至第１３の実施形態によれば、トップピン型のＭＲＡＭにおいても、上記第１乃至第６の実施形態と同様の効果が得られる、すなわち、トンネルバリア膜２９上に、固着層２８の周囲を取り囲むようにして側壁絶縁膜４０を形成している。従って、固着層２８と記録層３０とのショートを抑制できる。また、記録層３０を形成する際のＡｒイオンミリング工程において、イオンの入射角を半導体基板面に対してほぼ垂直に出来る。よって、記録層３０の形状制御が容易であり、ＭＲＡＭの動作マージンを十分に確保することが出来る。
【０１５６】
更に第１５の実施形態によれば、Ａｌ層５１を酸化した後、アニールを行っている。これにより、側壁絶縁膜４０となるＡｌ２Ｏ３層の組成を均一化し、側壁絶縁膜の絶縁性を向上できる。
【０１５７】
なお、上記実施形態においては、側壁絶縁膜４０を形成するための材質として、Ａｌを例に挙げて説明した。しかし、特にＡｌに限定されるものではなく、他の金属あるいは合金を用いても良い。好ましくは、記録層や固着層の材料として用いられる強磁性材料よりも酸化し易い材料を用いることが望ましい。また、側壁絶縁膜４０の形成は酸化に限定されるものでもない。例えば窒化や弗化を用いても良い。但し、製造歩留まりや製造コストの観点から、側壁絶縁膜４０とトンネルバリア膜２９とは、同一金属元素を含む酸化物、窒化物、あるいは弗化物であることが望ましい。例えばＡｌ２Ｏ３、ＡｌＮ、ＭｇＯ、ＨｆＯ２、ＧａＯ、ＬａＡｌＯ３、ＭｇＦ２、ＣａＦ２等を用いることが出来る。なおこれらの化合物において、若干の酸素（窒素、弗素）の欠損が生じていても構わない。また、上記した製造工程は、上記の順序に限られるものではなく、可能な限り入れ替えることは可能である。更に、上記第８乃至第１３の実施形態では、固着層２８がＣｏＦｅ層６１、６３及びＲｕ層６２を含む多層構造として説明した。しかし、例えばＣｏＦｅ層のみで形成されていても良い。
【０１５８】
また上記実施形態では、磁気抵抗素子として、ＭＴＪ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子や、ＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子等を用いる場合であっても良い。
【０１５９】
本発明の第１乃至１５の実施の形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）においては、様々な適用例が可能である。これらの適用例のいくつかを図６６乃至図７２に示す。
【０１６０】
（適用例１）
一例として、図６６はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ）１００と、アナログ−デジタルコンバータ１１０と、デジタル−アナログコンバータ１２０と、フィルタ１３０、１４０と、送信ドライバ１５０と、受信機増幅器１６０とを含む。図６６では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０を示している。
【０１６１】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、ＥＥＰＲＯＭの二種類のメモリを用いている。しかし、ＥＥＰＲＯＭを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
【０１６２】
（適用例２）
別の例として、図６７は、携帯電話端末における、通信機能を実現する部分を示す。図６７に示すように、通信機能を実現する部分は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、周波数シンセサイザ２０９を備えている。
【０１６３】
また、図６７に示すように、携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２００が設けられている。制御部２００は、ＣＰＵ２２１と、ＲＯＭ２２２と、本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３と、フラッシュメモリ２２４とが、ＣＰＵバス２２５を通じて接続されて形成されたマイクロコンピュータである。
【０１６４】
ここで、ＲＯＭ２２２は、ＣＰＵ２２１において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部２００と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ２２４は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【０１６５】
なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３、フラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ＲＯＭ２２２も本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリに置き換えることも可能である。
【０１６６】
（適用例３）
図６８乃至７２は、本発明の第１乃至第１５の実施形態に係る磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。
【０１６７】
図６８において、ＭＲＡＭカード４００は、ＭＲＡＭチップ４０１、開口部４０２、シャッター４０３、外部端子４０４を備えている。ＭＲＡＭチップ４０１はカード本体４００内部に収納されており、開口部４０２により、外部に露出している。ＭＲＡＭカード携帯時には、ＭＲＡＭチップ４０１はシャッター４０３で被覆されている。シャッター４０３は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０１６８】
図６９、図７０は、ＭＲＡＭカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第２ＭＲＡＭカード４５０を転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。ストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカードを位置あわせするための部材としても用いられる。第２ＭＲＡＭカード４５０が所定位置に配置されると同時に第１ＭＲＡＭに記憶されたデータが第２ＭＲＡＭカードに転写される。
【０１６９】
図７１は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ上に第２ＭＲＡＭカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１７０】
図７２は、スライド型の転写装置を示す。これは、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブと同様、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が図の矢印で示すように動作する。受け皿スライド５６０が図の点線の状態に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカードを転写装置５００内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１７１】
なお、上記実施形態では、側壁絶縁膜４０が、記録層３０または固着層２８の側面の全面を被覆する場合を例に挙げて説明した。しかし、記録層３０または固着層２８の側面の全面が側壁絶縁膜４０に被覆される必要はない。
【０１７２】
図７３に示すように、トンネルバリア膜２９上の記録層３０の膜厚が大きい場合には、側壁絶縁膜４０は記録層３０の側面の一部だけを被覆していても良い。この場合には、側壁絶縁膜４０は、記録層３０の側面のうち、トンネルバリア膜２９近傍の領域を被覆する。そして、記録層３０の側面のうち、上方の領域は側壁絶縁膜４０によって覆われていない。このことは、図７４に示すようにトップピン型の場合であっても同様である。すなわち、固着層２８のうち、トンネルバリア膜２９近傍の領域だけが、側壁絶縁膜４０によって被覆されている。
【０１７３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１７４】
【発明の効果】
以上説明したように、この発明によれば、製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭの断面図。
【図２】この発明の第１の実施形態に係るＭＲＡＭの斜視図。
【図３】この発明の第１の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図４】この発明の第１の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図５】この発明の第１の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図６】この発明の第１の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図７】この発明の第１の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図８】この発明の第１の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図９】この発明の第１の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図１０】この発明の第１の実施形態に係るＭＲＡＭの第７の製造工程の断面図。
【図１１】この発明の第１の実施形態に係るＭＲＡＭの第８の製造工程の断面図。
【図１２】この発明の第１の実施形態に係るＭＲＡＭの第９の製造工程の断面図。
【図１３】この発明の第１の実施形態に係るＭＲＡＭの第１０の製造工程の断面図。
【図１４】この発明の第１の実施形態に係るＭＲＡＭの第１１の製造工程の断面図。
【図１５】この発明の第１の実施形態に係るＭＲＡＭの第１２の製造工程の断面図。
【図１６】この発明の第２の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図１７】この発明の第２の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図１８】この発明の第２の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図１９】この発明の第３の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図２０】この発明の第３の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図２１】この発明の第３の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図２２】この発明の第３の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図２３】この発明の第３の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図２４】この発明の第３の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図２５】この発明の第３の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図２６】この発明の第３の実施形態に係るＭＲＡＭの第７の製造工程の断面図。
【図２７】この発明の第３の実施形態に係るＭＲＡＭの第８の製造工程の断面図。
【図２８】この発明の第３の実施形態に係るＭＲＡＭの第９の製造工程の断面図。
【図２９】この発明の第３の実施形態の変形例に係るＭＲＡＭの製造工程のフローチャート。
【図３０】この発明の第４の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３１】理想的な磁気抵抗素子の平面図であり、スピンの向きを示す図。
【図３２】現実の磁気抵抗素子の平面図であり、スピンの向きを示す図。
【図３３】この発明の第４の実施形態に係るＭＲＡＭの備える磁気抵抗素子の平面図。
【図３４】この発明の第５の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３５】この発明の第５の実施形態に係るＭＲＡＭの備える磁気抵抗素子の平面図。
【図３６】この発明の第６の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３７】この発明の第７の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図３８】この発明の第７の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図３９】この発明の第７の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図４０】この発明の第８の実施形態に係るＭＲＡＭの断面図。
【図４１】この発明の第８の実施形態に係るＭＲＡＭの斜視図。
【図４２】この発明の第８の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図４３】この発明の第８の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図４４】この発明の第８の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図４５】この発明の第８の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図４６】この発明の第８の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図４７】この発明の第８の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図４８】この発明の第８の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図４９】この発明の第９の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図５０】この発明の第９の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図５１】この発明の第９の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図５２】この発明の第１０の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図５３】この発明の第１０の実施形態に係るＭＲＡＭの第１の製造工程の断面図。
【図５４】この発明の第１０の実施形態に係るＭＲＡＭの第２の製造工程の断面図。
【図５５】この発明の第１０の実施形態に係るＭＲＡＭの第３の製造工程の断面図。
【図５６】この発明の第１０の実施形態に係るＭＲＡＭの第４の製造工程の断面図。
【図５７】この発明の第１０の実施形態に係るＭＲＡＭの第５の製造工程の断面図。
【図５８】この発明の第１０の実施形態に係るＭＲＡＭの第６の製造工程の断面図。
【図５９】この発明の第１０の実施形態の変形例に係るＭＲＡＭの製造工程のフローチャート。
【図６０】この発明の第１１の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６１】この発明の第１２の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６２】この発明の第１３の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６３】この発明の第１４の実施形態に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図６４】この発明の第１５の実施形態に係るＭＲＡＭの製造工程のフローチャート。
【図６５】この発明の第１５の実施形態の変形例に係るＭＲＡＭの製造工程のフローチャート。
【図６６】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたモデムのブロック図。
【図６７】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えた携帯電話端末のブロック図。
【図６８】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのブロック図。
【図６９】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の上面図。
【図７０】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図７１】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図７２】この発明の第１乃至第１５の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図７３】この発明の第１乃至第１５の実施形態の第１変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【図７４】この発明の第１乃至第１５の実施形態の第２変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。
【符号の説明】
１０…半導体基板、１１…スイッチングトランジスタ、１２…不純物拡散層、１３…ゲート電極、１４、１７、２１、４２…層間絶縁膜、１５、１８、２２、４３…コンタクトプラグ、１６、１９、２０…金属配線層、２３…非磁性導電膜、２４、２６、３７、３９…Ｔａ層、２５、３８…Ａｌ層、２７…磁気抵抗素子、２８…固着層、２９…トンネルバリア膜、３０…記録層、３１、３３、３４、６１、６３…ＣｏＦｅ層、３２、６４…ＩｒＭｎ層、３５、６５…Ｐｙ層、３６…キャップ層、４０…側壁絶縁膜、４１…ＳｉＯ２膜、４４…ビット線、５０、５２…フォトレジスト、５１…Ａｌ層、５３…ハードマスク層、６０…シード層、６２…Ｒｕ層、１００、２０５…ＤＳＰ、１１０…Ａ／Ｄコンバータ、１２０…Ｄ／Ａコンバータ、１３０、１４０…フィルタ、１５０…送信ドライバ、１６０…受信機増幅器、１７０、２２３、４０１、５５０…ＭＲＡＭ、１８０…ＥＥＰＲＯＭ、２００…制御部、２０１…送受信アンテナ、２０２…アンテナ共用器、２０３…受信部、２０４…ベースバンド処理部、２０６…スピーカ、２０７…マイクロホン、２０８…送信部、２０９…周波数シンセサイザ、２１１…音声データ再生処理部、２１３…ＬＣＤコントローラ、２１４…ＬＣＤ、２１５…リンガ、２２１…ＣＰＵ、２２２…ＲＯＭ、２２４…フラッシュメモリ、２２５…ＣＰＵバス、２３１、２３３、２３５…インターフェース、２３２…外部メモリスロット、２３４…キー操作部、３００…携帯電話端末、４００…ＭＲＡＭカード、４０２…開口部、４０３…シャッター、４０４、５３０…外部端子、５００…転写装置、５１０…挿入部、５２０…ストッパ、５６０…受け皿スライド
Claims (32)
- 第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、
少なくとも前記第２強磁性膜の側面を取り囲むようにして形成された側壁絶縁膜と、
前記メモリセル及び前記側壁絶縁膜を被覆するように形成された層間絶縁膜と
を具備することを特徴とする半導体記憶装置。 - 第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、
少なくとも前記第２強磁性膜の側面を取り囲むようにして形成され、金属元素を含む側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。 - 前記側壁絶縁膜は、前記トンネルバリア膜に接する
ことを特徴とする請求項１または２記載の半導体記憶装置。 - 第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、
前記第２強磁性膜の周囲を取り囲むようにして前記トンネルバリア膜上に形成された側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における酸素含有率が、面内中央部よりも高い
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における膜厚が、面内中央部よりも大きい
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。 - 前記側壁絶縁膜は、酸化アルミニウムで形成されている
ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。 - 前記側壁絶縁膜及び前記トンネルバリア膜は、共通の金属元素を含む
ことを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。 - 前記側壁絶縁膜及び前記トンネルバリア膜は、共に酸化アルミニウムで形成されている
ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。 - 前記側壁絶縁膜は、前記トンネルバリア膜の側壁の少なくとも一部と周方向に沿って接する
ことを特徴とする請求項１乃至９いずれか１項記載の半導体記憶装置。 - 第１強磁性膜と、前記第１強磁性膜上に形成され、酸素元素を含むトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルを具備し、
前記トンネルバリア膜の面内端縁部における単位面積あたりのトンネル抵抗は、面内中央部よりも高い
ことを特徴とする半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における酸素含有率が、面内中央部よりも高い
ことを特徴とする請求項１１記載の半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における膜厚が、面内中央部よりも大きい
ことを特徴とする請求項１１記載の半導体記憶装置。 - 前記面内端縁部における前記トンネルバリア膜は、少なくとも前記第１、第２強磁性膜のいずれかに含まれる磁性金属元素を含む
ことを特徴とする請求項１３記載の半導体記憶装置。 - 前記トンネルバリア膜は、酸化アルミニウムで形成されている
ことを特徴とする請求項１乃至１４いずれか１項記載の半導体記憶装置。 - 半導体層上に第１強磁性層を形成する工程と、
前記第１強磁性層上にトンネルバリア層を形成する工程と、
前記トンネルバリア膜上に第２強磁性層を形成する工程と、
前記第２強磁性層をパターニングして、前記トンネルバリア層の一部を露出させる工程と、
前記トンネルバリア層上に、前記第２強磁性層の側壁を取り囲むようにして側壁絶縁膜を形成する工程と、
前記トンネルバリア層及び前記第１強磁性層をパターニングする工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第２強磁性層をパターニングする工程と、前記側壁絶縁膜を形成する工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項１６記載の半導体記憶装置の製造方法。 - 前記第２強磁性層上にキャップ層を形成する工程を更に備え、
前記第２強磁性層をパターニングする工程においては、前記キャップ層は前記第２強磁性層と同一のパターンにパターニングされ、
前記側壁絶縁膜を形成する工程は、
少なくとも前記トンネルバリア層上及び前記第２強磁性層の側面上に金属層を形成する工程と、
前記金属層を酸化させて、前記金属層を絶縁性の金属酸化層にする工程と、
前記金属酸化層の一部を除去して、前記金属酸化層を前記第２強磁性層の側壁を取り囲むように残存させる工程と
を備えることを特徴とする請求項１６記載の半導体記憶装置の製造方法。 - 前記第２強磁性層上にキャップ層を形成する工程を更に備え、
前記第２強磁性層をパターニングする工程においては、前記キャップ層は前記第２強磁性層と同一のパターンにパターニングされ、
前記側壁絶縁膜を形成する工程は、
少なくとも前記トンネルバリア層上及び前記第２強磁性層の側面上に金属層を形成する工程と、
前記金属層の一部を除去して、前記金属層を前記第２強磁性層の側壁を取り囲むように残存させる工程と、
前記金属層を酸化させて、前記金属層を絶縁性の金属酸化層にする工程と
を備えることを特徴とする請求項１６記載の半導体記憶装置の製造方法。 - 前記金属層を形成する工程において、前記金属層は、前記キャップ層の上面及び側面上にも形成され、
前記金属酸化層の一部を除去する工程において、前記金属酸化層は、前記第２強磁性層の側壁を取り囲み、且つ前記キャップ層の側壁の少なくとも一部を取り囲むようにして残存させられる
ことを特徴とする請求項１８記載の半導体記憶装置の製造方法。 - 前記金属層を形成する工程において、前記金属層は、前記キャップ層の上面及び側面上にも形成され、
前記金属層の一部を除去する工程において、前記金属層は、前記第２強磁性層の側壁を取り囲み、且つ前記キャップ層の側壁の少なくとも一部を取り囲むようにして残存させられる
ことを特徴とする請求項１９記載の半導体記憶装置の製造方法。 - 前記第２強磁性層上に金属層を形成する工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項１８または２０記載の半導体記憶装置の製造方法。 - 前記第２強磁性層をパターニングする工程と、前記第２強磁性層上に金属層を形成する工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項１８または２０記載の半導体記憶装置の製造方法。 - 前記第２強磁性層上に金属層を形成する工程と、前記金属層を前記第２強磁性層の側壁を取り囲むように残存させる工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項１９または２１記載の半導体記憶装置の製造方法。 - 前記第２強磁性層をパターニングする工程と、前記第２強磁性層上に金属層を形成する工程と、前記金属層を前記第２強磁性層の側壁を取り囲むように残存させる工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項１９または２１記載の半導体記憶装置の製造方法。 - 前記トンネルバリア層は、絶縁性の酸化物で形成され、
前記金属層を酸化させる工程は、
前記金属層を酸化すると共に、前記第２強磁性層の面内縁部直下に位置する領域の前記トンネルバリア膜を酸化させ、該領域における酸素含有率を面内中央部における前記トンネルバリア膜の酸素含有率よりも高くする
ことを特徴とする請求項１８乃至２５いずれか１項記載の半導体記憶装置の製造方法。 - 前記金属層を酸化させる工程は、
前記金属層を酸化すると共に、前記第２強磁性層において面内縁部の領域であって且つ前記トンネルバリア膜に接する領域を酸化させて、該領域を絶縁物にする
ことを特徴とする請求項１８乃至２５いずれか１項記載の半導体記憶装置の製造方法。 - 前記金属層を酸化させる工程は、
前記第１強磁性層において前記第２強磁性層の面内縁部直下に位置し、且つ前記トンネルバリア膜に接する領域を酸化させて、該領域を絶縁物にする
ことを特徴とする請求項２７記載の半導体記憶装置の製造方法。 - 前記金属層を絶縁性の金属酸化層にする工程の後、前記金属酸化層をアニールする工程を更に備える
ことを特徴とする請求項１８乃至２８いずれか１項記載の半導体記憶装置の製造方法。 - 前記トンネルバリア膜及び前記第１強磁性層をパターニングする工程は、前記側壁絶縁膜をマスクに用いて行う
ことを特徴とする請求項１６乃至２９いずれか１項記載の半導体記憶装置の製造方法。 - 前記トンネルバリア膜は、酸化アルミニウムで形成されることを特徴とする請求項１６乃至３０いずれか１項記載の半導体記憶装置の製造方法。
- 前記側壁絶縁膜は、酸化アルミニウムで形成される
ことを特徴とする請求項１６乃至３１いずれか１項記載の半導体記憶装置の製造方法。
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Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175461A (ja) * | 2003-12-08 | 2005-06-30 | Sharp Corp | 非対称面積メモリセル |
| WO2006070803A1 (ja) * | 2004-12-28 | 2006-07-06 | Nec Corporation | 磁気ランダムアクセスメモリ及びその製造方法 |
| US7605420B2 (en) | 2005-11-14 | 2009-10-20 | Renesas Technology Corp. | Semiconductor tunneling magneto resistance device and method of manufacturing the same |
| WO2010067520A1 (ja) | 2008-12-10 | 2010-06-17 | 株式会社日立製作所 | 磁気抵抗効果素子、それを用いた磁気メモリセル及び磁気ランダムアクセスメモリ |
| JP2012019163A (ja) * | 2010-07-09 | 2012-01-26 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| JP2012503885A (ja) * | 2008-09-24 | 2012-02-09 | クゥアルコム・インコーポレイテッド | 保護側壁パシベーションを利用する磁気素子 |
| JP2012508471A (ja) * | 2008-11-11 | 2012-04-05 | シーゲイト テクノロジー エルエルシー | 円筒状バリアを有する磁気メモリセル |
| JP2012119684A (ja) * | 2010-11-29 | 2012-06-21 | Samsung Electronics Co Ltd | 磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法 |
| JP2012119564A (ja) * | 2010-12-02 | 2012-06-21 | Fujitsu Semiconductor Ltd | 磁気抵抗効果素子及びその製造方法 |
| JP2013524515A (ja) * | 2010-03-29 | 2013-06-17 | クアルコム，インコーポレイテッド | 磁気トンネル接合記憶素子の製造 |
| JP2014518015A (ja) * | 2011-05-16 | 2014-07-24 | マイクロン テクノロジー， インク． | スピントルクトランスファーメモリセル構造および方法 |
| JP2015519750A (ja) * | 2012-05-07 | 2015-07-09 | マイクロン テクノロジー， インク． | フィラメント形成が限局された抵抗型メモリ |
| JP2016181598A (ja) * | 2015-03-24 | 2016-10-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| WO2018163575A1 (ja) * | 2017-03-09 | 2018-09-13 | ソニーセミコンダクタソリューションズ株式会社 | 強磁性トンネル接合素子及びその製造方法 |
| JP2019057553A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 磁気記憶装置 |
| JP2021019087A (ja) * | 2019-07-19 | 2021-02-15 | Tdk株式会社 | 磁気抵抗効果素子及び磁気メモリ |
| WO2023067770A1 (ja) * | 2021-10-21 | 2023-04-27 | Tdk株式会社 | 磁壁移動素子、磁気記録アレイ及び磁気メモリ |
| WO2023228389A1 (ja) * | 2022-05-26 | 2023-11-30 | Tdk株式会社 | 磁気抵抗効果素子及び磁気抵抗効果素子の製造方法 |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4192075B2 (ja) * | 2002-11-28 | 2008-12-03 | 株式会社東芝 | 磁気記憶装置の製造方法 |
| KR100500455B1 (ko) * | 2003-08-11 | 2005-07-18 | 삼성전자주식회사 | 산화된 버퍼층을 갖는 자기터널 접합 구조체 및 그 제조방법 |
| US6984529B2 (en) * | 2003-09-10 | 2006-01-10 | Infineon Technologies Ag | Fabrication process for a magnetic tunnel junction device |
| US7112454B2 (en) * | 2003-10-14 | 2006-09-26 | Micron Technology, Inc. | System and method for reducing shorting in memory cells |
| JP4074281B2 (ja) * | 2004-09-14 | 2008-04-09 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP2006179701A (ja) * | 2004-12-22 | 2006-07-06 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| KR100697282B1 (ko) * | 2005-03-28 | 2007-03-20 | 삼성전자주식회사 | 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 |
| KR100719345B1 (ko) * | 2005-04-18 | 2007-05-17 | 삼성전자주식회사 | 자기 기억 장치의 형성 방법 |
| US20070187785A1 (en) * | 2006-02-16 | 2007-08-16 | Chien-Chung Hung | Magnetic memory cell and manufacturing method thereof |
| US8508984B2 (en) * | 2006-02-25 | 2013-08-13 | Avalanche Technology, Inc. | Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof |
| US20080246104A1 (en) * | 2007-02-12 | 2008-10-09 | Yadav Technology | High Capacity Low Cost Multi-State Magnetic Memory |
| US20080253165A1 (en) * | 2007-04-10 | 2008-10-16 | Philippe Blanchard | Method of Manufacturing a Memory Device, Memory Device, Cell, Integrated Circuit, Memory Module, and Computing System |
| DE102007035857A1 (de) * | 2007-07-31 | 2009-02-05 | Qimonda Ag | Verfahren zum Herstellen einer Speichervorrichtung, Speichervorrichtung, Zelle, integrierte Schaltung, Speichermodul und Computersystem |
| US8119424B2 (en) | 2007-09-28 | 2012-02-21 | Everspin Technologies, Inc. | Electronic device including a magneto-resistive memory device and a process for forming the electronic device |
| US7948044B2 (en) * | 2008-04-09 | 2011-05-24 | Magic Technologies, Inc. | Low switching current MTJ element for ultra-high STT-RAM and a method for making the same |
| US8659852B2 (en) | 2008-04-21 | 2014-02-25 | Seagate Technology Llc | Write-once magentic junction memory array |
| US7852663B2 (en) | 2008-05-23 | 2010-12-14 | Seagate Technology Llc | Nonvolatile programmable logic gates and adders |
| US7855911B2 (en) | 2008-05-23 | 2010-12-21 | Seagate Technology Llc | Reconfigurable magnetic logic device using spin torque |
| US7881098B2 (en) | 2008-08-26 | 2011-02-01 | Seagate Technology Llc | Memory with separate read and write paths |
| US7985994B2 (en) | 2008-09-29 | 2011-07-26 | Seagate Technology Llc | Flux-closed STRAM with electronically reflective insulative spacer |
| US8169810B2 (en) | 2008-10-08 | 2012-05-01 | Seagate Technology Llc | Magnetic memory with asymmetric energy barrier |
| US8089132B2 (en) | 2008-10-09 | 2012-01-03 | Seagate Technology Llc | Magnetic memory with phonon glass electron crystal material |
| US8039913B2 (en) | 2008-10-09 | 2011-10-18 | Seagate Technology Llc | Magnetic stack with laminated layer |
| US8045366B2 (en) | 2008-11-05 | 2011-10-25 | Seagate Technology Llc | STRAM with composite free magnetic element |
| US7826181B2 (en) | 2008-11-12 | 2010-11-02 | Seagate Technology Llc | Magnetic memory with porous non-conductive current confinement layer |
| US8289756B2 (en) | 2008-11-25 | 2012-10-16 | Seagate Technology Llc | Non volatile memory including stabilizing structures |
| US7826259B2 (en) | 2009-01-29 | 2010-11-02 | Seagate Technology Llc | Staggered STRAM cell |
| US7999338B2 (en) | 2009-07-13 | 2011-08-16 | Seagate Technology Llc | Magnetic stack having reference layers with orthogonal magnetization orientation directions |
| US8455965B2 (en) | 2009-11-30 | 2013-06-04 | Qualcomm Incorporated | Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions |
| US8513749B2 (en) * | 2010-01-14 | 2013-08-20 | Qualcomm Incorporated | Composite hardmask architecture and method of creating non-uniform current path for spin torque driven magnetic tunnel junction |
| JP5214691B2 (ja) | 2010-09-17 | 2013-06-19 | 株式会社東芝 | 磁気メモリ及びその製造方法 |
| JP5535161B2 (ja) * | 2011-09-20 | 2014-07-02 | 株式会社東芝 | 磁気抵抗効果素子およびその製造方法 |
| US8685756B2 (en) | 2011-09-30 | 2014-04-01 | Everspin Technologies, Inc. | Method for manufacturing and magnetic devices having double tunnel barriers |
| US9064589B2 (en) * | 2011-11-09 | 2015-06-23 | Qualcomm Incorporated | Three port MTJ structure and integration |
| JP2013140891A (ja) * | 2012-01-05 | 2013-07-18 | Toshiba Corp | 磁気抵抗効果素子の製造方法 |
| US8747680B1 (en) | 2012-08-14 | 2014-06-10 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive-based device |
| US9373775B2 (en) * | 2012-09-13 | 2016-06-21 | Micron Technology, Inc. | Methods of forming magnetic memory cells |
| US9660181B2 (en) * | 2013-03-15 | 2017-05-23 | Intel Corporation | Logic chip including embedded magnetic tunnel junctions |
| US20150069554A1 (en) * | 2013-09-06 | 2015-03-12 | Masahiko Nakayama | Magnetic memory and method of manufacturing the same |
| US9123879B2 (en) | 2013-09-09 | 2015-09-01 | Masahiko Nakayama | Magnetoresistive element and method of manufacturing the same |
| US9368717B2 (en) | 2013-09-10 | 2016-06-14 | Kabushiki Kaisha Toshiba | Magnetoresistive element and method for manufacturing the same |
| US9231196B2 (en) | 2013-09-10 | 2016-01-05 | Kuniaki SUGIURA | Magnetoresistive element and method of manufacturing the same |
| US9385304B2 (en) | 2013-09-10 | 2016-07-05 | Kabushiki Kaisha Toshiba | Magnetic memory and method of manufacturing the same |
| US9112148B2 (en) | 2013-09-30 | 2015-08-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell structure with laterally offset BEVA/TEVA |
| US9178144B1 (en) | 2014-04-14 | 2015-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell with bottom electrode |
| KR102259870B1 (ko) * | 2014-07-30 | 2021-06-04 | 삼성전자주식회사 | 자기 메모리 장치 및 그의 형성방법 |
| US9209392B1 (en) | 2014-10-14 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell with bottom electrode |
| US9793470B2 (en) | 2015-02-04 | 2017-10-17 | Everspin Technologies, Inc. | Magnetoresistive stack/structure and method of manufacturing same |
| US10269401B2 (en) | 2015-10-15 | 2019-04-23 | Samsung Electronics Co., Ltd. | Magnetic memory devices |
| US10483460B2 (en) | 2015-10-31 | 2019-11-19 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive stack/ structure using plurality of encapsulation layers |
| KR102482373B1 (ko) * | 2015-11-24 | 2022-12-29 | 삼성전자주식회사 | 자기 저항 메모리 장치 및 그 제조 방법 |
| KR102615694B1 (ko) | 2016-11-02 | 2023-12-21 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
| EP3673522B1 (en) * | 2017-08-23 | 2022-10-05 | Everspin Technologies, Inc. | Magnetoresistive bit fabrication by multi-step etching |
| US10971684B2 (en) * | 2018-10-30 | 2021-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Intercalated metal/dielectric structure for nonvolatile memory devices |
| KR20200058655A (ko) * | 2018-11-19 | 2020-05-28 | 삼성전자주식회사 | 자기 기억 소자 |
| WO2020150451A1 (en) * | 2019-01-18 | 2020-07-23 | Everspin Technologies, Inc. | Magnetoresistive stack/structure and methods therefor |
| US11121311B2 (en) | 2019-01-24 | 2021-09-14 | International Business Machines Corporation | MTJ containing device encapsulation to prevent shorting |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3185745B2 (ja) * | 1998-04-01 | 2001-07-11 | 日本電気株式会社 | 半導体メモリセル |
| US5940319A (en) * | 1998-08-31 | 1999-08-17 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| US6166948A (en) * | 1999-09-03 | 2000-12-26 | International Business Machines Corporation | Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers |
| US6281538B1 (en) * | 2000-03-22 | 2001-08-28 | Motorola, Inc. | Multi-layer tunneling device with a graded stoichiometry insulating layer |
| DE10043947A1 (de) * | 2000-09-06 | 2002-04-04 | Infineon Technologies Ag | Integrierte Schaltungsanordnung |
| US6710987B2 (en) * | 2000-11-17 | 2004-03-23 | Tdk Corporation | Magnetic tunnel junction read head devices having a tunneling barrier formed by multi-layer, multi-oxidation processes |
| JP5013494B2 (ja) * | 2001-04-06 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 磁性メモリの製造方法 |
| JP2003016777A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| US6347049B1 (en) * | 2001-07-25 | 2002-02-12 | International Business Machines Corporation | Low resistance magnetic tunnel junction device with bilayer or multilayer tunnel barrier |
| US6485989B1 (en) * | 2001-08-30 | 2002-11-26 | Micron Technology, Inc. | MRAM sense layer isolation |
| JP4780874B2 (ja) * | 2001-09-04 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6985384B2 (en) * | 2002-10-01 | 2006-01-10 | International Business Machines Corporation | Spacer integration scheme in MRAM technology |
| JP2005150457A (ja) * | 2003-11-17 | 2005-06-09 | Toshiba Corp | 磁気記憶装置 |
-
2003
- 2003-08-14 JP JP2003207564A patent/JP4008857B2/ja not_active Expired - Fee Related
- 2003-08-28 US US10/649,704 patent/US20040188732A1/en not_active Abandoned
- 2003-08-28 EP EP03019510.1A patent/EP1463110B1/en not_active Expired - Lifetime
-
2004
- 2004-03-24 CN CN200410031545.5A patent/CN1542844B/zh not_active Expired - Fee Related
-
2005
- 2005-04-20 US US11/109,675 patent/US7122854B2/en not_active Expired - Fee Related
-
2006
- 2006-09-14 US US11/520,686 patent/US20070007569A1/en not_active Abandoned
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175461A (ja) * | 2003-12-08 | 2005-06-30 | Sharp Corp | 非対称面積メモリセル |
| WO2006070803A1 (ja) * | 2004-12-28 | 2006-07-06 | Nec Corporation | 磁気ランダムアクセスメモリ及びその製造方法 |
| JPWO2006070803A1 (ja) * | 2004-12-28 | 2008-06-12 | 日本電気株式会社 | 磁気ランダムアクセスメモリ及びその製造方法 |
| US7605420B2 (en) | 2005-11-14 | 2009-10-20 | Renesas Technology Corp. | Semiconductor tunneling magneto resistance device and method of manufacturing the same |
| US7973376B2 (en) | 2005-11-14 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2012503885A (ja) * | 2008-09-24 | 2012-02-09 | クゥアルコム・インコーポレイテッド | 保護側壁パシベーションを利用する磁気素子 |
| JP2012508471A (ja) * | 2008-11-11 | 2012-04-05 | シーゲイト テクノロジー エルエルシー | 円筒状バリアを有する磁気メモリセル |
| WO2010067520A1 (ja) | 2008-12-10 | 2010-06-17 | 株式会社日立製作所 | 磁気抵抗効果素子、それを用いた磁気メモリセル及び磁気ランダムアクセスメモリ |
| US8743593B2 (en) | 2008-12-10 | 2014-06-03 | Hitachi, Ltd. | Magnetoresistance effect element and magnetic memory cell and magnetic random access memory using same |
| JP2013524515A (ja) * | 2010-03-29 | 2013-06-17 | クアルコム，インコーポレイテッド | 磁気トンネル接合記憶素子の製造 |
| US8981502B2 (en) | 2010-03-29 | 2015-03-17 | Qualcomm Incorporated | Fabricating a magnetic tunnel junction storage element |
| JP2012019163A (ja) * | 2010-07-09 | 2012-01-26 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| JP2012119684A (ja) * | 2010-11-29 | 2012-06-21 | Samsung Electronics Co Ltd | 磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法 |
| JP2012119564A (ja) * | 2010-12-02 | 2012-06-21 | Fujitsu Semiconductor Ltd | 磁気抵抗効果素子及びその製造方法 |
| US9165627B2 (en) | 2011-05-16 | 2015-10-20 | Micron Technology, Inc. | Spin torque transfer memory cell structures and methods |
| JP2014518015A (ja) * | 2011-05-16 | 2014-07-24 | マイクロン テクノロジー， インク． | スピントルクトランスファーメモリセル構造および方法 |
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