JP2004342256A - 半導体記憶装置および携帯電子機器 - Google Patents
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Abstract
【課題】メモリセルの消去を負のゲート電圧によって行う。
【解決手段】半導体記憶装置430は、メモリアレイ431を備え、メモリアレイ431はアドレスにデータとを格納する複数のメモリセルから構成される。メモリアレイ431は、複数のブロックB0〜Bnに配置されている。各ブロックはローカル行デコーダを備える。例えば、ブロックB0はローカル行デコーダ432を備える。各ブロックは、特定のブロック内にのみ延びる複数のビットラインと、そのブロック内にのみ延びる複数のローカルワードラインとを備える。メモリセルはローカルワードラインとビットラインとの交点に設置される。メモリアレイ431のビットラインは列ゲート回路442を介して列デコーダ439に接続されている。
【選択図】 図20
【解決手段】半導体記憶装置430は、メモリアレイ431を備え、メモリアレイ431はアドレスにデータとを格納する複数のメモリセルから構成される。メモリアレイ431は、複数のブロックB0〜Bnに配置されている。各ブロックはローカル行デコーダを備える。例えば、ブロックB0はローカル行デコーダ432を備える。各ブロックは、特定のブロック内にのみ延びる複数のビットラインと、そのブロック内にのみ延びる複数のローカルワードラインとを備える。メモリセルはローカルワードラインとビットラインとの交点に設置される。メモリアレイ431のビットラインは列ゲート回路442を介して列デコーダ439に接続されている。
【選択図】 図20
Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性メモリを用いた半導体記憶装置および携帯電子機器に関する。さらに詳しくは、負電圧スイッチング回路を備えた半導体記憶装置に関する。
【0002】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図28に示したように、半導体基板901上にゲート絶縁膜を介してフローティングゲート902、絶縁膜907、ワード線(コントロールゲート)903がこの順に形成されており、フローティングゲート902の両側には、拡散領域によるソース線904及びビット線905が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域906が形成されている(例えば、特許文献1)。
【0003】
メモリセルは、フローティングゲート902中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図29に示すような、ドレイン電流(Id)対ゲート電圧(Vg)特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Id−Vg曲線はVgの増加する方向にほぼ平行移動する。
【0004】
【特許文献1】
特開平5−304277号公報
【0005】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート902とワード線903とを隔てる絶縁膜907を配置することが機能上必要であるとともに、フローティングゲート902からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜907及びゲート絶縁膜の薄膜化は困難であり、メモリ素子の微細化を阻害していた。
本発明は前記課題に鑑みなされたものであり、微細化が容易なメモリ素子を備えた半導体記憶装置とその駆動方法及び携帯電子機器を提供することを目的とする。
【0006】
【課題を解決するための手段】
この発明は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、メモリセルのゲート電極に負電圧を印加するための負電圧スイッチング回路と、負電圧スイッチング回路の出力と零ボルトよりも低い電圧を出力する第1電圧源とに接続されたスイッチングトランジスタを有するスイッチングトランジスタ回路と、スイッチングトランジスタの制御端子に接続されると共に零ボルトより高い電圧を出力する第2電圧源に選択的に接続されたプルアップ回路と、第1電圧源とスイッチングトランジスタの制御端子とに接続されたプルダウン回路とを備え、 プルアップ回路は、プルアップ回路が第2電圧源に接続され、かつ、スイッチングトランジスタが第1電圧源を負電圧スイッチング回路の出力に接続しないとき、第2電圧源をスイッチングトランジスタの制御端子に接続し、プルダウン回路は、プルアップ回路が第2電圧源に接続されずにスイッチングトランジスタが第1電圧源を負電圧スイッチング回路の出力に接続するとき、第1電圧源の出力をスイッチングトランジスタの制御端子へ接続するように構成されてなる半導体記憶装置を提供するものである。
【0007】
【発明の実施の形態】
この発明によれば、メモリセルのゲート電極に負電圧を印加して消去することが可能となるので、半導体記憶装置の素子数を少なくすることや、消費電力を低減することが可能となる。
この発明の電圧スイッチング回路において、第1電圧源の出力電圧が−1〜−6Vボルトであり、第2電圧源の出力電圧が 1〜 6ボルトであってもよい。
スイッチングトランジスタがPチャンネルトランジスタであってもよい。
【0008】
プルアップ回路は、スイッチングトランジスタの制御端子に接続される第1端子と、第2電圧源とグラウンドとに選択的に接続される第1端子とを有する第1トランジスタと、第1トランジスタの制御端子に接続され第1トランジスタの制御端子へ零ボルトより低い電圧を有する第3電圧を印加する電圧ポンプと、グランドと、電圧ポンプと、第1トランジスタの制御端子とに接続され、電圧ポンプが第1トランジスタの制御端子へ第3電圧を印加しないときにグランドを第1トランジスタの制御端子へ接続する第1抵抗を備え、第1トランジスタの第1端子および制御端子が接地される時に第1トランジスタがターンオフし、プルダウン回路が第1電圧源をスイッチングトランジスタの制御端子に接続してもよい。
【0009】
プルアップ回路は、制御信号の制御により、第2電圧を第1トランジスタの第2端子へ接続するスイッチング回路をさらに備えてもよい。
第1トランジスタはPチャンネルトランジスタであり、第1抵抗はポリシリコン抵抗であってもよい。
プルダウン回路は、第1電圧源とスイッチングトランジスタの制御端子とに接続される第2抵抗と、第2抵抗に並列接続され、かつ、スイッチングトランジスタの制御端子と第1電圧源とに接続され、ターンオフ時に第1電圧源にプルダウン回路の第2抵抗をバイパスさせる第2トランジスタとを、さらに備えてもよい。
【0010】
第2トランジスタがPチャンネルトランジスタであり、第2抵抗がポリシリコン抵抗であってもよい。
【0011】
また、この発明は半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、メモリセルのゲート電極に接続されるワードラインと、ワードラインに接続され、零ボルトより低い電圧を有する第1電圧を、メモリセルの消去期間においてメモリセルのゲート電極に接続させる負電圧スイッチング回路を備え、負電圧スイッチング回路は、ワードラインと第1電圧源に接続されたスイッチングトランジスタと、スイッチングトランジスタの制御端子に接続されると共に、零ボルトより高い電圧を有する第2電圧源に選択的に接続され、スイッチングトランジスタが第1電圧源をワードラインを介してメモリセルのゲート電極に接続しないように第2電圧源に接続されるときに、第2電圧源をスイッチングトランジスタの制御端子に接続するプルアップ回路と、第1電圧源とスイッチングトランジスタの制御端子とに接続され、スイッチングトランジスタが第1電圧源をワードラインを介してメモリセルへ接続するように第2電圧源に接続されないときに、第1電圧源をスイッチングトランジスタの制御端子に接続するプルダウン回路を備える半導体記憶装置を提供するものである。
【0012】
この発明の半導体記憶装置において、第1電圧源の電圧が−1〜−6Vボルトであり、第2電圧源の電圧が 1〜 6ボルトであってもよい。
スイッチングトランジスタがPチャンネルトランジスタであってもよい。
プルアップ回路は、スイッチングトランジスタの制御端子に接続される第1端子と、第2電圧源とグラウンドとに選択的に接続される第1端子とを有する第1トランジスタと、第1トランジスタの制御端子に接続され第1トランジスタの制御端子へ零ボルトより低い電圧を有する第3電圧を印加する電圧ポンプと、グランドと、電圧ポンプと、第1トランジスタの制御端子とに接続され、電圧ポンプが第1トランジスタの制御端子へ第3電圧を印加しないときにグランドを第1トランジスタの制御端子へ接続する第1抵抗を備え、第1トランジスタの第1端子および制御端子が接地される時に第1トランジスタがターンオフし、プルダウン回路が第1電圧源をスイッチングトランジスタの制御端子に接続してもよい。
【0013】
プルアップ回路は、制御信号の制御により、第2電圧を第1トランジスタの第2端子へ接続するスイッチング回路をさらに備えてもよい。
第1トランジスタはPチャンネルトランジスタであり、第1抵抗はポリシリコン抵抗であってもよい。
プルダウン回路は、第1電圧源とスイッチングトランジスタの制御端子とに接続される第2抵抗と、第2抵抗に並列接続され、かつ、スイッチングトランジスタの制御端子と第1電圧源とに接続され、ターンオフ時に第1電圧源にプルダウン回路の第2抵抗をバイパスさせる第2トランジスタとを、さらに備えてもよい。
【0014】
第2トランジスタがPチャンネルトランジスタであり、第2抵抗がポリシリコン抵抗であってもよい。
【0015】
さらにまた、この発明は半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、メモリセルのゲート電極に電圧を印加するための電圧スイッチング回路と、電圧スイッチング回路の出力と、零ボルトより低い電圧を有する第1電圧源とに接続されるスイッチングトランジスタと、スイッチングトランジスタの制御端子に接続されると共に、零ボルトより高い電圧を有する第2電圧源に選択的に接続され、スイッチングトランジスタが第1電圧源を前記出力に接続しないように第2電圧源に接続されるときに、第2電圧源をスイッチングトランジスタの制御端子へ接続する第1トランジスタと、第1電圧源とスイッチングトランジスタの制御端子とに接続され、スイッチングトランジスタが第1電圧源を前記出力に接続するように第2電圧源に接続されないときに、第1電圧源をスイッチングトランジスタの制御端子へ接続する第1抵抗を備える半導体記憶装置を提供するものである。
【0016】
この発明の電圧スイッチング回路において、グランドと、第1トランジスタの制御端子とに接続される第2抵抗と、第1トランジスタの制御端子に接続され、零ボルトよりも低い第3電圧を第1トランジスタの制御端子へ印加する電圧ポンプを備え、電圧ポンプが第3電圧を第1トランジスタの制御端子へ印加しないときに、第2抵抗は制御端子を接地させてもよい。
第1抵抗に並列接続され、かつ、スイッチングトランジスタと第1電圧源とに接続された第2トランジスタをさらに備え、第2トランジスタはターンオン時に、第1電圧源に第1抵抗をバイパスさせてもよい。
【0017】
第1および第2抵抗がポリシリコン抵抗であり、第1および第2トランジスタがPチャンネルトランジスタであり、スイッチングトランジスタがPチャンネルトランジスタであってもよい。
制御信号の制御により、第2電圧源を第1トランジスタに接続するスイッチング回路をさらに備えてもよい。
【0018】
前記メモリセルのメモリ機能体は、ゲート絶縁膜の表面と略平行な表面を有し電荷を保持する機能を有する膜を含んでもよい。
前記メモリセルは、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜は、膜厚がゲート絶縁膜よりも薄く、かつ、0.8nm以上であってもよい。
【0019】
前記メモリセルの半導体層は、前記拡散領域近傍で、前記ゲート電極下における半導体層表面近傍よりも高濃度の領域を有していてもよい。
メモリセルの有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップするようにしてもよい。
【0020】
この発明において、メモリアレイを構成するメモリ素子(メモリセル)は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【0021】
具体的には、本発明におけるメモリ素子は、拡散領域である1つの第1導電型の領域と、チャネル領域である第2導電型の領域と、第1及び第2導電型の領域の境界を跨って配置された1つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された2つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される2つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【0022】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第1導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、SOI(Silicon on Insulator)基板、SOS基板又は多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶(例えば、エピタキシャル成長による)、多結晶又はアモルファスのいずれであってもよい。
【0023】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、LOCOS膜、トレンチ酸化膜、STI膜等種々の素子分離膜により形成することができる。半導体層は、P型又はN型の導電型を有していてもよく、半導体層には、少なくとも1つの第1導電型(P型又はN型)のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてSOI基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【0024】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、1〜20nm程度、好ましく1〜6nm程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく(幅広で)形成されていてもよい。
【0025】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば50〜400nm程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【0026】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【0027】
メモリ機能体は、少なくとも電荷を保持する機能(以下「電荷保持機能」と記す)を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物;シリコン;リン、ボロン等の不純物を含むシリケートガラス;シリコンカーバイド;アルミナ;ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体;酸化亜鉛;強誘電体;金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜;導電膜もしくは半導体層を内部に含む絶縁膜;導電体もしくは半導体ドットを1つ以上含む絶縁膜;電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、好ましい。
【0028】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【0029】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【0030】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層(半導体基板、ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【0031】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを1つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【0032】
また、メモリ機能体として、電界により分極方向が変化するPZT、PLZT等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【0033】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層(半導体基板、ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【0034】
拡散領域は、ソース/ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてSOI基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【0035】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域(ソース/ドレイン)間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【0036】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【0037】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜(以下「電荷保持膜」と記す)、電荷保持膜/絶縁膜、絶縁膜/電荷保持膜、絶縁膜/電荷保持膜/絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法;絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法;粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法;ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜/絶縁膜、絶縁膜/電荷保持膜、絶縁膜/電荷保持膜/絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【0038】
本発明におけるメモリ素子の形成方法の一例を説明する。
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚0.8〜20nm、より好ましくは膜厚3〜10nmのシリコン酸化膜を熱酸化法により形成又はCVD(Chemical Vapor Deposition)法により推積する。次に、上記シリコン酸化膜上全面に、膜厚2〜15nm、より好ましくは膜厚3〜10nmのシリコン窒化膜をCVD法により推積する。更に、上記シリコン窒化膜上全面に、20〜70nmのシリコン酸化膜をCVD法により推積する。
【0039】
続いて、異方性エッチングによりシリコン酸化膜/シリコン窒化膜/シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【0040】
その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域(ソース/ドレイン領域)を形成する。その後、公知の手順でシリサイド工程や上部配線工程行えばよい。
【0041】
本発明のメモリ素子を配列してメモリアレイを構成した場合、メモリ素子の最良の形態は、例えば、(1)複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、(2)上記ワード線の両側にはメモリ機能体が形成されている、(3)メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、(4)メモリ機能体はONO(Oxide Nitride Oxide)膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、(5)メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、(6)メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、(7)ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、(8)1個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極(ワード線)がない、(10)メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の1つでも満たすものであればよい。
【0042】
上述した要件の特に好ましい組み合わせは、例えば、(3)メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、(6)メモリ機能体内の絶縁膜(シリコン窒化膜)と拡散領域とがオーバーラップしており、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極(ワード線)がない場合である。
【0043】
要件(3)及び要件(9)を満たす場合には、以下のように、非常に有用である。
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【0044】
また、メモリ機能体内の電荷保持領域が絶縁体(例えば、シリコン窒化膜)である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される1本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、1本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。
【0045】
さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体(例えば、多結晶シリコン膜)である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【0046】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【0047】
また、要件(3)及び(9)を満たす場合であって、さらに要件(6)を満たす場合には、より有用である。
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、5V以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックLSIに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【0048】
一方、要件(3)を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件(6)を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
また、要件(9)を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件(6)を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【0049】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【0050】
本発明の半導体記憶装置は、メモリ素子が、1つのメモリ機能体に2値又はそれ以上の情報を記憶させることができ、これにより、4値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、2値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【0051】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント/発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム;CPU、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品;電話、PHS、モデム、ルータ等の通信機器;ディスプレイパネル、プロジェクタ等の画像表示機器;プリンタ、スキャナ、複写機等の事務機器;ビデオカメラ、デジタルカメラ等の撮像機器;ゲーム機、音楽プレーヤ等の娯楽機器;携帯情報端末、時計、電子辞書等の情報機器;カーナビゲーションシステム、カーオーディオ等の車載機器;動画、静止画、音楽等の情報を記録、再生するためのAV機器;洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品;マッサージ器、体重計、血圧計等の健康管理機器;ICカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ICカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【0052】
以下に、本発明の実施の形態を、図面に基づいて詳細に説明する。
【0053】
(実施の形態1)
この実施の形態の半導体記憶装置は、図1に示すような、メモリ素子1を備える。
メモリ素子1は、半導体基板上101表面に形成されたP型ウェル領域102上にゲート絶縁膜103を介してゲート電極104が形成されている。ゲート電極104の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜109が配置されており、シリコン窒化膜109のなかでゲート電極104の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部105a、105bとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極104の両側であってP型ウェル領域102内に、それぞれソース領域又はドレイン領域として機能するN型の拡散領域107a、107bが形成されている。拡散領域107a、107bは、オフセット構造を有している。すなわち、拡散領域107a、107bはゲート電極下の領域121には達しておらず、電荷保持膜下のオフセット領域120がチャネル領域の一部を構成している。
【0054】
なお、実質的に電荷を保持するメモリ機能部105a、105bは、ゲート電極104の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜109が形成されていればよい(図2(a)参照)。また、メモリ機能部105a、105bは、ナノメートルサイズの導電体又は半導体からなる微粒子111が絶縁膜112中に散点状に分布する構造を有していてもよい(図2(b)参照)。このとき、微粒子111が1nm未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、10nmを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子111の直径は1nm〜10nmの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜109は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい(図3参照)。
【0055】
メモリ素子の書込み動作原理を、図3及び図4を用いて説明する。なお、ここではメモリ機能体131a、131b全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がNチャネル型である場合にはメモリ機能体131a、131bに電子を注入することを指す。以後、メモリ素子はNチャネル型であるとして説明する。
【0056】
第2のメモリ機能体131bに電子を注入する(書込む)ためには、図3に示すように、N型の第1の拡散領域107aをソース電極に、N型の第2の拡散領域107bをドレイン電極とする。例えば、第1の拡散領域107a及びP型ウェル領域102に0V、第2の拡散領域107bに+5V、ゲート電極104に+5Vを印加する。このような電圧条件によれば、反転層226が、第1の拡散領域107a(ソース電極)から伸びるが、第2の拡散領域107b(ドレイン電極)に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第2の拡散領域107b(ドレイン電極)まで高電界により加速され、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンが第2のメモリ機能体131bに注入されることにより書込みが行なわれる。なお、第1のメモリ機能体131a近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【0057】
一方、第1のメモリ機能体131aに電子を注入する(書込む)ためには、図4に示すように、第2の拡散領域107bをソース電極に、第1の拡散領域107aをドレイン電極とする。例えば、第2の拡散領域107b及びP型ウェル領域102に0V、第1の拡散領域107aに+5V、ゲート電極104に+5Vを印加する。このように、第2のメモリ機能体131bに電子を注入する場合とは、ソース/ドレイン領域を入れ替えることにより、第1のメモリ機能体131aに電子を注入して、書込みを行なうことができる。
次に、メモリ素子の消去動作原理を図5及び図6を用いて説明する。
【0058】
第1のメモリ機能体131aに記憶された情報を消去する第1の方法では、図5に示すように、第1の拡散領域107aに正電圧(例えば、+5V)、P型ウェル領域102に0Vを印加して、第1の拡散領域107aとP型ウェル領域102とのPN接合に逆方向バイアスをかけ、さらにゲート電極104に負電圧(例えば、−5V)を印加する。このとき、PN接合のうちゲート電極104付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウェル領域102側にホットホール(高エネルギーの正孔)が発生する。このホットホールが負の電位をもつゲート電極104方向に引きこまれ、その結果、第1のメモリ機能体131aにホール注入が行なわれる。このようにして、第1のメモリ機能体131aの消去が行なわれる。このとき第2の拡散領域107bには0Vを印加すればよい。
【0059】
第2のメモリ機能体131bに記憶された情報を消去する場合は、上記において第1の拡散領域と第2の拡散領域との電位を入れ替えればよい。
第1のメモリ機能体131aに記憶された情報を消去する第2の方法では、図6に示すように、第1の拡散領域107aに正電圧(例えば、+4V)、第2の拡散領域107bに0V、ゲート電極104に負電圧(例えば、−4V)、P型ウェル領域102に正電圧(例えば、+0.8V)を印加する。この際、P型ウェル領域102と第2の拡散領域107bとの間に順方向電圧が印加され、P型ウェル領域102に電子が注入される。注入された電子は、P型ウェル領域102と第1の拡散領域107aとのPN接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、PN接合において、電子−ホール対を発生させる。すなわち、P型ウェル領域102と第2の拡散領域107bとの間に順方向電圧を印加することにより、P型ウェル領域102に注入された電子がトリガーとなって、反対側に位置するPN接合でホットホールが発生する。PN接合で発生したホットホールは負の電位をもつゲート電極104方向に引きこまれ、その結果、第1のメモリ機能体131aに正孔注入が行なわれる。
【0060】
この方法によれば、P型ウェル領域と第1の拡散領域107aとのPN接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第2の拡散領域107bから注入された電子は、PN接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域120(図1参照)が存在する場合は、負の電位が印加されたゲート電極によりPN接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第2の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【0061】
なお、第1のメモリ機能体131aに記憶された情報を消去する場合、第1の消去方法では、第1の拡散領域107aに+5Vを印加しなければならなかったが、第2の消去方法では、+4Vで足りた。このように、第2の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【0062】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするEEPROMでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
なお、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャンネル領域と、該チャンネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなり、メモリ機能体がゲート電極により分離されている。そのため、従来のフラッシュメモリと比較してゲート絶縁膜の薄膜化が容易であり、従来より強い電界を容易にゲート電極から前記PN接合に与えることが可能となり、高速かつ低電圧で消去動作を実現することができる。
また、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることが望ましい。メモリ機能体内の電荷保持領域とオーバーラップさせることによって、第1の消去方法においてホットホールが発生し、第2の消去方法において電子−ホール対が発生するPN接合と電荷保持領域との距離が短くなるため、高速かつ低電圧で消去動作を実現することができる。
さらに、メモリ素子の読み出し動作原理を、図7を用いて説明する。
【0063】
第1のメモリ機能体131aに記憶された情報を読み出す場合、第1の拡散領域107aをソース電極に、第2の拡散領域107bをドレイン電極とし、トランジスタを動作させる。例えば、第1の拡散領域107a及びP型ウェル領域102に0V、第2の拡散領域107bに+1.8V、ゲート電極104に+2Vを印加する。この際、第1のメモリ機能体131aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1のメモリ機能体131aに電子が蓄積している場合は、第1のメモリ機能体131a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第1のメモリ機能体131aの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第2のメモリ機能体131aにおける電荷蓄積の状態について、131bにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【0064】
第2のメモリ機能体131bに記憶された情報を読み出す場合、第2の拡散領域107bをソース電極に、第1の拡散領域107aをドレイン電極とし、トランジスタを動作させる。例えば、第2の拡散領域107b及びP型ウェル領域102に0V、第1の拡散領域107aに+1.8V、ゲート電極104に+2Vを印加すればよい。このように、第1のメモリ機能体131aに記憶された情報を読み出す場合とは、ソース/ドレイン領域を入れ替えることにより、第2のメモリ機能体131bに記憶された情報の読出しを行なうことができる。
【0065】
なお、ゲート電極104で覆われないチャネル領域(オフセット領域120)が残されている場合、ゲート電極104で覆われないチャネル領域においては、メモリ機能体131a、131bの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス(閾値の変化)が得られる。ただし、オフセット領域120の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域120の幅を決定することが好ましい。
【0066】
拡散領域107a、107bがゲート電極104端に達している場合、つまり、拡散領域107a、107bとゲート電極104とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース/ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少(1桁以上)する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域107a、107bとゲート電極104とがオーバーラップしていない(オフセット領域120が存在する)ほうが好ましい。
【0067】
以上の動作方法により、1トランジスタ当り選択的に2ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極104にワード線WLを、第1の拡散領域107aに第1のビット線BL1を、第2の拡散領域107bに第2のビット線BL2をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【0068】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって1トランジスタ当り2ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して1ビットメモリとして動作させてもよい。この場合ソース/ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース/ドレイン領域に接続されるビット線の本数を半減することができる。
【0069】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、2ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【0070】
(実施の形態2)
この実施の形態の半導体記憶装置におけるメモリ素子は、図8に示すように、メモリ機能体261、262が電荷を保持する領域(電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい)と、電荷を逃げにくくする領域(電荷を逃げにくくする機能を有する膜であってもよい)とから構成される以外は、図1のメモリ素子1と実質的に同様の構成である。
【0071】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜242、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜241、243を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜242がシリコン酸化膜241、243で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜242を強誘電体で置き換えてもよい。
【0072】
また、メモリ機能体261、262における電荷を保持する領域(シリコン窒化膜242)は、拡散領域212、213とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域212、213の少なくとも一部の領域上に、電荷を保持する領域(シリコン窒化膜242)の少なくとも一部が存在することを意味する。なお、211は半導体基板、214はゲート絶縁膜、217はゲート電極、271はゲート電極217と拡散領域212、213とのオフセット領域である。図示しないが、ゲート絶縁膜214下であって半導体基板211の最表面はチャネル領域となる。
メモリ機能体261、262における電荷を保持する領域であるシリコン窒化膜242と拡散領域212、213とがオーバーラップすることによる効果を説明する。
【0073】
図9に示したように、メモリ機能体262周辺部において、ゲート電極217と拡散領域213とのオフセット量をW1とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体262の幅をW2とすると、メモリ機能体262と拡散領域213とのオーバーラップ量は、W2−W1で表される。ここで重要なことは、メモリ機能体262のうちシリコン窒化膜242で構成されたメモリ機能体262が、拡散領域213とオーバーラップする、つまり、W2>W1なる関係を満たすことである。
【0074】
図9では、メモリ機能体262のうち、シリコン窒化膜242のゲート電極217と離れた側の端が、ゲート電極217から離れた側のメモリ機能体262の端と一致しているため、メモリ機能体262の幅をW2として定義した。
なお、図10に示すように、メモリ機能体262aのうちシリコン窒化膜242aのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体262aの端と一致していない場合は、W2をゲート電極端からシリコン窒化膜142aのゲート電極と遠い側の端までと定義すればよい。
【0075】
図11は、図9のメモリ素子の構造において、メモリ機能体262の幅W2を100nmに固定し、オフセット量W1を変化させたときのドレイン電流Idを示している。ここで、ドレイン電流は、メモリ機能体262を消去状態(ホールが蓄積されている)とし、拡散領域212、213をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
図11から明らかなように、W1が100nm以上(すなわち、シリコン窒化膜242と拡散領域213とがオーバーラップしない)では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、W1が100nm以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜242と拡散領域213とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜242の少なくとも一部とソース/ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【0076】
上述したデバイスシミュレーションの結果を踏まえて、W2を100nm固定とし、W1を設計値として60nm及び100nmとして、メモリセルアレイを作製した。W1が60nmの場合、シリコン窒化膜142と拡散領域212、213とは設計値として40nmオーバーラップし、W1が100nmの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、W1を設計値として60nmとした場合の方が、読出しアクセス時間で100倍高速であった。実用上、読み出しアクセス時間は1ビットあたり100ナノ秒以下であることが好ましいが、W1=W2では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、(W2−W1)>10nmであることがより好ましい。
【0077】
メモリ機能体261(領域281)に記憶された情報の読み出しは、実施の形態1と同様に、拡散領域212をソース電極とし、拡散領域213をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、2つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体262の記憶状況の如何にかかわらず、メモリ機能体261の記憶情報を感度よく検出することができ、2ビット動作を可能にする大きな要因となる。
【0078】
一方、2つのメモリ機能体の片側のみに情報を記憶させる場合又は2つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
なお、図8には図示していないが、半導体基板211の表面にウェル領域(Nチャネル素子の場合はP型ウェル)を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作(書換え動作及び読出し動作)に最適にしつつ、その他の電気特性(耐圧、接合容量、短チャネル効果)を制御するのが容易になる。
【0079】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図12に示したように、メモリ機能体262の電荷保持膜であるシリコン窒化膜242aが、ゲート絶縁膜214表面と略平行な面を有している。言い換えると、シリコン窒化膜242aは、ゲート絶縁膜214表面に対応する高さから、均一な高さに形成されることが好ましい。
【0080】
メモリ機能体262中に、ゲート絶縁膜214表面と略平行なシリコン窒化膜242aがあることにより、シリコン窒化膜242aに蓄積された電荷の多寡によりオフセット領域271での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜242aをゲート絶縁膜214の表面と略平行とすることにより、オフセット量(W1)がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜242a上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0081】
さらに、メモリ機能体262は、ゲート絶縁膜214の表面と略平行なシリコン窒化膜242aとチャネル領域(又はウェル領域)とを隔てる絶縁膜(例えば、シリコン酸化膜244のうちオフセット領域271上の部分)を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【0082】
なお、シリコン窒化膜242aの膜厚を制御すると共に、シリコン窒化膜242a下の絶縁膜(シリコン酸化膜244のうちオフセット領域271上の部分)の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜242a下の絶縁膜の最小膜厚値から、シリコン窒化膜242a下の絶縁膜の最大膜厚値とシリコン窒化膜242aの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜242aに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【0083】
(実施の形態3)
この実施の形態の半導体記憶装置におけるメモリ機能体262は、電荷保持膜であるシリコン窒化膜242が、図13に示すように、略均一な膜厚で、ゲート絶縁膜214の表面と略平行に配置され(領域281)、さらに、ゲート電極217側面と略平行に配置された(領域282)形状を有している。
【0084】
ゲート電極217に正電圧が印加された場合には、メモリ機能体262中での電気力線283は矢印で示すように、シリコン窒化膜242を2回(領域282及び領域281部分)通過する。なお、ゲート電極217に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜242の比誘電率は約6であり、シリコン酸化膜241、243の比誘電率は約4である。したがって、電荷保持膜の領域281のみが存在する場合よりも、電気力線283方向におけるメモリ機能体262の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極217に印加された電圧の多くの部分が、オフセット領域271における電界を強くするために使われることになる。
【0085】
書換え動作時に電荷がシリコン窒化膜242に注入されるのは、発生した電荷がオフセット領域271における電界により引き込まれるためである。したがって、矢印282で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体262に注入される電荷が増加し、書換え速度が増大する。
なお、シリコン酸化膜243の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜214の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【0086】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域(又はウェル領域)とを隔てる絶縁膜(シリコン酸化膜241のうちオフセット領域271上の部分)をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【0087】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜(シリコン酸化膜241のうちゲート電極217に接した部分)をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
さらに、実施の形態2と同様に、シリコン窒化膜242下の絶縁膜(シリコン酸化膜241のうちオフセット領域271上の部分)の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜(シリコン酸化膜241のうちゲート電極217に接した部分)の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜242に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【0088】
(実施の形態4)
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース/ドレイン領域間距離の最適化について説明する。
図14に示したように、Aはチャネル長方向の切断面におけるゲート電極長、Bはソース/ドレイン領域間の距離(チャネル長)、Cは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)から他方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)までの距離を示す。
【0089】
このようなメモリ素子では、B<Cであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極217下の部分と拡散領域212、213との間にはオフセット領域271が存在することとなる。これにより、メモリ機能体261、262(シリコン窒化膜242)に蓄積された電荷により、オフセット領域271の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【0090】
また、ゲート電極217と拡散領域212、213がオフセットしている場合、つまり、A<Bが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域271が存在しなくてもよい。オフセット領域271が存在しない場合においても、拡散領域212、213の不純物濃度が十分に薄ければ、メモリ機能体261、262(シリコン窒化膜242)においてメモリ効果が発現し得る。
このようなことから、A<B<Cであるのが最も好ましい。
【0091】
(実施の形態5)
この実施の形態における半導体記憶装置のメモリ素子は、図15に示すように、実施の形態2における半導体基板をSOI基板とする以外は、実質的に同様の構成を有する。
このメモリ素子は、半導体基板286上に埋め込み酸化膜288が形成され、さらにその上にSOI層が形成されている。SOI層内には拡散領域212、213が形成され、それ以外の領域はボディ領域287となっている。
このメモリ素子によっても、実施の形態2のメモリ素子と同様の作用効果を奏する。さらに、拡散領域212、213とボディ領域287との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【0092】
(実施の形態6)
この実施の形態の半導体記憶装置におけるメモリ素子は、図16に示すように、N型の拡散領域212、213のチャネル側に隣接して、P型高濃度領域291を追加した以外は、実施の形態2のメモリ素子と実質的に同様の構成を有する。
すなわち、P型高濃度領域291におけるP型を与える不純物(例えばボロン)濃度が、領域292におけるP型を与える不純物濃度より高い。P型高濃度領域291におけるP型の不純物濃度は、例えば、5×1017〜1×1019cm−3程度が適当である。また、領域292のP型の不純物濃度は、例えば、5×1016〜1×1018cm−3とすることができる。
【0093】
このように、P型高濃度領域291を設けることにより、拡散領域212、213と半導体基板211との接合が、メモリ機能体261、262の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域292の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【0094】
また、図16において、ソース/ドレイン領域近傍であってメモリ機能体の下(すなわち、ゲート電極の直下ではない)において、P型高濃度領域291を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、P型高濃度領域291がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷(トランジスタがNチャネル型の場合は電子)が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷(トランジスタがNチャネル型の場合は正孔)が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域(領域292)の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、P型高濃度領域291の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、P型高濃度領域291をメモリ機能体の下であってソース/ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果(書込み時と消去時での閾値の差)を著しく増大させることができる。
【0095】
(実施の形態7)
この実施の形態の半導体記憶装置におけるメモリ素子は、図17に示すように、電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも薄いこと以外は、実施の形態2と実質的に同様の構成を有する。
ゲート絶縁膜214は、メモリの書換え動作時における耐圧の要請から、その厚さT2には下限値が存在する。しかし、絶縁膜の厚さT1は、耐圧の要請にかかわらず、T2よりも薄くすることが可能である。
【0096】
このメモリ素子において、上述のようにT1に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、T1をT2より薄くすることが可能になる。
T1を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜242に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【0097】
ところで、メモリ機能体中での電気力線は、図23の矢印284で示すように、シリコン窒化膜242を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。T1を薄くすることによりシリコン窒化膜242が図の下側に移動し、矢印283で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線284に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極217に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【0098】
これに対して、例えば、フラッシュメモリに代表されるEEPROMにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極(コントロールゲート)とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、EEPROMにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【0099】
以上より明らかなように、T1<T2とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さT1は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる0.8nm以上であることがより好ましい。
【0100】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバLSIのような場合、液晶パネルTFTを駆動するために、最大15〜18Vの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバLSIに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長(ワード線幅)250nmのメモリセルに対して、T1=20nm、T2=10nmで個別に設定でき、書込み効率の良いメモリセルを実現できる。(T1が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである)。
【0101】
(実施の形態8)
この実施の形態の半導体記憶装置におけるメモリ素子は、図18に示すように、電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも厚いこと以外は、実施の形態2と実質的に同様の構成を有する。
【0102】
ゲート絶縁膜214は、素子の短チャネル効果防止の要請から、その厚さT2には上限値が存在する。しかし、絶縁膜の厚さT1は、短チャネル効果防止の要請かかわらず、T2よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき(ゲート絶縁膜の薄膜化が進行したとき)にゲート絶縁膜厚とは独立して電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【0103】
このメモリ素子において、上述のようにT1に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、T1をT2より厚くすることが可能になる。
T1を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【0104】
したがって、T1>T2とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さT1は、書換え速度の低下を考慮して、20nm以下であることが好ましい。
【0105】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜(フローティングゲートを内包する)が電荷蓄積膜を兼用している。このため、微細化(短チャネル効果抑制のため薄膜化が必須)の要求と、信頼性確保(保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは7nm程度以下には薄膜化できない)の要求が相反するため、微細化が困難となる。実際、ITRS(International Technology Roadmap for Semiconductors)によれば、物理ゲート長の微細化は0.2ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにT1とT2を個別に設計できることにより、微細化が可能となる。
【0106】
例えば、ゲート電極長(ワード線幅)45nmのメモリセルに対して、T2=4nm、T1=7nmで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。T2を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース/ドレイン領域がオフセットしているためである。
また、このメモリ素子は、ゲート電極に対して、ソース/ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【0107】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【0108】
(実施の形態9)
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
Nチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図19に示すような、ドレイン電流(Id)対ゲート電圧(Vg)特性(実測値)を示す。
【0109】
図19から明らかなように、消去状態(実線)から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧(Vg)が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Vg=2.5Vにおいても、電流比は2桁以上を保っている。この特性は、フラッシュメモリの場合(図27)と大きく異なる。
【0110】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのId−Vg曲線の傾きが小さくなる原因となっている。
【0111】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に0Vが印加されているとき(すなわちオフ状態にあるとき)は、ゲート電極下のチャネルには電子が誘起されない(そのためオフ電流が小さい)。これが、消去状態においてサブスレッショルド領域でのId−Vg曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率(コンダクタンス)が大きい原因となっている。
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【0112】
(実施の形態10)
この実施の形態は、実施の形態1〜9に記載のメモリ素子(メモリセル)を複数配列した半導体記憶装置、更には負電圧スイッチング回路を備えた半導体記憶装置に関する。
【0113】
半導体記憶装置の消去処理期間にメモリセルのゲートに負電圧を印加するためには、負電圧スイッチング回路が必要となる。以下に詳述するように、この実施の形態によれば、その負電圧スイッチング回路はPチャンネルスイッチングトランジスタを備え、ターンオン時にローカルワードラインに負電圧を印加する。負電圧スイッチング回路はまた、スイッチングトランジスタの制御端子へ正電圧を選択的に印加する他のPチャンネルトランジスタによって形成されたプルアップ回路と、プルアップ回路がスイッチングトランジスタの制御端子に正電圧を印加しないときにスイッチングトランジスタの制御端子に負電圧を印加する抵抗によって形成されたプルダウン回路とを備える。プルアップ回路が正電圧をスイッチングトランジスタの制御端子へ印加するとき、スイッチングトランジスタはターンオフして負電圧をワードラインに印加しない。プルアップ回路がスイッチングトランジスタの制御端子に正電圧を印加しないときに、プルダウン回路は負電圧をスイッチングトランジスタの制御端子に印加し、スイッチングトランジスタをターンオンさせてワードラインに負電圧を印加する。この実施の形態による負電圧スイッチング回路を図20〜25を参照してさらに詳述する。
【0114】
図20は、半導体記憶装置430のブロック図であり、半導体記憶装置430の負ゲート消去を可能にする負電圧スイッチング回路を示す。半導体記憶装置430は、メモリアレイ431を備え、メモリアレイ431はアドレスにデータとを格納する複数のメモリセルから構成される。
【0115】
メモリアレイ431は、複数のブロックB0〜Bnに配置されている。各ブロックはローカル行デコーダを備える。例えば、ブロックB0はローカル行デコーダ432を備える。各ブロックは、特定のブロック内にのみ延びる複数のビットラインと、そのブロック内にのみ延びる複数のローカルワードラインとを備える。メモリセルはローカルワードラインとビットラインとの交点に設置される。メモリアレイ431のビットラインは列ゲート回路442を介して列デコーダ439に接続されている。
【0116】
ブロックB0〜Bnの各々のローカルワードラインは各ブロックのローカル行デコーダに接続されている。さらに、メモリアレイ431はまた、グローバル行デコーダ438に接続される複数のグローバルワードライン448〜448nを備える。グローバルワードライン448〜448nはローカル行デコーダ432〜432nの各々に接続され、すべてのブロックB0〜Bnを介して延びている。グローバルワードライン448〜448nは、メモリアレイ431の各ブロックのローカルワードラインに物理的に接続されていないが、ブロックの各ローカル行レコーダを介して各ブロックのローカルワードラインに電気的に接続されることが可能である。図21は、後述するブロックB0〜Bnの各形態を示す。
【0117】
グローバル行デコーダ438はメモリアレイ431の行デコーダであり、アドレスバス453から行アドレスを受けてグローバルワードライン448〜448nの1つを選択する。ローカル行デコーダ432〜432nの各々は、図示しない複数のスイッチングトランジスタを備え、それぞれはローカルワードラインを対応するグローバルワードラインに接続する。ローカル行デコーダ432〜432nの各々はブロック選択信号をブロックデコーダ437から受け取る。例えば、ローカル行デコーダ432はブロック選択信号S0を受け取る。ローカル行デコーダへブロック選択信号が出力されると、各ローカル行デコーダの全スイッチトランジスタがターンオンする。ブロック選択信号がローカルデコーダへ出力されないときには、各ローカル行デコーダのトランジスタはターンオフの状態にある。これによって、ブロックのローカルワードラインはメモリ処理期間にグローバルワードラインから絶縁されると共に、他のブロックのワードラインからも絶縁される。ローカル行デコーダ432〜432nの各々もまた、消去制御信号、つまり消去信号を受け取る。ブロックデコーダ437は、ブロック選択信号S0〜Snの適当な1つを出力することによってそのブロックを選択する。ブロックデコーダ437はまた、バス453に接続されブロックアドレスを受け取る。
【0118】
消去スイッチ436は複数のスイッチ(図20に図示しない)を備え、各スイッチはブロックB0〜Bnの1つのブロックの共通電源ラインに接続される。消去スイッチ436の各々は、電圧Vg(つまりグランド)又は電圧Ve(つまり消去電圧)を、選択ライン449から449sの1つからのブロック選択信号およびメモリ処理(つまり、読出し,書込みおよび消去処理)によって、関連するブロックの共通ライン446〜446nの1つへ選択的に接続する。つまり、消去スイッチ436は、ブロック選択信号S0〜Snに無関係に、半導体記憶装置430の読出しおよび書込み処理期間中に電圧Vgを全共通電源ライン446〜446nへ印加する。半導体記憶装置430が消去信号によって消去処理されるとき、ブロックデコーダ437は、選択されたブロック信号を出力し、消去スイッチ436の対応するスイッチに電圧Veを、選択されたブロックに印加させる。一方、消去スイッチの他のスイッチは電圧Vgを他のブロックに印加する。
例えば、電圧Veは約5Vである。なお、電圧Veは5Vより高くても低くてもよい。
【0119】
図21は、ブロック462と、関連するローカル行デコーダ464を示す。ブロック462は図4のブロックB0〜Bnのいずれの1つである。ローカル行デコーダ464はローカル行デコーダ432〜432nのいずれの1つであってもよい。図21はブロック462を介して延びる2つのグローバルワードライン465と466のみを示している。グローバルワードライン465と466は、図20のグローバルワードライン448〜448nにいずれか2つである。
【0120】
ブロック462は、ビットライン480〜480nを備える。さらに、ブロック462は、各々がグローバルワードラインに対応するローカルワードラインを備える。例えば、ローカルワードライン481はローカル行デコーダ464のスイッチングトランジスタ486を介してグローバルワードライン465に接続され、ローカルワードライン482はローカル行デコーダ464のスイッチングトランジスタ486nを介してグローバルワードラインに接続される。図21は、単に2つのローカルワードラインを示している。実際には、ブロック462は、さらに多くのローカルワードラインを備えている。
【0121】
例えば、スイッチングトランジスタ486〜486nの各々はPチャンネルMOSFETである。スイッチングトランジスタ486〜486nとしてPチャンネルトランジスタを用いることによって、ブロック462の消去期間中に負電圧がローカルワードラインの各々を通過することができる。また、スイッチングトランジスタ486〜486nは、負電圧を通過させる他のスイッチ回路と置換できる。
【0122】
ブロック462は共通電源ライン483を有し、ライン483は消去スイッチ436(図20)の1つに接続されている。さらに、ブロック462はメモリセル474〜474nと475〜475nを備え、各々はビットラインへ接続されるドレインと、ローカルワードラインに接続されるゲートと、共通電源ライン483に接続されるソースを有する。
【0123】
図21に示すように、ローカル行デコーダ464は、スイッチングトランジスタ486〜486nの近くにブロック選択回路488を備える。スイッチングトランジスタの各々はライン487を介してブロック選択回路488に接続される。ブロック選択回路488はブロック選択信号Siを受け入れるが、信号Siは、図20のブロックデコーダ437からのブロック選択信号S0〜Snのいずれか1つである。ブロック選択回路488はまた、電源電圧Vpと、図22に示すグローバル負電圧ポンプ491からの負電圧Vnに接続される。読出し,書込みおよび消去処理における電圧VpおよびVnのレベルは、表1に示される。
【0124】
【表1】
【0125】
ブロック選択回路488は、図示しない駆動回路と負電圧スイッチング制御回路を備える。ブロック選択回路488は図24に示される。
【0126】
ブロック選択回路488はブロック選択信号Siによって作動する。信号Siが入力されると、ブロック選択回路488はスイッチングトランジスタ486〜486nをターンオンさせる。信号Siが入力されないと、ブロック選択回路488はスイッチングトランジスタ486〜486nをターンオンさせない。1つの実施例では、負電圧がブロック462の消去処理期間にブロック462のメモリセルの各ゲートに印加され負ゲート消去が行われる。これによって、ローカルワードライン481と482の各々は、消去期間において負電圧にスイッチされることが必要となる。図21に示すように、ローカルワードライン481と482の各々は、スイッチングトランジスタ486〜486nの1つを介してグローバルライン465と466の1つに接続される。従って、ローカルワードラインに負電圧を受け取らせるために、その対応グローバルワードラインは、負電圧が対応ローカルワードラインに印加されるように、負電圧を受け取る必要がある。この動作が行われると、他の負電圧もまた、対応するスイッチングトランジスタでスイッチすることが必要となる。この場合、ブロック選択回路488は、負電圧スイッチング制御回路にブロック462の消去期間において、負電圧Vnをスイッチングトランジスタ486〜486nの各ゲートへ印加させる必要がある。
【0127】
ブロック462が消去処理のために選択されるとき、ブロック選択回路488のブロック駆動回路は作動しない。その間に、ブロック選択回路488のスイッチング制御回路が信号Siと消去信号によって制御され、電圧Vnによってスイッチングトランジスタ486〜486nの各々へ負電圧Vcを生成する。負電圧Vcは、グローバルワードライン481と482が負電圧に接続されるとき、トランジスタ486〜486nをターンオンする。このようにしてローカルワードライン481と482の各々は順次負電圧に接続される。
図21の信号の電圧レベルが表1に示されている。
【0128】
図22は負電圧スイッチング回路490を備えた図20のグローバル行デコーダ438を示し、回路490は負電圧Vnを半導体記憶装置430のグローバルワードラインへ供給して負ゲート消去を行う。図22に示すように、グローバル行デコーダ438は、複数のグローバルライン駆動回路496〜496nへ接続されるアドレスデコーダ493を備える。駆動回路496から496nの各出力はグローバルワードライン448〜448nの各々に接続される。駆動回路496〜496nの各々もまた、絶縁制御回路492からの絶縁信号Vsによって制御される。絶縁信号Vsは、イネーブル時に、各駆動回路496〜496nのNチャンネルトランジスタをグローバルワードライン448〜448nへ印加される負電圧から絶縁して、駆動回路496〜496nの各々のNチャンネルトランジスタが負電圧によって破損されないようにする。絶縁制御回路492は半導体記憶装置430の消去期間において、信号Vsを出力する。絶縁制御回路492は図25を用いて後述する。
【0129】
スイッチング回路490は、図22に示すように、グローバルワードライン448〜448nに接続される複数のPチャンネル負電圧スイッチングトランジスタ494〜494nを備える。スイッチング回路90の各Pチャンネルスイッチングトランジスタは、各グローバルワードラインに接続されたソースと、消去処理期間においてグローバル負電圧ポンプ491からの負電圧Vnを受入れるように接続されたドレインとを備える。グローバル負電圧ポンプ491は、負電圧を生成可能な公知の電圧ポンプ回路によって構成される。スイッチングトランジスタ494〜494nの各ゲートはスイッチング制御回路495に接続され、それによって制御される。スイッチング制御回路495はアレイ平面選択信号によって制御される。スイッチング制御回路495は図23を用いて後述する。
【0130】
消去処理期間において、消去信号が出力され、それによって信号Vsは零ボルトとなる。零ボルトの信号Vsは、グローバルワードラインへ印加される負電圧が駆動回路496〜496nの各々のNチャンネルトランジスタに接続されないように絶縁する。一方、スイッチング制御回路495は、負電圧Vc(つまり、約−5ボルト)をスイッチングトランジスタ494〜494nの各ゲートに印加し、スイッチングトランジスタ494〜494nの各々をターンオンする。これによって、負電圧Vnが順次グローバルワードライン448〜448nの各々に印加される。上述したように、1つのPチャンネルトランジスタにグローバル負電圧を通過させるために、他の負電圧をそのPチャンネルトランジスタのゲートに印加することが必要となる。
【0131】
非消去(つまり、読出し又は書込み)処理期間において、グローバル負電圧ポンプ491は正電圧Vnをトランジスタ494〜494nへ印加し、スイッチング制御回路495は電圧Vcを正にする。これによってトランジスタ494〜494nは順次ターンオフし、非消去処理期間において、グローバル負電圧スイッチング回路490をグローバルワードライン448〜448nから絶縁する。
図22における信号の電圧レベルを表2に示す。
【0132】
【表2】
【0133】
図23は図22のスイッチング制御回路495の詳細を示す。図23に示すように、スイッチング制御回路495は出力ノード525に接続されたソースと、電圧Vp又は接地電圧を選択的に受け入れるように接続されたドレインとを備える。電圧Vpは、半導体記憶装置430(図20)が読出し処理を行うとき約2ボルトである、半導体記憶装置430(図20)が書込み処理を行うとき約5ボルトである。トランジスタ521は他のタイプのトランジスタであってもよい。
【0134】
トランジスタ521の機能は、トランジスタ521がターンオンしたときに電圧Vp又は接地電圧のいずれかをノード525へ通すことである。トランジスタ521のゲートは抵抗524を介して接地されている。さらに、トランジスタ521のゲートは負電圧ポンプ523に接続されている。ポンプ523は小形の1ステージ負電圧ポンプであり、ディスエーブルでないときには、負電圧を生成して、接地電圧がトランジスタ521のドレインに印加されるとトランジスタ521をターンオンさせる。これによって、ノード525は接地電圧に接続される。例えば、負電圧ポンプ523用のディスエーブル信号がブロックのブロック選択信号又は半導体記憶装置430用の平面選択信号となることができる。半導体記憶装置が平面選択信号を備えるとき、メモリアレイ431(図20)が2つ以上の平面に配置されることを意味する。
【0135】
さらに、制御回路495もまた、ノード525と負電圧ポンプ491(図22)を備える。例えば、抵抗522と524はポリシリコン抵抗であってもよい。
【0136】
抵抗524は、負電圧ポンプがオフの時、トランジスタ521のゲートを接地する。さらに消去信号が電圧Vpのトランジスタ521への適用を制御する。非消去処理期間では、消去信号は出力されず、駆動回路526に電圧Vpをトランジスタ521のドレインへ印加させる。この時、負電圧ポンプ523はオンせず、トランジスタ521のゲートは接地電圧を受ける。これによってトランジスタ521はターンオンし、正電圧Vpがノード525へ印加される。その結果、ノード525の電圧Vcは、負電圧Vnが抵抗522へ常に印加されていても、強制的に正電圧Vpとなる。ここで、抵抗522は、ノード525から負電圧Vnを切り離す。電圧Vcが電圧Vpである時、スイッチングトランジスタ(例えば、図22のトランジスタ494〜494n)はターンオフされる。
【0137】
消去処理期間では、消去信号が出力され、トランジスタ521のドレインを接地電圧に接続する。この時、ポンプ523は、制御回路520に係るブロック又はメモリ平面が消去処理用として選択されたブロック又はメモリ平面でない場合には、ターンオンされる。これによってトランジスタ521はターンオンし、接地電圧をノード525に接続する。これによって電圧Vcが接地電圧となり全スイッチングトランジスタ(例えば、図22のトランジスタ494〜494n)がターンオフされる。
【0138】
しかしながら、制御回路495に係るメモリ平面が選択されたブロックまたはメモリ平面である時には、ポンプ523はディスエーブル信号によってターンオフされる。これによってトランジスタ521はターンオフされる。一方、抵抗522は負電圧Vnをノード525へ印加し、電圧Vcを負電圧Vnとする。電圧Vcが負電圧Vnとなると、スイッチングトランジスタ(例えば、図22のトランジスタ494〜494n)はターンオンし、負電圧Vnをグローバルワードラインへ接続する。
【0139】
図24は図21のブロック選択回路を示す。図23と24に示すように、図24の回路488は図24のトランジスタ547を除いて基本的に図23の回路495と同じである。図24に示すように駆動回路546は、ブロック選択回路の駆動回路である。図24から分るように、抵抗542を並列接続したPチャンネルトランジスタ547は、バイパストランジスタであり、バイパス信号Vbによってターンオンするとき、ノード545に抵抗542をバイパスさせ、図22に示すグローバル負電圧ポンプ491へ接続させる。これによってノード545は、立上りおよび書込み処理期間に迅速に充電される。バイパスは、半導体記憶装置430の図示しない他の回路によって生成された信号Vbによって制御される。
【0140】
図25は、図22の絶縁制御回路492を示す。図24,25に示すように、図25の絶縁制御回路492は、トランジスタ561が常に接地されたドレインを有する点を除いて、図24の回路488と基本的に同じである。これによって、電圧Vsは、非消去処理期間において、負電圧ポンプ570からの電圧Vpに等しくなる。消去処理期間においては、消去信号がポンプ563をターンオンするので、トランジスタ561がターンオンされる。これによって、電圧Vsが接地電圧となる。負電圧ポンプ570によって電圧Vpが、実際の処理期間において約−2ボルト,書込み処理期間において約−2ボルト,消去処理期間において約−5ボルトになる。表3は図25の信号電圧を示す。
【0141】
【表3】
【0142】
(実施の形態11)
上述した半導体記憶装置の応用例として、例えば、図26に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
液晶パネル1001は、液晶ドライバ1002によって駆動される。液晶ドライバ1002内には、不揮発性メモリ部1003、SRAM部1004、液晶ドライバ回路1005がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態1〜9に記載の半導体記憶装置よりなる。不揮発性メモリ部1003は外部から書換え可能な構成を有している。
【0143】
不揮発性メモリ部1003に記憶された情報は、機器の電源の投入時にSRAM部1004に転写される。液晶ドライバ回路1005は、必要に応じてSRAM部1004から記憶情報を読み出すことができる。SRAM部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
液晶ドライバ1002は、図26に示すように液晶パネル1001に外付けしてもよいが、液晶パネル1001上に形成してもよい。
【0144】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、実施の形態1〜9に記載の半導体記憶装置を用いるのが好ましい。
【0145】
(実施の形態12)
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図27に示す。
この携帯電話は、主として、制御回路811、電池812、RF(無線周波数)回路813、表示部814、アンテナ815、信号線816、電源線817等によって構成されており、制御回路811には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路811は、実施の形態10で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【0146】
【発明の効果】
この発明の半導体記憶装置によれば、メモリセルの消去処理を負のゲート電圧によって行うことができるので、素子数の低減化および装置の省電力化が可能となる。
【0147】
また、この発明は、メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャンネル領域と、該チャンネル領域の両側に配置され該チャンネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とを備えたメモリ素子からなるので、メモリ素子の形成プロセスが、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数およびプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストを削減することが可能となる。
【0148】
メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるため、ゲート絶縁膜の薄膜化が容易であり、従来よりも絶対値の低い負電圧で消去を行うことができる。
メモリ素子の有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップしていることによって、従来よりも絶対値の低い負電圧で消去を行うことができる。
【0149】
メモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より薄く、かつ0.8nm以上であることによって、メモリ機能体への電荷の注入が容易となり、従来よりも絶対値の低い負電圧で消去を行うことができる。
【0150】
このように、前記メモリ素子は、従来のフラッシュメモリよりも絶対値が低い負電圧をゲート電極に印加することによって消去を行うことができることから、従来のように、高電圧が印加される箇所について、高電圧耐性を高めるためにデザインルールを広げて設計する必要がなく、ゲート長の短いトランジスタを用いることが可能となる。また、ポンプ回路のキャパシタ面積を大幅に削減することが可能となる。したがって、従来よりも小面積で負電圧スイッチング回路を得ることができる。また、絶対値の低い電圧で駆動させることが可能であり、かつ、前記回路を構成するトランジスタサイズやキャパシタの面積を従来よりも小さくすることが可能であることから、前記負電圧スイッチング回路の充放電に起因する消費電力を大幅に削減することもできる。
【0151】
また、本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の要部の概略断面図である。
【図2】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の変形の要部の概略断面図である。
【図3】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の書込み動作を説明する図である。
【図4】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の書込み動作を説明する図である。
【図5】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の消去動作を説明する図である。
【図6】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の消去動作を説明する図である。
【図7】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の読出し動作を説明する図である。
【図8】本発明の半導体記憶装置におけるメモリ素子(実施の形態2)の要部の概略断面図である。
【図9】図8の要部の拡大概略断面図である。
【図10】図8の変形の要部の拡大概略断面図である。
【図11】本発明の半導体記憶装置におけるメモリ素子(実施の形態2)の電気特性を示すグラフである。
【図12】本発明の半導体記憶装置におけるメモリ素子(実施の形態2)の変形の要部の概略断面図である。
【図13】本発明の半導体記憶装置におけるメモリ素子(実施の形態3)の要部の概略断面図である。
【図14】本発明の半導体記憶装置におけるメモリ素子(実施の形態4)の要部の概略断面図である。
【図15】本発明の半導体記憶装置におけるメモリ素子(実施の形態5)の要部の概略断面図である。
【図16】本発明の半導体記憶装置におけるメモリ素子(実施の形態6)の要部の概略断面図である。
【図17】本発明の半導体記憶装置におけるメモリ素子(実施の形態7)の要部の概略断面図である。
【図18】本発明の半導体記憶装置におけるメモリ素子(実施の形態8)の要部の概略断面図である。
【図19】本発明の半導体記憶装置におけるメモリ素子(実施の形態9)の電気特性を示すグラフである。
【図20】本発明の半導体記憶装置(実施の形態10)のブロック図である。
【図21】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図22】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図23】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図24】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図25】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図26】本発明の半導体記憶装置を組み込んだ液晶表示装置(実施の形態11)の概略構成図である。
【図27】本発明の半導体記憶装置を組み込んだ携帯電子機器(実施の形態12)の概略構成図である。
【図28】従来のフラッシュメモリの要部の概略断面図である。
【図29】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
1 メモリ素子
101、211、286 半導体基板
102 P型ウェル領域
103、214 ゲート絶縁膜
104、217 ゲート電極
105a、105b メモリ機能部
107a、107b、212、213 拡散領域
109、142、142a、242、242a シリコン窒化膜
120、271 オフセット領域
121 ゲート電極下の領域
111 微粒子
112 絶縁膜
131a、131b、261、262、262a メモリ機能体
226 反転層
241、243、244 シリコン酸化膜
281、282、292 領域
283、284 電気力線
287 ボディ領域
288 埋め込み酸化膜
291 高濃度領域
430 半導体記憶装置
431 メモリアレイ
432 ローカル行デコーダ
436 消去スイッチ
437 ブロックデコーダ
438 グローバル行デコーダ
439 列デコーダ
448 グローバルワードライン
449 選択ライン
453 アドレスバス
462 ブロック
464 ローカル行デコーダ
486 スイッチングトランジスタ
487 ライン
488 ブロック選択回路
490 負電圧スイッチング回路
491 グローバル負電圧ポンプ
493 アドレスデコーダ
494 スイッチングトランジスタ
495 スイッチング制御回路
496 グローバルライン駆動回路
521 トランジスタ
524 抵抗
542 抵抗
547 トランジスタ
563 ポンプ
570 負電圧ポンプ
811 制御回路
812 電池
813 RF回路
814 表示部
815 アンテナ
816 信号線
817 電源線
1001 液晶パネル
1002 液晶ドライバ
1003 不揮発性メモリ部
1004 SRAM部
1005 液晶ドライバ回路
【発明の属する技術分野】
本発明は、不揮発性メモリを用いた半導体記憶装置および携帯電子機器に関する。さらに詳しくは、負電圧スイッチング回路を備えた半導体記憶装置に関する。
【0002】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図28に示したように、半導体基板901上にゲート絶縁膜を介してフローティングゲート902、絶縁膜907、ワード線(コントロールゲート)903がこの順に形成されており、フローティングゲート902の両側には、拡散領域によるソース線904及びビット線905が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域906が形成されている(例えば、特許文献1)。
【0003】
メモリセルは、フローティングゲート902中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図29に示すような、ドレイン電流(Id)対ゲート電圧(Vg)特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Id−Vg曲線はVgの増加する方向にほぼ平行移動する。
【0004】
【特許文献1】
特開平5−304277号公報
【0005】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート902とワード線903とを隔てる絶縁膜907を配置することが機能上必要であるとともに、フローティングゲート902からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜907及びゲート絶縁膜の薄膜化は困難であり、メモリ素子の微細化を阻害していた。
本発明は前記課題に鑑みなされたものであり、微細化が容易なメモリ素子を備えた半導体記憶装置とその駆動方法及び携帯電子機器を提供することを目的とする。
【0006】
【課題を解決するための手段】
この発明は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、メモリセルのゲート電極に負電圧を印加するための負電圧スイッチング回路と、負電圧スイッチング回路の出力と零ボルトよりも低い電圧を出力する第1電圧源とに接続されたスイッチングトランジスタを有するスイッチングトランジスタ回路と、スイッチングトランジスタの制御端子に接続されると共に零ボルトより高い電圧を出力する第2電圧源に選択的に接続されたプルアップ回路と、第1電圧源とスイッチングトランジスタの制御端子とに接続されたプルダウン回路とを備え、 プルアップ回路は、プルアップ回路が第2電圧源に接続され、かつ、スイッチングトランジスタが第1電圧源を負電圧スイッチング回路の出力に接続しないとき、第2電圧源をスイッチングトランジスタの制御端子に接続し、プルダウン回路は、プルアップ回路が第2電圧源に接続されずにスイッチングトランジスタが第1電圧源を負電圧スイッチング回路の出力に接続するとき、第1電圧源の出力をスイッチングトランジスタの制御端子へ接続するように構成されてなる半導体記憶装置を提供するものである。
【0007】
【発明の実施の形態】
この発明によれば、メモリセルのゲート電極に負電圧を印加して消去することが可能となるので、半導体記憶装置の素子数を少なくすることや、消費電力を低減することが可能となる。
この発明の電圧スイッチング回路において、第1電圧源の出力電圧が−1〜−6Vボルトであり、第2電圧源の出力電圧が 1〜 6ボルトであってもよい。
スイッチングトランジスタがPチャンネルトランジスタであってもよい。
【0008】
プルアップ回路は、スイッチングトランジスタの制御端子に接続される第1端子と、第2電圧源とグラウンドとに選択的に接続される第1端子とを有する第1トランジスタと、第1トランジスタの制御端子に接続され第1トランジスタの制御端子へ零ボルトより低い電圧を有する第3電圧を印加する電圧ポンプと、グランドと、電圧ポンプと、第1トランジスタの制御端子とに接続され、電圧ポンプが第1トランジスタの制御端子へ第3電圧を印加しないときにグランドを第1トランジスタの制御端子へ接続する第1抵抗を備え、第1トランジスタの第1端子および制御端子が接地される時に第1トランジスタがターンオフし、プルダウン回路が第1電圧源をスイッチングトランジスタの制御端子に接続してもよい。
【0009】
プルアップ回路は、制御信号の制御により、第2電圧を第1トランジスタの第2端子へ接続するスイッチング回路をさらに備えてもよい。
第1トランジスタはPチャンネルトランジスタであり、第1抵抗はポリシリコン抵抗であってもよい。
プルダウン回路は、第1電圧源とスイッチングトランジスタの制御端子とに接続される第2抵抗と、第2抵抗に並列接続され、かつ、スイッチングトランジスタの制御端子と第1電圧源とに接続され、ターンオフ時に第1電圧源にプルダウン回路の第2抵抗をバイパスさせる第2トランジスタとを、さらに備えてもよい。
【0010】
第2トランジスタがPチャンネルトランジスタであり、第2抵抗がポリシリコン抵抗であってもよい。
【0011】
また、この発明は半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、メモリセルのゲート電極に接続されるワードラインと、ワードラインに接続され、零ボルトより低い電圧を有する第1電圧を、メモリセルの消去期間においてメモリセルのゲート電極に接続させる負電圧スイッチング回路を備え、負電圧スイッチング回路は、ワードラインと第1電圧源に接続されたスイッチングトランジスタと、スイッチングトランジスタの制御端子に接続されると共に、零ボルトより高い電圧を有する第2電圧源に選択的に接続され、スイッチングトランジスタが第1電圧源をワードラインを介してメモリセルのゲート電極に接続しないように第2電圧源に接続されるときに、第2電圧源をスイッチングトランジスタの制御端子に接続するプルアップ回路と、第1電圧源とスイッチングトランジスタの制御端子とに接続され、スイッチングトランジスタが第1電圧源をワードラインを介してメモリセルへ接続するように第2電圧源に接続されないときに、第1電圧源をスイッチングトランジスタの制御端子に接続するプルダウン回路を備える半導体記憶装置を提供するものである。
【0012】
この発明の半導体記憶装置において、第1電圧源の電圧が−1〜−6Vボルトであり、第2電圧源の電圧が 1〜 6ボルトであってもよい。
スイッチングトランジスタがPチャンネルトランジスタであってもよい。
プルアップ回路は、スイッチングトランジスタの制御端子に接続される第1端子と、第2電圧源とグラウンドとに選択的に接続される第1端子とを有する第1トランジスタと、第1トランジスタの制御端子に接続され第1トランジスタの制御端子へ零ボルトより低い電圧を有する第3電圧を印加する電圧ポンプと、グランドと、電圧ポンプと、第1トランジスタの制御端子とに接続され、電圧ポンプが第1トランジスタの制御端子へ第3電圧を印加しないときにグランドを第1トランジスタの制御端子へ接続する第1抵抗を備え、第1トランジスタの第1端子および制御端子が接地される時に第1トランジスタがターンオフし、プルダウン回路が第1電圧源をスイッチングトランジスタの制御端子に接続してもよい。
【0013】
プルアップ回路は、制御信号の制御により、第2電圧を第1トランジスタの第2端子へ接続するスイッチング回路をさらに備えてもよい。
第1トランジスタはPチャンネルトランジスタであり、第1抵抗はポリシリコン抵抗であってもよい。
プルダウン回路は、第1電圧源とスイッチングトランジスタの制御端子とに接続される第2抵抗と、第2抵抗に並列接続され、かつ、スイッチングトランジスタの制御端子と第1電圧源とに接続され、ターンオフ時に第1電圧源にプルダウン回路の第2抵抗をバイパスさせる第2トランジスタとを、さらに備えてもよい。
【0014】
第2トランジスタがPチャンネルトランジスタであり、第2抵抗がポリシリコン抵抗であってもよい。
【0015】
さらにまた、この発明は半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、メモリセルのゲート電極に電圧を印加するための電圧スイッチング回路と、電圧スイッチング回路の出力と、零ボルトより低い電圧を有する第1電圧源とに接続されるスイッチングトランジスタと、スイッチングトランジスタの制御端子に接続されると共に、零ボルトより高い電圧を有する第2電圧源に選択的に接続され、スイッチングトランジスタが第1電圧源を前記出力に接続しないように第2電圧源に接続されるときに、第2電圧源をスイッチングトランジスタの制御端子へ接続する第1トランジスタと、第1電圧源とスイッチングトランジスタの制御端子とに接続され、スイッチングトランジスタが第1電圧源を前記出力に接続するように第2電圧源に接続されないときに、第1電圧源をスイッチングトランジスタの制御端子へ接続する第1抵抗を備える半導体記憶装置を提供するものである。
【0016】
この発明の電圧スイッチング回路において、グランドと、第1トランジスタの制御端子とに接続される第2抵抗と、第1トランジスタの制御端子に接続され、零ボルトよりも低い第3電圧を第1トランジスタの制御端子へ印加する電圧ポンプを備え、電圧ポンプが第3電圧を第1トランジスタの制御端子へ印加しないときに、第2抵抗は制御端子を接地させてもよい。
第1抵抗に並列接続され、かつ、スイッチングトランジスタと第1電圧源とに接続された第2トランジスタをさらに備え、第2トランジスタはターンオン時に、第1電圧源に第1抵抗をバイパスさせてもよい。
【0017】
第1および第2抵抗がポリシリコン抵抗であり、第1および第2トランジスタがPチャンネルトランジスタであり、スイッチングトランジスタがPチャンネルトランジスタであってもよい。
制御信号の制御により、第2電圧源を第1トランジスタに接続するスイッチング回路をさらに備えてもよい。
【0018】
前記メモリセルのメモリ機能体は、ゲート絶縁膜の表面と略平行な表面を有し電荷を保持する機能を有する膜を含んでもよい。
前記メモリセルは、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜は、膜厚がゲート絶縁膜よりも薄く、かつ、0.8nm以上であってもよい。
【0019】
前記メモリセルの半導体層は、前記拡散領域近傍で、前記ゲート電極下における半導体層表面近傍よりも高濃度の領域を有していてもよい。
メモリセルの有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップするようにしてもよい。
【0020】
この発明において、メモリアレイを構成するメモリ素子(メモリセル)は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【0021】
具体的には、本発明におけるメモリ素子は、拡散領域である1つの第1導電型の領域と、チャネル領域である第2導電型の領域と、第1及び第2導電型の領域の境界を跨って配置された1つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された2つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される2つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【0022】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第1導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、SOI(Silicon on Insulator)基板、SOS基板又は多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶(例えば、エピタキシャル成長による)、多結晶又はアモルファスのいずれであってもよい。
【0023】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、LOCOS膜、トレンチ酸化膜、STI膜等種々の素子分離膜により形成することができる。半導体層は、P型又はN型の導電型を有していてもよく、半導体層には、少なくとも1つの第1導電型(P型又はN型)のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてSOI基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【0024】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、1〜20nm程度、好ましく1〜6nm程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく(幅広で)形成されていてもよい。
【0025】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば50〜400nm程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【0026】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【0027】
メモリ機能体は、少なくとも電荷を保持する機能(以下「電荷保持機能」と記す)を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物;シリコン;リン、ボロン等の不純物を含むシリケートガラス;シリコンカーバイド;アルミナ;ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体;酸化亜鉛;強誘電体;金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜;導電膜もしくは半導体層を内部に含む絶縁膜;導電体もしくは半導体ドットを1つ以上含む絶縁膜;電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、好ましい。
【0028】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【0029】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【0030】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層(半導体基板、ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【0031】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを1つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【0032】
また、メモリ機能体として、電界により分極方向が変化するPZT、PLZT等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【0033】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層(半導体基板、ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【0034】
拡散領域は、ソース/ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてSOI基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【0035】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域(ソース/ドレイン)間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【0036】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【0037】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜(以下「電荷保持膜」と記す)、電荷保持膜/絶縁膜、絶縁膜/電荷保持膜、絶縁膜/電荷保持膜/絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法;絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法;粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法;ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜/絶縁膜、絶縁膜/電荷保持膜、絶縁膜/電荷保持膜/絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【0038】
本発明におけるメモリ素子の形成方法の一例を説明する。
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚0.8〜20nm、より好ましくは膜厚3〜10nmのシリコン酸化膜を熱酸化法により形成又はCVD(Chemical Vapor Deposition)法により推積する。次に、上記シリコン酸化膜上全面に、膜厚2〜15nm、より好ましくは膜厚3〜10nmのシリコン窒化膜をCVD法により推積する。更に、上記シリコン窒化膜上全面に、20〜70nmのシリコン酸化膜をCVD法により推積する。
【0039】
続いて、異方性エッチングによりシリコン酸化膜/シリコン窒化膜/シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【0040】
その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域(ソース/ドレイン領域)を形成する。その後、公知の手順でシリサイド工程や上部配線工程行えばよい。
【0041】
本発明のメモリ素子を配列してメモリアレイを構成した場合、メモリ素子の最良の形態は、例えば、(1)複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、(2)上記ワード線の両側にはメモリ機能体が形成されている、(3)メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、(4)メモリ機能体はONO(Oxide Nitride Oxide)膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、(5)メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、(6)メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、(7)ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、(8)1個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極(ワード線)がない、(10)メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の1つでも満たすものであればよい。
【0042】
上述した要件の特に好ましい組み合わせは、例えば、(3)メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、(6)メモリ機能体内の絶縁膜(シリコン窒化膜)と拡散領域とがオーバーラップしており、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極(ワード線)がない場合である。
【0043】
要件(3)及び要件(9)を満たす場合には、以下のように、非常に有用である。
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【0044】
また、メモリ機能体内の電荷保持領域が絶縁体(例えば、シリコン窒化膜)である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される1本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、1本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。
【0045】
さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体(例えば、多結晶シリコン膜)である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【0046】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【0047】
また、要件(3)及び(9)を満たす場合であって、さらに要件(6)を満たす場合には、より有用である。
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、5V以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックLSIに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【0048】
一方、要件(3)を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件(6)を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
また、要件(9)を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件(6)を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【0049】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【0050】
本発明の半導体記憶装置は、メモリ素子が、1つのメモリ機能体に2値又はそれ以上の情報を記憶させることができ、これにより、4値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、2値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【0051】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント/発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム;CPU、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品;電話、PHS、モデム、ルータ等の通信機器;ディスプレイパネル、プロジェクタ等の画像表示機器;プリンタ、スキャナ、複写機等の事務機器;ビデオカメラ、デジタルカメラ等の撮像機器;ゲーム機、音楽プレーヤ等の娯楽機器;携帯情報端末、時計、電子辞書等の情報機器;カーナビゲーションシステム、カーオーディオ等の車載機器;動画、静止画、音楽等の情報を記録、再生するためのAV機器;洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品;マッサージ器、体重計、血圧計等の健康管理機器;ICカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ICカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【0052】
以下に、本発明の実施の形態を、図面に基づいて詳細に説明する。
【0053】
(実施の形態1)
この実施の形態の半導体記憶装置は、図1に示すような、メモリ素子1を備える。
メモリ素子1は、半導体基板上101表面に形成されたP型ウェル領域102上にゲート絶縁膜103を介してゲート電極104が形成されている。ゲート電極104の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜109が配置されており、シリコン窒化膜109のなかでゲート電極104の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部105a、105bとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極104の両側であってP型ウェル領域102内に、それぞれソース領域又はドレイン領域として機能するN型の拡散領域107a、107bが形成されている。拡散領域107a、107bは、オフセット構造を有している。すなわち、拡散領域107a、107bはゲート電極下の領域121には達しておらず、電荷保持膜下のオフセット領域120がチャネル領域の一部を構成している。
【0054】
なお、実質的に電荷を保持するメモリ機能部105a、105bは、ゲート電極104の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜109が形成されていればよい(図2(a)参照)。また、メモリ機能部105a、105bは、ナノメートルサイズの導電体又は半導体からなる微粒子111が絶縁膜112中に散点状に分布する構造を有していてもよい(図2(b)参照)。このとき、微粒子111が1nm未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、10nmを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子111の直径は1nm〜10nmの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜109は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい(図3参照)。
【0055】
メモリ素子の書込み動作原理を、図3及び図4を用いて説明する。なお、ここではメモリ機能体131a、131b全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がNチャネル型である場合にはメモリ機能体131a、131bに電子を注入することを指す。以後、メモリ素子はNチャネル型であるとして説明する。
【0056】
第2のメモリ機能体131bに電子を注入する(書込む)ためには、図3に示すように、N型の第1の拡散領域107aをソース電極に、N型の第2の拡散領域107bをドレイン電極とする。例えば、第1の拡散領域107a及びP型ウェル領域102に0V、第2の拡散領域107bに+5V、ゲート電極104に+5Vを印加する。このような電圧条件によれば、反転層226が、第1の拡散領域107a(ソース電極)から伸びるが、第2の拡散領域107b(ドレイン電極)に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第2の拡散領域107b(ドレイン電極)まで高電界により加速され、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンが第2のメモリ機能体131bに注入されることにより書込みが行なわれる。なお、第1のメモリ機能体131a近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【0057】
一方、第1のメモリ機能体131aに電子を注入する(書込む)ためには、図4に示すように、第2の拡散領域107bをソース電極に、第1の拡散領域107aをドレイン電極とする。例えば、第2の拡散領域107b及びP型ウェル領域102に0V、第1の拡散領域107aに+5V、ゲート電極104に+5Vを印加する。このように、第2のメモリ機能体131bに電子を注入する場合とは、ソース/ドレイン領域を入れ替えることにより、第1のメモリ機能体131aに電子を注入して、書込みを行なうことができる。
次に、メモリ素子の消去動作原理を図5及び図6を用いて説明する。
【0058】
第1のメモリ機能体131aに記憶された情報を消去する第1の方法では、図5に示すように、第1の拡散領域107aに正電圧(例えば、+5V)、P型ウェル領域102に0Vを印加して、第1の拡散領域107aとP型ウェル領域102とのPN接合に逆方向バイアスをかけ、さらにゲート電極104に負電圧(例えば、−5V)を印加する。このとき、PN接合のうちゲート電極104付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウェル領域102側にホットホール(高エネルギーの正孔)が発生する。このホットホールが負の電位をもつゲート電極104方向に引きこまれ、その結果、第1のメモリ機能体131aにホール注入が行なわれる。このようにして、第1のメモリ機能体131aの消去が行なわれる。このとき第2の拡散領域107bには0Vを印加すればよい。
【0059】
第2のメモリ機能体131bに記憶された情報を消去する場合は、上記において第1の拡散領域と第2の拡散領域との電位を入れ替えればよい。
第1のメモリ機能体131aに記憶された情報を消去する第2の方法では、図6に示すように、第1の拡散領域107aに正電圧(例えば、+4V)、第2の拡散領域107bに0V、ゲート電極104に負電圧(例えば、−4V)、P型ウェル領域102に正電圧(例えば、+0.8V)を印加する。この際、P型ウェル領域102と第2の拡散領域107bとの間に順方向電圧が印加され、P型ウェル領域102に電子が注入される。注入された電子は、P型ウェル領域102と第1の拡散領域107aとのPN接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、PN接合において、電子−ホール対を発生させる。すなわち、P型ウェル領域102と第2の拡散領域107bとの間に順方向電圧を印加することにより、P型ウェル領域102に注入された電子がトリガーとなって、反対側に位置するPN接合でホットホールが発生する。PN接合で発生したホットホールは負の電位をもつゲート電極104方向に引きこまれ、その結果、第1のメモリ機能体131aに正孔注入が行なわれる。
【0060】
この方法によれば、P型ウェル領域と第1の拡散領域107aとのPN接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第2の拡散領域107bから注入された電子は、PN接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域120(図1参照)が存在する場合は、負の電位が印加されたゲート電極によりPN接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第2の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【0061】
なお、第1のメモリ機能体131aに記憶された情報を消去する場合、第1の消去方法では、第1の拡散領域107aに+5Vを印加しなければならなかったが、第2の消去方法では、+4Vで足りた。このように、第2の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【0062】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするEEPROMでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
なお、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャンネル領域と、該チャンネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなり、メモリ機能体がゲート電極により分離されている。そのため、従来のフラッシュメモリと比較してゲート絶縁膜の薄膜化が容易であり、従来より強い電界を容易にゲート電極から前記PN接合に与えることが可能となり、高速かつ低電圧で消去動作を実現することができる。
また、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることが望ましい。メモリ機能体内の電荷保持領域とオーバーラップさせることによって、第1の消去方法においてホットホールが発生し、第2の消去方法において電子−ホール対が発生するPN接合と電荷保持領域との距離が短くなるため、高速かつ低電圧で消去動作を実現することができる。
さらに、メモリ素子の読み出し動作原理を、図7を用いて説明する。
【0063】
第1のメモリ機能体131aに記憶された情報を読み出す場合、第1の拡散領域107aをソース電極に、第2の拡散領域107bをドレイン電極とし、トランジスタを動作させる。例えば、第1の拡散領域107a及びP型ウェル領域102に0V、第2の拡散領域107bに+1.8V、ゲート電極104に+2Vを印加する。この際、第1のメモリ機能体131aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1のメモリ機能体131aに電子が蓄積している場合は、第1のメモリ機能体131a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第1のメモリ機能体131aの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第2のメモリ機能体131aにおける電荷蓄積の状態について、131bにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【0064】
第2のメモリ機能体131bに記憶された情報を読み出す場合、第2の拡散領域107bをソース電極に、第1の拡散領域107aをドレイン電極とし、トランジスタを動作させる。例えば、第2の拡散領域107b及びP型ウェル領域102に0V、第1の拡散領域107aに+1.8V、ゲート電極104に+2Vを印加すればよい。このように、第1のメモリ機能体131aに記憶された情報を読み出す場合とは、ソース/ドレイン領域を入れ替えることにより、第2のメモリ機能体131bに記憶された情報の読出しを行なうことができる。
【0065】
なお、ゲート電極104で覆われないチャネル領域(オフセット領域120)が残されている場合、ゲート電極104で覆われないチャネル領域においては、メモリ機能体131a、131bの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス(閾値の変化)が得られる。ただし、オフセット領域120の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域120の幅を決定することが好ましい。
【0066】
拡散領域107a、107bがゲート電極104端に達している場合、つまり、拡散領域107a、107bとゲート電極104とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース/ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少(1桁以上)する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域107a、107bとゲート電極104とがオーバーラップしていない(オフセット領域120が存在する)ほうが好ましい。
【0067】
以上の動作方法により、1トランジスタ当り選択的に2ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極104にワード線WLを、第1の拡散領域107aに第1のビット線BL1を、第2の拡散領域107bに第2のビット線BL2をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【0068】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって1トランジスタ当り2ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して1ビットメモリとして動作させてもよい。この場合ソース/ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース/ドレイン領域に接続されるビット線の本数を半減することができる。
【0069】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、2ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【0070】
(実施の形態2)
この実施の形態の半導体記憶装置におけるメモリ素子は、図8に示すように、メモリ機能体261、262が電荷を保持する領域(電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい)と、電荷を逃げにくくする領域(電荷を逃げにくくする機能を有する膜であってもよい)とから構成される以外は、図1のメモリ素子1と実質的に同様の構成である。
【0071】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜242、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜241、243を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜242がシリコン酸化膜241、243で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜242を強誘電体で置き換えてもよい。
【0072】
また、メモリ機能体261、262における電荷を保持する領域(シリコン窒化膜242)は、拡散領域212、213とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域212、213の少なくとも一部の領域上に、電荷を保持する領域(シリコン窒化膜242)の少なくとも一部が存在することを意味する。なお、211は半導体基板、214はゲート絶縁膜、217はゲート電極、271はゲート電極217と拡散領域212、213とのオフセット領域である。図示しないが、ゲート絶縁膜214下であって半導体基板211の最表面はチャネル領域となる。
メモリ機能体261、262における電荷を保持する領域であるシリコン窒化膜242と拡散領域212、213とがオーバーラップすることによる効果を説明する。
【0073】
図9に示したように、メモリ機能体262周辺部において、ゲート電極217と拡散領域213とのオフセット量をW1とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体262の幅をW2とすると、メモリ機能体262と拡散領域213とのオーバーラップ量は、W2−W1で表される。ここで重要なことは、メモリ機能体262のうちシリコン窒化膜242で構成されたメモリ機能体262が、拡散領域213とオーバーラップする、つまり、W2>W1なる関係を満たすことである。
【0074】
図9では、メモリ機能体262のうち、シリコン窒化膜242のゲート電極217と離れた側の端が、ゲート電極217から離れた側のメモリ機能体262の端と一致しているため、メモリ機能体262の幅をW2として定義した。
なお、図10に示すように、メモリ機能体262aのうちシリコン窒化膜242aのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体262aの端と一致していない場合は、W2をゲート電極端からシリコン窒化膜142aのゲート電極と遠い側の端までと定義すればよい。
【0075】
図11は、図9のメモリ素子の構造において、メモリ機能体262の幅W2を100nmに固定し、オフセット量W1を変化させたときのドレイン電流Idを示している。ここで、ドレイン電流は、メモリ機能体262を消去状態(ホールが蓄積されている)とし、拡散領域212、213をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
図11から明らかなように、W1が100nm以上(すなわち、シリコン窒化膜242と拡散領域213とがオーバーラップしない)では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、W1が100nm以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜242と拡散領域213とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜242の少なくとも一部とソース/ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【0076】
上述したデバイスシミュレーションの結果を踏まえて、W2を100nm固定とし、W1を設計値として60nm及び100nmとして、メモリセルアレイを作製した。W1が60nmの場合、シリコン窒化膜142と拡散領域212、213とは設計値として40nmオーバーラップし、W1が100nmの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、W1を設計値として60nmとした場合の方が、読出しアクセス時間で100倍高速であった。実用上、読み出しアクセス時間は1ビットあたり100ナノ秒以下であることが好ましいが、W1=W2では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、(W2−W1)>10nmであることがより好ましい。
【0077】
メモリ機能体261(領域281)に記憶された情報の読み出しは、実施の形態1と同様に、拡散領域212をソース電極とし、拡散領域213をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、2つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体262の記憶状況の如何にかかわらず、メモリ機能体261の記憶情報を感度よく検出することができ、2ビット動作を可能にする大きな要因となる。
【0078】
一方、2つのメモリ機能体の片側のみに情報を記憶させる場合又は2つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
なお、図8には図示していないが、半導体基板211の表面にウェル領域(Nチャネル素子の場合はP型ウェル)を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作(書換え動作及び読出し動作)に最適にしつつ、その他の電気特性(耐圧、接合容量、短チャネル効果)を制御するのが容易になる。
【0079】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図12に示したように、メモリ機能体262の電荷保持膜であるシリコン窒化膜242aが、ゲート絶縁膜214表面と略平行な面を有している。言い換えると、シリコン窒化膜242aは、ゲート絶縁膜214表面に対応する高さから、均一な高さに形成されることが好ましい。
【0080】
メモリ機能体262中に、ゲート絶縁膜214表面と略平行なシリコン窒化膜242aがあることにより、シリコン窒化膜242aに蓄積された電荷の多寡によりオフセット領域271での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜242aをゲート絶縁膜214の表面と略平行とすることにより、オフセット量(W1)がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜242a上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0081】
さらに、メモリ機能体262は、ゲート絶縁膜214の表面と略平行なシリコン窒化膜242aとチャネル領域(又はウェル領域)とを隔てる絶縁膜(例えば、シリコン酸化膜244のうちオフセット領域271上の部分)を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【0082】
なお、シリコン窒化膜242aの膜厚を制御すると共に、シリコン窒化膜242a下の絶縁膜(シリコン酸化膜244のうちオフセット領域271上の部分)の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜242a下の絶縁膜の最小膜厚値から、シリコン窒化膜242a下の絶縁膜の最大膜厚値とシリコン窒化膜242aの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜242aに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【0083】
(実施の形態3)
この実施の形態の半導体記憶装置におけるメモリ機能体262は、電荷保持膜であるシリコン窒化膜242が、図13に示すように、略均一な膜厚で、ゲート絶縁膜214の表面と略平行に配置され(領域281)、さらに、ゲート電極217側面と略平行に配置された(領域282)形状を有している。
【0084】
ゲート電極217に正電圧が印加された場合には、メモリ機能体262中での電気力線283は矢印で示すように、シリコン窒化膜242を2回(領域282及び領域281部分)通過する。なお、ゲート電極217に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜242の比誘電率は約6であり、シリコン酸化膜241、243の比誘電率は約4である。したがって、電荷保持膜の領域281のみが存在する場合よりも、電気力線283方向におけるメモリ機能体262の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極217に印加された電圧の多くの部分が、オフセット領域271における電界を強くするために使われることになる。
【0085】
書換え動作時に電荷がシリコン窒化膜242に注入されるのは、発生した電荷がオフセット領域271における電界により引き込まれるためである。したがって、矢印282で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体262に注入される電荷が増加し、書換え速度が増大する。
なお、シリコン酸化膜243の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜214の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【0086】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域(又はウェル領域)とを隔てる絶縁膜(シリコン酸化膜241のうちオフセット領域271上の部分)をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【0087】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜(シリコン酸化膜241のうちゲート電極217に接した部分)をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
さらに、実施の形態2と同様に、シリコン窒化膜242下の絶縁膜(シリコン酸化膜241のうちオフセット領域271上の部分)の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜(シリコン酸化膜241のうちゲート電極217に接した部分)の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜242に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【0088】
(実施の形態4)
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース/ドレイン領域間距離の最適化について説明する。
図14に示したように、Aはチャネル長方向の切断面におけるゲート電極長、Bはソース/ドレイン領域間の距離(チャネル長)、Cは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)から他方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)までの距離を示す。
【0089】
このようなメモリ素子では、B<Cであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極217下の部分と拡散領域212、213との間にはオフセット領域271が存在することとなる。これにより、メモリ機能体261、262(シリコン窒化膜242)に蓄積された電荷により、オフセット領域271の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【0090】
また、ゲート電極217と拡散領域212、213がオフセットしている場合、つまり、A<Bが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域271が存在しなくてもよい。オフセット領域271が存在しない場合においても、拡散領域212、213の不純物濃度が十分に薄ければ、メモリ機能体261、262(シリコン窒化膜242)においてメモリ効果が発現し得る。
このようなことから、A<B<Cであるのが最も好ましい。
【0091】
(実施の形態5)
この実施の形態における半導体記憶装置のメモリ素子は、図15に示すように、実施の形態2における半導体基板をSOI基板とする以外は、実質的に同様の構成を有する。
このメモリ素子は、半導体基板286上に埋め込み酸化膜288が形成され、さらにその上にSOI層が形成されている。SOI層内には拡散領域212、213が形成され、それ以外の領域はボディ領域287となっている。
このメモリ素子によっても、実施の形態2のメモリ素子と同様の作用効果を奏する。さらに、拡散領域212、213とボディ領域287との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【0092】
(実施の形態6)
この実施の形態の半導体記憶装置におけるメモリ素子は、図16に示すように、N型の拡散領域212、213のチャネル側に隣接して、P型高濃度領域291を追加した以外は、実施の形態2のメモリ素子と実質的に同様の構成を有する。
すなわち、P型高濃度領域291におけるP型を与える不純物(例えばボロン)濃度が、領域292におけるP型を与える不純物濃度より高い。P型高濃度領域291におけるP型の不純物濃度は、例えば、5×1017〜1×1019cm−3程度が適当である。また、領域292のP型の不純物濃度は、例えば、5×1016〜1×1018cm−3とすることができる。
【0093】
このように、P型高濃度領域291を設けることにより、拡散領域212、213と半導体基板211との接合が、メモリ機能体261、262の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域292の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【0094】
また、図16において、ソース/ドレイン領域近傍であってメモリ機能体の下(すなわち、ゲート電極の直下ではない)において、P型高濃度領域291を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、P型高濃度領域291がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷(トランジスタがNチャネル型の場合は電子)が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷(トランジスタがNチャネル型の場合は正孔)が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域(領域292)の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、P型高濃度領域291の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、P型高濃度領域291をメモリ機能体の下であってソース/ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果(書込み時と消去時での閾値の差)を著しく増大させることができる。
【0095】
(実施の形態7)
この実施の形態の半導体記憶装置におけるメモリ素子は、図17に示すように、電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも薄いこと以外は、実施の形態2と実質的に同様の構成を有する。
ゲート絶縁膜214は、メモリの書換え動作時における耐圧の要請から、その厚さT2には下限値が存在する。しかし、絶縁膜の厚さT1は、耐圧の要請にかかわらず、T2よりも薄くすることが可能である。
【0096】
このメモリ素子において、上述のようにT1に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、T1をT2より薄くすることが可能になる。
T1を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜242に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【0097】
ところで、メモリ機能体中での電気力線は、図23の矢印284で示すように、シリコン窒化膜242を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。T1を薄くすることによりシリコン窒化膜242が図の下側に移動し、矢印283で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線284に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極217に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【0098】
これに対して、例えば、フラッシュメモリに代表されるEEPROMにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極(コントロールゲート)とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、EEPROMにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【0099】
以上より明らかなように、T1<T2とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さT1は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる0.8nm以上であることがより好ましい。
【0100】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバLSIのような場合、液晶パネルTFTを駆動するために、最大15〜18Vの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバLSIに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長(ワード線幅)250nmのメモリセルに対して、T1=20nm、T2=10nmで個別に設定でき、書込み効率の良いメモリセルを実現できる。(T1が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである)。
【0101】
(実施の形態8)
この実施の形態の半導体記憶装置におけるメモリ素子は、図18に示すように、電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも厚いこと以外は、実施の形態2と実質的に同様の構成を有する。
【0102】
ゲート絶縁膜214は、素子の短チャネル効果防止の要請から、その厚さT2には上限値が存在する。しかし、絶縁膜の厚さT1は、短チャネル効果防止の要請かかわらず、T2よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき(ゲート絶縁膜の薄膜化が進行したとき)にゲート絶縁膜厚とは独立して電荷保持膜(シリコン窒化膜242)とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【0103】
このメモリ素子において、上述のようにT1に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、T1をT2より厚くすることが可能になる。
T1を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【0104】
したがって、T1>T2とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さT1は、書換え速度の低下を考慮して、20nm以下であることが好ましい。
【0105】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜(フローティングゲートを内包する)が電荷蓄積膜を兼用している。このため、微細化(短チャネル効果抑制のため薄膜化が必須)の要求と、信頼性確保(保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは7nm程度以下には薄膜化できない)の要求が相反するため、微細化が困難となる。実際、ITRS(International Technology Roadmap for Semiconductors)によれば、物理ゲート長の微細化は0.2ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにT1とT2を個別に設計できることにより、微細化が可能となる。
【0106】
例えば、ゲート電極長(ワード線幅)45nmのメモリセルに対して、T2=4nm、T1=7nmで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。T2を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース/ドレイン領域がオフセットしているためである。
また、このメモリ素子は、ゲート電極に対して、ソース/ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【0107】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【0108】
(実施の形態9)
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
Nチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図19に示すような、ドレイン電流(Id)対ゲート電圧(Vg)特性(実測値)を示す。
【0109】
図19から明らかなように、消去状態(実線)から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧(Vg)が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Vg=2.5Vにおいても、電流比は2桁以上を保っている。この特性は、フラッシュメモリの場合(図27)と大きく異なる。
【0110】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのId−Vg曲線の傾きが小さくなる原因となっている。
【0111】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に0Vが印加されているとき(すなわちオフ状態にあるとき)は、ゲート電極下のチャネルには電子が誘起されない(そのためオフ電流が小さい)。これが、消去状態においてサブスレッショルド領域でのId−Vg曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率(コンダクタンス)が大きい原因となっている。
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【0112】
(実施の形態10)
この実施の形態は、実施の形態1〜9に記載のメモリ素子(メモリセル)を複数配列した半導体記憶装置、更には負電圧スイッチング回路を備えた半導体記憶装置に関する。
【0113】
半導体記憶装置の消去処理期間にメモリセルのゲートに負電圧を印加するためには、負電圧スイッチング回路が必要となる。以下に詳述するように、この実施の形態によれば、その負電圧スイッチング回路はPチャンネルスイッチングトランジスタを備え、ターンオン時にローカルワードラインに負電圧を印加する。負電圧スイッチング回路はまた、スイッチングトランジスタの制御端子へ正電圧を選択的に印加する他のPチャンネルトランジスタによって形成されたプルアップ回路と、プルアップ回路がスイッチングトランジスタの制御端子に正電圧を印加しないときにスイッチングトランジスタの制御端子に負電圧を印加する抵抗によって形成されたプルダウン回路とを備える。プルアップ回路が正電圧をスイッチングトランジスタの制御端子へ印加するとき、スイッチングトランジスタはターンオフして負電圧をワードラインに印加しない。プルアップ回路がスイッチングトランジスタの制御端子に正電圧を印加しないときに、プルダウン回路は負電圧をスイッチングトランジスタの制御端子に印加し、スイッチングトランジスタをターンオンさせてワードラインに負電圧を印加する。この実施の形態による負電圧スイッチング回路を図20〜25を参照してさらに詳述する。
【0114】
図20は、半導体記憶装置430のブロック図であり、半導体記憶装置430の負ゲート消去を可能にする負電圧スイッチング回路を示す。半導体記憶装置430は、メモリアレイ431を備え、メモリアレイ431はアドレスにデータとを格納する複数のメモリセルから構成される。
【0115】
メモリアレイ431は、複数のブロックB0〜Bnに配置されている。各ブロックはローカル行デコーダを備える。例えば、ブロックB0はローカル行デコーダ432を備える。各ブロックは、特定のブロック内にのみ延びる複数のビットラインと、そのブロック内にのみ延びる複数のローカルワードラインとを備える。メモリセルはローカルワードラインとビットラインとの交点に設置される。メモリアレイ431のビットラインは列ゲート回路442を介して列デコーダ439に接続されている。
【0116】
ブロックB0〜Bnの各々のローカルワードラインは各ブロックのローカル行デコーダに接続されている。さらに、メモリアレイ431はまた、グローバル行デコーダ438に接続される複数のグローバルワードライン448〜448nを備える。グローバルワードライン448〜448nはローカル行デコーダ432〜432nの各々に接続され、すべてのブロックB0〜Bnを介して延びている。グローバルワードライン448〜448nは、メモリアレイ431の各ブロックのローカルワードラインに物理的に接続されていないが、ブロックの各ローカル行レコーダを介して各ブロックのローカルワードラインに電気的に接続されることが可能である。図21は、後述するブロックB0〜Bnの各形態を示す。
【0117】
グローバル行デコーダ438はメモリアレイ431の行デコーダであり、アドレスバス453から行アドレスを受けてグローバルワードライン448〜448nの1つを選択する。ローカル行デコーダ432〜432nの各々は、図示しない複数のスイッチングトランジスタを備え、それぞれはローカルワードラインを対応するグローバルワードラインに接続する。ローカル行デコーダ432〜432nの各々はブロック選択信号をブロックデコーダ437から受け取る。例えば、ローカル行デコーダ432はブロック選択信号S0を受け取る。ローカル行デコーダへブロック選択信号が出力されると、各ローカル行デコーダの全スイッチトランジスタがターンオンする。ブロック選択信号がローカルデコーダへ出力されないときには、各ローカル行デコーダのトランジスタはターンオフの状態にある。これによって、ブロックのローカルワードラインはメモリ処理期間にグローバルワードラインから絶縁されると共に、他のブロックのワードラインからも絶縁される。ローカル行デコーダ432〜432nの各々もまた、消去制御信号、つまり消去信号を受け取る。ブロックデコーダ437は、ブロック選択信号S0〜Snの適当な1つを出力することによってそのブロックを選択する。ブロックデコーダ437はまた、バス453に接続されブロックアドレスを受け取る。
【0118】
消去スイッチ436は複数のスイッチ(図20に図示しない)を備え、各スイッチはブロックB0〜Bnの1つのブロックの共通電源ラインに接続される。消去スイッチ436の各々は、電圧Vg(つまりグランド)又は電圧Ve(つまり消去電圧)を、選択ライン449から449sの1つからのブロック選択信号およびメモリ処理(つまり、読出し,書込みおよび消去処理)によって、関連するブロックの共通ライン446〜446nの1つへ選択的に接続する。つまり、消去スイッチ436は、ブロック選択信号S0〜Snに無関係に、半導体記憶装置430の読出しおよび書込み処理期間中に電圧Vgを全共通電源ライン446〜446nへ印加する。半導体記憶装置430が消去信号によって消去処理されるとき、ブロックデコーダ437は、選択されたブロック信号を出力し、消去スイッチ436の対応するスイッチに電圧Veを、選択されたブロックに印加させる。一方、消去スイッチの他のスイッチは電圧Vgを他のブロックに印加する。
例えば、電圧Veは約5Vである。なお、電圧Veは5Vより高くても低くてもよい。
【0119】
図21は、ブロック462と、関連するローカル行デコーダ464を示す。ブロック462は図4のブロックB0〜Bnのいずれの1つである。ローカル行デコーダ464はローカル行デコーダ432〜432nのいずれの1つであってもよい。図21はブロック462を介して延びる2つのグローバルワードライン465と466のみを示している。グローバルワードライン465と466は、図20のグローバルワードライン448〜448nにいずれか2つである。
【0120】
ブロック462は、ビットライン480〜480nを備える。さらに、ブロック462は、各々がグローバルワードラインに対応するローカルワードラインを備える。例えば、ローカルワードライン481はローカル行デコーダ464のスイッチングトランジスタ486を介してグローバルワードライン465に接続され、ローカルワードライン482はローカル行デコーダ464のスイッチングトランジスタ486nを介してグローバルワードラインに接続される。図21は、単に2つのローカルワードラインを示している。実際には、ブロック462は、さらに多くのローカルワードラインを備えている。
【0121】
例えば、スイッチングトランジスタ486〜486nの各々はPチャンネルMOSFETである。スイッチングトランジスタ486〜486nとしてPチャンネルトランジスタを用いることによって、ブロック462の消去期間中に負電圧がローカルワードラインの各々を通過することができる。また、スイッチングトランジスタ486〜486nは、負電圧を通過させる他のスイッチ回路と置換できる。
【0122】
ブロック462は共通電源ライン483を有し、ライン483は消去スイッチ436(図20)の1つに接続されている。さらに、ブロック462はメモリセル474〜474nと475〜475nを備え、各々はビットラインへ接続されるドレインと、ローカルワードラインに接続されるゲートと、共通電源ライン483に接続されるソースを有する。
【0123】
図21に示すように、ローカル行デコーダ464は、スイッチングトランジスタ486〜486nの近くにブロック選択回路488を備える。スイッチングトランジスタの各々はライン487を介してブロック選択回路488に接続される。ブロック選択回路488はブロック選択信号Siを受け入れるが、信号Siは、図20のブロックデコーダ437からのブロック選択信号S0〜Snのいずれか1つである。ブロック選択回路488はまた、電源電圧Vpと、図22に示すグローバル負電圧ポンプ491からの負電圧Vnに接続される。読出し,書込みおよび消去処理における電圧VpおよびVnのレベルは、表1に示される。
【0124】
【表1】
【0125】
ブロック選択回路488は、図示しない駆動回路と負電圧スイッチング制御回路を備える。ブロック選択回路488は図24に示される。
【0126】
ブロック選択回路488はブロック選択信号Siによって作動する。信号Siが入力されると、ブロック選択回路488はスイッチングトランジスタ486〜486nをターンオンさせる。信号Siが入力されないと、ブロック選択回路488はスイッチングトランジスタ486〜486nをターンオンさせない。1つの実施例では、負電圧がブロック462の消去処理期間にブロック462のメモリセルの各ゲートに印加され負ゲート消去が行われる。これによって、ローカルワードライン481と482の各々は、消去期間において負電圧にスイッチされることが必要となる。図21に示すように、ローカルワードライン481と482の各々は、スイッチングトランジスタ486〜486nの1つを介してグローバルライン465と466の1つに接続される。従って、ローカルワードラインに負電圧を受け取らせるために、その対応グローバルワードラインは、負電圧が対応ローカルワードラインに印加されるように、負電圧を受け取る必要がある。この動作が行われると、他の負電圧もまた、対応するスイッチングトランジスタでスイッチすることが必要となる。この場合、ブロック選択回路488は、負電圧スイッチング制御回路にブロック462の消去期間において、負電圧Vnをスイッチングトランジスタ486〜486nの各ゲートへ印加させる必要がある。
【0127】
ブロック462が消去処理のために選択されるとき、ブロック選択回路488のブロック駆動回路は作動しない。その間に、ブロック選択回路488のスイッチング制御回路が信号Siと消去信号によって制御され、電圧Vnによってスイッチングトランジスタ486〜486nの各々へ負電圧Vcを生成する。負電圧Vcは、グローバルワードライン481と482が負電圧に接続されるとき、トランジスタ486〜486nをターンオンする。このようにしてローカルワードライン481と482の各々は順次負電圧に接続される。
図21の信号の電圧レベルが表1に示されている。
【0128】
図22は負電圧スイッチング回路490を備えた図20のグローバル行デコーダ438を示し、回路490は負電圧Vnを半導体記憶装置430のグローバルワードラインへ供給して負ゲート消去を行う。図22に示すように、グローバル行デコーダ438は、複数のグローバルライン駆動回路496〜496nへ接続されるアドレスデコーダ493を備える。駆動回路496から496nの各出力はグローバルワードライン448〜448nの各々に接続される。駆動回路496〜496nの各々もまた、絶縁制御回路492からの絶縁信号Vsによって制御される。絶縁信号Vsは、イネーブル時に、各駆動回路496〜496nのNチャンネルトランジスタをグローバルワードライン448〜448nへ印加される負電圧から絶縁して、駆動回路496〜496nの各々のNチャンネルトランジスタが負電圧によって破損されないようにする。絶縁制御回路492は半導体記憶装置430の消去期間において、信号Vsを出力する。絶縁制御回路492は図25を用いて後述する。
【0129】
スイッチング回路490は、図22に示すように、グローバルワードライン448〜448nに接続される複数のPチャンネル負電圧スイッチングトランジスタ494〜494nを備える。スイッチング回路90の各Pチャンネルスイッチングトランジスタは、各グローバルワードラインに接続されたソースと、消去処理期間においてグローバル負電圧ポンプ491からの負電圧Vnを受入れるように接続されたドレインとを備える。グローバル負電圧ポンプ491は、負電圧を生成可能な公知の電圧ポンプ回路によって構成される。スイッチングトランジスタ494〜494nの各ゲートはスイッチング制御回路495に接続され、それによって制御される。スイッチング制御回路495はアレイ平面選択信号によって制御される。スイッチング制御回路495は図23を用いて後述する。
【0130】
消去処理期間において、消去信号が出力され、それによって信号Vsは零ボルトとなる。零ボルトの信号Vsは、グローバルワードラインへ印加される負電圧が駆動回路496〜496nの各々のNチャンネルトランジスタに接続されないように絶縁する。一方、スイッチング制御回路495は、負電圧Vc(つまり、約−5ボルト)をスイッチングトランジスタ494〜494nの各ゲートに印加し、スイッチングトランジスタ494〜494nの各々をターンオンする。これによって、負電圧Vnが順次グローバルワードライン448〜448nの各々に印加される。上述したように、1つのPチャンネルトランジスタにグローバル負電圧を通過させるために、他の負電圧をそのPチャンネルトランジスタのゲートに印加することが必要となる。
【0131】
非消去(つまり、読出し又は書込み)処理期間において、グローバル負電圧ポンプ491は正電圧Vnをトランジスタ494〜494nへ印加し、スイッチング制御回路495は電圧Vcを正にする。これによってトランジスタ494〜494nは順次ターンオフし、非消去処理期間において、グローバル負電圧スイッチング回路490をグローバルワードライン448〜448nから絶縁する。
図22における信号の電圧レベルを表2に示す。
【0132】
【表2】
【0133】
図23は図22のスイッチング制御回路495の詳細を示す。図23に示すように、スイッチング制御回路495は出力ノード525に接続されたソースと、電圧Vp又は接地電圧を選択的に受け入れるように接続されたドレインとを備える。電圧Vpは、半導体記憶装置430(図20)が読出し処理を行うとき約2ボルトである、半導体記憶装置430(図20)が書込み処理を行うとき約5ボルトである。トランジスタ521は他のタイプのトランジスタであってもよい。
【0134】
トランジスタ521の機能は、トランジスタ521がターンオンしたときに電圧Vp又は接地電圧のいずれかをノード525へ通すことである。トランジスタ521のゲートは抵抗524を介して接地されている。さらに、トランジスタ521のゲートは負電圧ポンプ523に接続されている。ポンプ523は小形の1ステージ負電圧ポンプであり、ディスエーブルでないときには、負電圧を生成して、接地電圧がトランジスタ521のドレインに印加されるとトランジスタ521をターンオンさせる。これによって、ノード525は接地電圧に接続される。例えば、負電圧ポンプ523用のディスエーブル信号がブロックのブロック選択信号又は半導体記憶装置430用の平面選択信号となることができる。半導体記憶装置が平面選択信号を備えるとき、メモリアレイ431(図20)が2つ以上の平面に配置されることを意味する。
【0135】
さらに、制御回路495もまた、ノード525と負電圧ポンプ491(図22)を備える。例えば、抵抗522と524はポリシリコン抵抗であってもよい。
【0136】
抵抗524は、負電圧ポンプがオフの時、トランジスタ521のゲートを接地する。さらに消去信号が電圧Vpのトランジスタ521への適用を制御する。非消去処理期間では、消去信号は出力されず、駆動回路526に電圧Vpをトランジスタ521のドレインへ印加させる。この時、負電圧ポンプ523はオンせず、トランジスタ521のゲートは接地電圧を受ける。これによってトランジスタ521はターンオンし、正電圧Vpがノード525へ印加される。その結果、ノード525の電圧Vcは、負電圧Vnが抵抗522へ常に印加されていても、強制的に正電圧Vpとなる。ここで、抵抗522は、ノード525から負電圧Vnを切り離す。電圧Vcが電圧Vpである時、スイッチングトランジスタ(例えば、図22のトランジスタ494〜494n)はターンオフされる。
【0137】
消去処理期間では、消去信号が出力され、トランジスタ521のドレインを接地電圧に接続する。この時、ポンプ523は、制御回路520に係るブロック又はメモリ平面が消去処理用として選択されたブロック又はメモリ平面でない場合には、ターンオンされる。これによってトランジスタ521はターンオンし、接地電圧をノード525に接続する。これによって電圧Vcが接地電圧となり全スイッチングトランジスタ(例えば、図22のトランジスタ494〜494n)がターンオフされる。
【0138】
しかしながら、制御回路495に係るメモリ平面が選択されたブロックまたはメモリ平面である時には、ポンプ523はディスエーブル信号によってターンオフされる。これによってトランジスタ521はターンオフされる。一方、抵抗522は負電圧Vnをノード525へ印加し、電圧Vcを負電圧Vnとする。電圧Vcが負電圧Vnとなると、スイッチングトランジスタ(例えば、図22のトランジスタ494〜494n)はターンオンし、負電圧Vnをグローバルワードラインへ接続する。
【0139】
図24は図21のブロック選択回路を示す。図23と24に示すように、図24の回路488は図24のトランジスタ547を除いて基本的に図23の回路495と同じである。図24に示すように駆動回路546は、ブロック選択回路の駆動回路である。図24から分るように、抵抗542を並列接続したPチャンネルトランジスタ547は、バイパストランジスタであり、バイパス信号Vbによってターンオンするとき、ノード545に抵抗542をバイパスさせ、図22に示すグローバル負電圧ポンプ491へ接続させる。これによってノード545は、立上りおよび書込み処理期間に迅速に充電される。バイパスは、半導体記憶装置430の図示しない他の回路によって生成された信号Vbによって制御される。
【0140】
図25は、図22の絶縁制御回路492を示す。図24,25に示すように、図25の絶縁制御回路492は、トランジスタ561が常に接地されたドレインを有する点を除いて、図24の回路488と基本的に同じである。これによって、電圧Vsは、非消去処理期間において、負電圧ポンプ570からの電圧Vpに等しくなる。消去処理期間においては、消去信号がポンプ563をターンオンするので、トランジスタ561がターンオンされる。これによって、電圧Vsが接地電圧となる。負電圧ポンプ570によって電圧Vpが、実際の処理期間において約−2ボルト,書込み処理期間において約−2ボルト,消去処理期間において約−5ボルトになる。表3は図25の信号電圧を示す。
【0141】
【表3】
【0142】
(実施の形態11)
上述した半導体記憶装置の応用例として、例えば、図26に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
液晶パネル1001は、液晶ドライバ1002によって駆動される。液晶ドライバ1002内には、不揮発性メモリ部1003、SRAM部1004、液晶ドライバ回路1005がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態1〜9に記載の半導体記憶装置よりなる。不揮発性メモリ部1003は外部から書換え可能な構成を有している。
【0143】
不揮発性メモリ部1003に記憶された情報は、機器の電源の投入時にSRAM部1004に転写される。液晶ドライバ回路1005は、必要に応じてSRAM部1004から記憶情報を読み出すことができる。SRAM部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
液晶ドライバ1002は、図26に示すように液晶パネル1001に外付けしてもよいが、液晶パネル1001上に形成してもよい。
【0144】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、実施の形態1〜9に記載の半導体記憶装置を用いるのが好ましい。
【0145】
(実施の形態12)
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図27に示す。
この携帯電話は、主として、制御回路811、電池812、RF(無線周波数)回路813、表示部814、アンテナ815、信号線816、電源線817等によって構成されており、制御回路811には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路811は、実施の形態10で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【0146】
【発明の効果】
この発明の半導体記憶装置によれば、メモリセルの消去処理を負のゲート電圧によって行うことができるので、素子数の低減化および装置の省電力化が可能となる。
【0147】
また、この発明は、メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャンネル領域と、該チャンネル領域の両側に配置され該チャンネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とを備えたメモリ素子からなるので、メモリ素子の形成プロセスが、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数およびプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストを削減することが可能となる。
【0148】
メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるため、ゲート絶縁膜の薄膜化が容易であり、従来よりも絶対値の低い負電圧で消去を行うことができる。
メモリ素子の有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップしていることによって、従来よりも絶対値の低い負電圧で消去を行うことができる。
【0149】
メモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より薄く、かつ0.8nm以上であることによって、メモリ機能体への電荷の注入が容易となり、従来よりも絶対値の低い負電圧で消去を行うことができる。
【0150】
このように、前記メモリ素子は、従来のフラッシュメモリよりも絶対値が低い負電圧をゲート電極に印加することによって消去を行うことができることから、従来のように、高電圧が印加される箇所について、高電圧耐性を高めるためにデザインルールを広げて設計する必要がなく、ゲート長の短いトランジスタを用いることが可能となる。また、ポンプ回路のキャパシタ面積を大幅に削減することが可能となる。したがって、従来よりも小面積で負電圧スイッチング回路を得ることができる。また、絶対値の低い電圧で駆動させることが可能であり、かつ、前記回路を構成するトランジスタサイズやキャパシタの面積を従来よりも小さくすることが可能であることから、前記負電圧スイッチング回路の充放電に起因する消費電力を大幅に削減することもできる。
【0151】
また、本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の要部の概略断面図である。
【図2】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の変形の要部の概略断面図である。
【図3】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の書込み動作を説明する図である。
【図4】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の書込み動作を説明する図である。
【図5】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の消去動作を説明する図である。
【図6】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の消去動作を説明する図である。
【図7】本発明の半導体記憶装置におけるメモリ素子(実施の形態1)の読出し動作を説明する図である。
【図8】本発明の半導体記憶装置におけるメモリ素子(実施の形態2)の要部の概略断面図である。
【図9】図8の要部の拡大概略断面図である。
【図10】図8の変形の要部の拡大概略断面図である。
【図11】本発明の半導体記憶装置におけるメモリ素子(実施の形態2)の電気特性を示すグラフである。
【図12】本発明の半導体記憶装置におけるメモリ素子(実施の形態2)の変形の要部の概略断面図である。
【図13】本発明の半導体記憶装置におけるメモリ素子(実施の形態3)の要部の概略断面図である。
【図14】本発明の半導体記憶装置におけるメモリ素子(実施の形態4)の要部の概略断面図である。
【図15】本発明の半導体記憶装置におけるメモリ素子(実施の形態5)の要部の概略断面図である。
【図16】本発明の半導体記憶装置におけるメモリ素子(実施の形態6)の要部の概略断面図である。
【図17】本発明の半導体記憶装置におけるメモリ素子(実施の形態7)の要部の概略断面図である。
【図18】本発明の半導体記憶装置におけるメモリ素子(実施の形態8)の要部の概略断面図である。
【図19】本発明の半導体記憶装置におけるメモリ素子(実施の形態9)の電気特性を示すグラフである。
【図20】本発明の半導体記憶装置(実施の形態10)のブロック図である。
【図21】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図22】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図23】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図24】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図25】本発明の半導体記憶装置(実施の形態10)の要部を示す回路図である。
【図26】本発明の半導体記憶装置を組み込んだ液晶表示装置(実施の形態11)の概略構成図である。
【図27】本発明の半導体記憶装置を組み込んだ携帯電子機器(実施の形態12)の概略構成図である。
【図28】従来のフラッシュメモリの要部の概略断面図である。
【図29】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
1 メモリ素子
101、211、286 半導体基板
102 P型ウェル領域
103、214 ゲート絶縁膜
104、217 ゲート電極
105a、105b メモリ機能部
107a、107b、212、213 拡散領域
109、142、142a、242、242a シリコン窒化膜
120、271 オフセット領域
121 ゲート電極下の領域
111 微粒子
112 絶縁膜
131a、131b、261、262、262a メモリ機能体
226 反転層
241、243、244 シリコン酸化膜
281、282、292 領域
283、284 電気力線
287 ボディ領域
288 埋め込み酸化膜
291 高濃度領域
430 半導体記憶装置
431 メモリアレイ
432 ローカル行デコーダ
436 消去スイッチ
437 ブロックデコーダ
438 グローバル行デコーダ
439 列デコーダ
448 グローバルワードライン
449 選択ライン
453 アドレスバス
462 ブロック
464 ローカル行デコーダ
486 スイッチングトランジスタ
487 ライン
488 ブロック選択回路
490 負電圧スイッチング回路
491 グローバル負電圧ポンプ
493 アドレスデコーダ
494 スイッチングトランジスタ
495 スイッチング制御回路
496 グローバルライン駆動回路
521 トランジスタ
524 抵抗
542 抵抗
547 トランジスタ
563 ポンプ
570 負電圧ポンプ
811 制御回路
812 電池
813 RF回路
814 表示部
815 アンテナ
816 信号線
817 電源線
1001 液晶パネル
1002 液晶ドライバ
1003 不揮発性メモリ部
1004 SRAM部
1005 液晶ドライバ回路
Claims (24)
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、
メモリセルのゲート電極に負電圧を印加するための負電圧スイッチング回路と、負電圧スイッチング回路の出力と零ボルトよりも低い電圧を出力する第1電圧源とに接続されたスイッチングトランジスタを有するスイッチングトランジスタ回路と、
スイッチングトランジスタの制御端子に接続されると共に零ボルトより高い電圧を出力する第2電圧源に選択的に接続されたプルアップ回路と、
第1電圧源とスイッチングトランジスタの制御端子とに接続されたプルダウン回路とを備え、
プルアップ回路は、プルアップ回路が第2電圧源に接続され、かつ、スイッチングトランジスタが第1電圧源を負電圧スイッチング回路の出力に接続しないとき、第2電圧源をスイッチングトランジスタの制御端子に接続し、プルダウン回路は、プルアップ回路が第2電圧源に接続されずにスイッチングトランジスタが第1電圧源を負電圧スイッチング回路の出力に接続するとき、第1電圧源の出力をスイッチングトランジスタの制御端子へ接続するように構成されてなる半導体記憶装置。 - 第1電圧源の出力電圧が−1〜−6Vであり、第2電圧源の出力電圧が 1〜 6Vである請求項1記載の半導体記憶装置。
- スイッチングトランジスタがPチャンネルトランジスタである請求項1記載の半導体記憶装置。
- プルアップ回路は、
スイッチングトランジスタの制御端子に接続される第1端子と、第2電圧源とグラウンドとに選択的に接続される第1端子とを有する第1トランジスタと、
第1トランジスタの制御端子に接続され第1トランジスタの制御端子へ零ボルトより低い電圧を有する第3電圧を印加する電圧ポンプと、
グランドと、電圧ポンプと、第1トランジスタの制御端子とに接続され、電圧ポンプが第1トランジスタの制御端子へ第3電圧を印加しないときにグランドを第1トランジスタの制御端子へ接続する第1抵抗を備え、
第1トランジスタの第1端子および制御端子が接地される時に第1トランジスタがターンオフし、プルダウン回路が第1電圧源をスイッチングトランジスタの制御端子に接続する請求項1記載の半導体記憶装置。 - プルアップ回路は、制御信号の制御により、第2電圧を第1トランジスタの第2端子へ接続するスイッチング回路をさらに備える請求項4記載の半導体記憶装置。
- 第1トランジスタはPチャンネルトランジスタであり、第1抵抗はポリシリコン抵抗である請求項4記載の半導体記憶装置。
- プルダウン回路は、
第1電圧源とスイッチングトランジスタの制御端子とに接続される第2抵抗と、
第2抵抗に並列接続され、かつ、スイッチングトランジスタの制御端子と第1電圧源とに接続され、ターンオフ時に第1電圧源にプルダウン回路の第2抵抗をバイパスさせる第2トランジスタとを、
さらに備える請求項1記載の半導体記憶装置。 - 第2トランジスタがPチャンネルトランジスタであり、第2抵抗がポリシリコン抵抗である請求項7記載の半導体記憶装置。
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、
メモリセルのゲート電極に接続されるワードラインと、
ワードラインに接続され、零ボルトより低い電圧を有する第1電圧を、メモリセルの消去期間においてメモリセルのゲート電極に接続させる負電圧スイッチング回路を備え、
負電圧スイッチング回路は、
ワードラインと第1電圧源に接続されたスイッチングトランジスタと、
スイッチングトランジスタの制御端子に接続されると共に、零ボルトより高い電圧を有する第2電圧源に選択的に接続され、スイッチングトランジスタが第1電圧源をワードラインを介してメモリセルのゲート電極に接続しないように第2電圧源に接続されるときに、第2電圧源をスイッチングトランジスタの制御端子に接続するプルアップ回路と、
第1電圧源とスイッチングトランジスタの制御端子とに接続され、スイッチングトランジスタが第1電圧源をワードラインを介してメモリセルへ接続するように第2電圧源に接続されないときに、第1電圧源をスイッチングトランジスタの制御端子に接続するプルダウン回路を備える半導体記憶装置。 - 第1電圧源の電圧が−1〜−6Vボルトであり、第2電圧源の電圧が 1〜 6ボルトである請求項9記載の半導体記憶装置。
- スイッチングトランジスタがPチャンネルトランジスタである請求項9記載の半導体記憶装置。
- プルアップ回路は、
スイッチングトランジスタの制御端子に接続される第1端子と、第2電圧源とグラウンドとに選択的に接続される第1端子とを有する第1トランジスタと、
第1トランジスタの制御端子に接続され第1トランジスタの制御端子へ零ボルトより低い電圧を有する第3電圧を印加する電圧ポンプと、
グランドと、電圧ポンプと、第1トランジスタの制御端子とに接続され、電圧ポンプが第1トランジスタの制御端子へ第3電圧を印加しないときにグランドを第1トランジスタの制御端子へ接続する第1抵抗を備え、
第1トランジスタの第1端子および制御端子が接地される時に第1トランジスタがターンオフし、プルダウン回路が第1電圧源をスイッチングトランジスタの制御端子に接続する請求項9記載の半導体記憶装置。 - プルアップ回路は、制御信号の制御により、第2電圧を第1トランジスタの第2端子へ接続するスイッチング回路をさらに備える請求項12記載の半導体記憶装置。
- 第1トランジスタはPチャンネルトランジスタであり、第1抵抗はポリシリコン抵抗である請求項12記載の半導体記憶装置。
- プルダウン回路は、
第1電圧源とスイッチングトランジスタの制御端子とに接続される第2抵抗と、
第2抵抗に並列接続され、かつ、スイッチングトランジスタの制御端子と第1電圧源とに接続され、ターンオフ時に第1電圧源にプルダウン回路の第2抵抗をバイパスさせる第2トランジスタとを、
さらに備える請求項9記載の半導体記憶装置。 - 第2トランジスタがPチャンネルトランジスタであり、第2抵抗がポリシリコン抵抗である請求項15記載の半導体記憶装置。
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなるメモリセルと、
メモリセルのゲート電極に電圧を印加するための電圧スイッチング回路と、
電圧スイッチング回路の出力と、零ボルトより低い電圧を有する第1電圧源とに接続されるスイッチングトランジスタと、
スイッチングトランジスタの制御端子に接続されると共に、零ボルトより高い電圧を有する第2電圧源に選択的に接続され、スイッチングトランジスタが第1電圧源を前記出力に接続しないように第2電圧源に接続されるときに、第2電圧源をスイッチングトランジスタの制御端子へ接続する第1トランジスタと、
第1電圧源とスイッチングトランジスタの制御端子とに接続され、スイッチングトランジスタが第1電圧源を前記出力に接続するように第2電圧源に接続されないときに、第1電圧源をスイッチングトランジスタの制御端子へ接続する第1抵抗を備える半導体記憶装置。 - グランドと、第1トランジスタの制御端子とに接続される第2抵抗と、
第1トランジスタの制御端子に接続され、零ボルトよりも低い第3電圧を第1トランジスタの制御端子へ印加する電圧ポンプを備え、
電圧ポンプが第3電圧を第1トランジスタの制御端子へ印加しないときに、第2抵抗は制御端子を接地させる請求項17記載の半導体記憶装置。 - 第1抵抗に並列接続され、かつ、スイッチングトランジスタと第1電圧源とに接続された第2トランジスタをさらに備え、第2トランジスタはターンオン時に、第1電圧源に第1抵抗をバイパスさせる請求項18記載の半導体記憶装置。
- 第1および第2抵抗がポリシリコン抵抗であり、第1および第2トランジスタがPチャンネルトランジスタであり、スイッチングトランジスタがPチャンネルトランジスタである請求項19記載の半導体記憶装置。
- 制御信号の制御により、第2電圧源を第1トランジスタに接続するスイッチング回路をさらに備える請求項20記載の半導体記憶装置。
- 前記メモリセルは、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜は、膜厚がゲート絶縁膜よりも薄く、かつ、0.8nm以上である請求項1〜21のいずれか1つに記載の半導体記憶装置。
- メモリセルの有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップすることを特徴とする請求項1〜21のいずれか1つに記載の半導体記憶装置。
- 請求項1〜23のいずれか1つに記載の半導体記憶装置を備えた携帯電子機器。
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