JP2004327516A - 多層光電気混載基板およびその製造方法 - Google Patents

多層光電気混載基板およびその製造方法 Download PDF

Info

Publication number
JP2004327516A
JP2004327516A JP2003116555A JP2003116555A JP2004327516A JP 2004327516 A JP2004327516 A JP 2004327516A JP 2003116555 A JP2003116555 A JP 2003116555A JP 2003116555 A JP2003116555 A JP 2003116555A JP 2004327516 A JP2004327516 A JP 2004327516A
Authority
JP
Japan
Prior art keywords
substrate
optical
electric
opto
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003116555A
Other languages
English (en)
Inventor
Akihiko Furuya
明彦 古屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2003116555A priority Critical patent/JP2004327516A/ja
Publication of JP2004327516A publication Critical patent/JP2004327516A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Optical Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】基板全体を高速駆動させることが可能となるとともに、歩留まりが高く、安価に光電気混載基板1を提供する。
【解決手段】電気素子を内蔵した基板10、光素子を内蔵した基板11および光導波路基板12を絶縁性接着物20を用いて複数積層するとともに各素子間の電気的な接続は各素子を内蔵した基板に形成されているバンプ101、201を用いて絶縁性接着物20中で接続されており、かつ光素子を内蔵した基板11と光導波路は光接続されていることを特徴とする多層光電気混載基板
【選択図】図1

Description

【0001】
【発明の属する技術分野】
本発明は、光電気混載基板およびその製造方法に関する。
【0002】
【従来の技術】
近年、通信データの大容量化、高速化が急速に進展しており、より大容量のデータをより高速に通信したいという要求が日増しに高まってきている。
大容量のデータを高速に通信するために、就中、長距離の通信においては伝送速度が速い光通信が用いられており、プリント配線板および半導体パッケージ内部の比較的配線長の長い部分で光導波路が設置され、CPU等へはレーザーダイオード、フォトダイオード等を用いて光信号を電気信号に変換するインターコネクション装置等が使用されている。現状のインターコネクション装置では電気素子を搭載した基板上に光素子および光導波路を備えた基板を搭載し、互いの電気配線をワイヤーボンディングにより電気的に接続する構成がとられている。
【0003】
また、同一基板上に電気素子、光素子を実装し、電気配線で両素子を接続する構成や特許文献1では電気素子と光素子の電気端子の一部をフリップチップ接続により実装する構成や、特許文献2の公報ではプリント基板を挟んで片面に光基板、もう一方の面に電気素子が表面実装する構成なども提案されている。
【0004】
【特許文献1】
特開2001−7352号公報
【特許文献2】
特開平9−26530号公報
【0005】
【発明が解決しようとする課題】
光素子と電気素子を混載した基板において高速駆動させるには電気配線の配線長をできる限り短くする必要がある。上述のように同一基板上に電気素子と光素子を実装した場合、電気配線の引き回しを同一平面内で2次元的に実施するためチップサイズ、電極位置、配線の微細化の影響を受け、配線長を短くすることが難しい。
【0006】
また、特許文献1の発明では、光素子と電気素子の一部がフリップチップバンプで直接接続し、実装されているため電気信号の入出力数に制約を受ける。さらに光素子は電気素子とフリップチップ接合する位置に電極を集中させる必要が生じ、尚かつ電気素子の電極数、配置を考慮した設計が必要となる等の問題が生じる。また、この実装形式の場合、すべての素子を実装した後でないと動作確認がとれず、素子欠陥のリスクを含んだ基板組み立て工程となっており、不良発生時には基板ごと廃棄するため良品素子を含んだ大きな失敗コストとなり、問題であった。
【0007】
特許文献2の発明では多層プリント配線板の片面に電気素子を、もう一方の面に光素子を表面実装しているため、光信号を受光及び発光するためには、電気素子に光信号を片面で受光(発光)するセンサー部を形成し、もう一方の面に電気配線の入出力端子を備える必要があり、光素子の構成に制約を受け、また製造コストも高い物であった。
【0008】
本発明は上述の従来技術の問題点に対して、基板全体を高速駆動させることが可能となるとともに、歩留まりが高く、安価に光電気混載基板を提供することにある。
【0009】
【課題を解決するための手段】
本発明者は上記課題を解決するために鋭意検討を行い本発明に至ったものである。すなわち請求項1においては電気素子を内蔵した基板、光素子を内蔵した基板および光導波路基板を絶縁性接着物を用いて複数積層するとともに各素子間の電気的な接続は各素子を内蔵した基板に形成されているバンプを用いて絶縁性接着物中で接続されており、かつ光素子を内蔵した基板と光導波路は光接続されていることを特徴とする多層光電気混載基板としたものである。
【0010】
このようにそれぞれの素子を内蔵した基板をチップ近傍に形成された接続用バンプを利用して積層するため各素子間の電気的配線は3次元的な引き回しが可能となり配線長を短くでき、高周波における伝送損失および伝送遅延を低減させることができる。また、電気素子および光素子は、それぞれの素子を内蔵した基板の状態で積層される際に各素子の中心位置が重なるように配置した方がより配線長が短くなり好ましい。
【0011】
さらに各素子を内蔵した基板において電気的接続数、位置の整合を取ることができるので各素子の電極の数、配置に制約を受けず、尚かつ、光素子は光信号の入出力面と電気信号の入出力面が同一面に形成してある通常の素子を使用することができるため、光、電気入出力面の異なる専用の素子を使用する必要がなく、コストの安い素子を用いることができる。
【0012】
また請求項2においては電気素子を内蔵した基板のうち、少なくとも1つは光素子を内蔵した基板と電気的に接続されており、なおかつ該電気素子を内蔵した基板は他の素子を内蔵した基板と電気的に接続されていることを特徴とする請求項1に記載の多層光電気混載基板としたものである。
【0013】
このように素子を内蔵した基板を多層用いた構成の多層光電気混載基板でも、請求項1に記載の多層光電気混載基板と同様の作用効果が得られる。
【0014】
また請求項3においては各素子を内蔵した基板間にヒートシンク層を挟んで積層することを特徴とする請求項1、2に記載の多層光電気混載基板としたものである。
【0015】
このようにヒートシンク層を各基板間に挿入することにより各素子から発生する熱による不安定な動作を回避することが可能となる。また、このヒートシンクは各基板に設置された接続用バンプに接触しないようにパターニングすることで本発明の光電気混載基板の多層化時に絶縁性接着剤を用いて積層でき、大きな工程変更をすることなく放熱性に優れた多層光電気混載基板を得ることができる。
【0016】
さらに、ヒートシンクとしては熱伝導率の高い、銅、銀、金、アルミ、ニッケル等の金属を用いることが望ましく、樹脂にこれらの金属を分散させた物をヒートシンクとして用いてもかまわない
【0017】
また、請求項4においては各素子を内蔵する基板および光導波路基板を作製後、それぞれの基板を検査することにより欠陥品を除去した後、絶縁性接着物を用いて各基板を多層化し、積層時に各基板に形成されているバンプを用いて絶縁性接着物間で接続する工程を有することを特徴とする請求項1,2,3に記載の多層光電気混載基板の製造方法としたものである。
【0018】
このように、それぞれの素子を内蔵した基板を積層する際、接続用バンプを利用して同時に電気的接続をとることができ、接続工程を別途設ける必要がなく製造工程を簡略化でき安価に製造することが可能となる。
【0019】
さらに電気素子を内蔵した基板上に受動部品等を実装し、その後、さらに半導体パッケージを積層することも可能であり、高密度モジュールの作製に好適である。
【0020】
また、各素子を内蔵する基板を多層化する前に検査し、素子欠陥を含まない良品基板を用いて多層光電気混載基板の組み立てを実施できるため総合的な歩留まりを向上させることが可能となる。
【0021】
【発明の実施の形態】
以下本発明の実施形態につき図面に基づき説明する。
図1は、本発明の光電気混載多層基板の実施の形態例を断面で示す説明図である。図における本発明の光電気混載多層基板1においては、電気素子100が実装された基板10と光素子が実装された基板11がそれぞれの基板に形成された接続バンプ101により基板10と基板11の貼り合わせに使用する絶縁性接着物20間で接続された基本構成を有している。導波路基板12のコア層に入力した光2はミラーに反射されて光素子内蔵基板11の光素子200に入力される。
【0022】
図2は、本発明の光電気混載多層基板のその他の実施の形態例を断面で示す説明図である。図1に示す実施の形態例の絶縁性接着物20中に、ヒートシンク21を形成した例である。
【0023】
図3は、本発明の多層光電気混載基板に係る素子内蔵基板の製造方法の実施の形態の一例を工程順に断面で示す説明図である。
【0024】
図4は、本発明の多層光電気混載基板の製造方法の実施の形態の一例を断面で示す説明図である。
【0025】
図5は、本発明の多層光電気混載基板に係る光導波路基板の製造方法の実施の形態の一例を工程順に断面で示す説明図である。
【0026】
【実施例】
以下に本発明の実施例につき説明する。
《光素子内蔵基板、電気素子内蔵基板の作製方法》
図3(a)のように、厚み75μmのポリイミドフィルム(ユーピレックス75S:宇部興産社製商品名)501を用意した。接続用バンプ形成用孔、および光素子または電気素子搭載用の孔を金型により抜き不要な部分のポリイミドフィルムを除去した〔図3(b)〕。
【0027】
次いで18μm厚みの銅箔502をポリイミドフィルム501の片面に貼り合わせた〔図3(c)〕。その後、ロールコート法により膜厚15μm感光性レジスト503を塗布〔図3(d)〕、形成した後、公知のフォトエッチング法を用いて銅箔502にパターニングを行い所定のパターン形状とした配線層を形成した〔図3(e)〕。その後、レジストパターンを剥膜した〔図3(f)〕。再度、ロールコート法により15μm厚の感光性レジストを塗布、形成した後、公知のフォトエッチング法を用いてメッキマスク506を形成し〔図3(g)〕、公知の硫酸銅を使用した電解銅めっきにより高さ100μmの接続用バンプ504:を形成したのちメッキマスクを剥膜した〔図3(h)〕。次いで光素子505を図3(i)に示すように搭載し、光素子内蔵基板11を得た。同様の工程で、光素子に替えて電気素子を搭載した電気素子内蔵基板10を得た。
【0028】
《光導波路基板の作成方法》
図5(a)に示すようにシリコン基板401を用意し、基板401上にスピンコート法にて膜厚10μmの感光性レジスト402を塗布、形成した後、公知のフォトエッチング法を用いて所定パターンに露光、現像し[図(b)]、エッチングしてシリコン基板表面にテーパーのついた段差403を形成した[図(c)]。次いで図5(d)に示すようにクラッド層301としてポリイミド(OPI−N1005:日立化成工業社製商品名)をスピンコートし、350℃窒素雰囲気中でイミド化させた。このときの膜厚は3μm厚であった。
【0029】
次いでアルミニウムを蒸着し〔図5(e)〕、フォトレジストで所定のパターンを形成し、公知のフォトエッチング法を用いて前述の段差の側面にアルミニウムを残し、マイクロミラー302を形成した〔図5(f)〕。
さらにコア層300としてポリイミド(OPI−N1305:日立化成工業社製商品名)を同様にスピンコートし、350℃窒素雰囲気中でイミド化させた。このときの膜厚は8μm厚であった〔図5(g)〕。
【0030】
次いで図5(h)に示すようにクラッド層301としてポリイミド(OPI−N1005:日立化成工業社製商品名)をスピンコートし、350℃窒素雰囲気中でイミド化させた。このときの膜厚は3μm厚である。以上の工程により光導波路基板12を得た。
【0031】
《多層光電気混載基板の作成方法》
上記方法により得た電気素子内蔵基板10、光素子内蔵基板11,光導波路基板12を図4に示すように各基板の間に接着層20(AS−2700:日立化成工業製商品名)を間にはさみ真空ラミネート法を用いて各基板を積層し、図4に示す多層光電気混載基板1を得た。
【0032】
なおこのとき、各基板の接続用バンプが接着剤層20中で電気的に接続するように、また光導波路と光素子基板とは光接続するように積層した。
【0033】
ここで積層に用いる接着剤層としてはプリント配線板の積層工程で使用されているプリプレグが好適であり、接続用バンプが絶縁樹脂層より頭を出している高さに応じてプリプレグの厚み、枚数を適宜選択することが望ましい。
【0034】
さらに、接続用バンプを備えた素子内蔵基板を作成し、これを上記多層光電気混載基板に積層してもよい。製造方法としては、たとえば図4では、電気素子内蔵基板10の接続用バンプを上下に形成しておき、これにさらに素子内蔵基板を真空ラミネーター等を用いて熱圧着し、接着剤により積層する。
【0035】
また上記実施の形態においてヒートシンク層を各基板間に接着層を介して積層して用いても良いものである。この場合、その製造方法としては、接続部分をパンチングやレーザであらかじめ開口した銅箔を用意し、これをプリプレグシートで挟みこむ。または、接着剤付き銅箔の接続部分をあらかじめ開口し、再度接着剤をヒートシンクにつけて上部基板を搭載する。
【0036】
以上、本発明の実施の形態を説明してきたが本発明は実施の形態に記載された構成、条件に限られるものではなく、各種変更が可能である。
例えば、上記の実施の形態においては電気的接続をおこなうバンプを電解銅めっきにより形成しているが、各基板間を電気的に接続することができれば金属ペーストを用いてスクリーン印刷によりバンプを形成しても良いし金属ボール、金属被服ボール等を埋め込んで用いても良いものである。
【0037】
また、上記の実施の形態においては各基板の貼り合わせはプリプレグシートを使用しているが絶縁性を有しており、かつ基板同士を接着できるのでれば絶縁性接着剤のワニスを用いてディップコート法、スピンコート法、ロールコート法等、公知の技術を用いて基板上に形成後、貼り合わせても良いものである。
【0038】
【発明の効果】
以上説明したように本発明によれば光素子を内蔵した基板および電気素子を内蔵した基板を電気的に短い距離で配線することが可能となり、外部からの光信号を高速に処理することが可能となる多層光電気混載基板を提供できるものである。また、本発明では多層に積層する前に各素子を搭載した基板および導波路基板を検査することができるので歩留まりを向上させることができる。つまり、積層する前に各素子および各基板の欠陥品を除去することができるので積層後の総合的な歩留まりを向上させることができるものである。
【図面の簡単な説明】
【図1】本発明の光電気混載多層基板の実施の形態例を断面で示す説明図である。
【図2】本発明の光電気混載多層基板のその他の実施の形態例を断面で示す説明図である。
【図3】本発明の多層光電気混載基板に係る素子内蔵基板の製造方法の実施の形態の一例を工程順に断面で示す説明図である。
【図4】本発明の多層光電気混載基板の製造方法の実施の形態の一例を断面で示す説明図である。
【図5】本発明の多層光電気混載基板に係る光導波路基板の製造方法の実施の形態の一例を工程順に断面で示す説明図である。
【符号の説明】
1:光電混載光基板
2:光信号の経路
10:電気素子内蔵基板
11:光素子内蔵基板
12:導波路基板
20:絶縁性接着物
21:ヒートシンク
100:電気素子
101:接続用バンプ
102:絶縁樹脂
200:光素子
201:接続用バンプ
300:コア層
301:クラッド層
302:マイクロミラー
401:シリコン基板
402:感光性レジスト
403:段差
501:絶縁樹脂
502:銅箔
503:感光性レジスト
504:接続用バンプ
505:光素子または電気素子
505:光素子または電気素子
506:メッキマスク

Claims (4)

  1. 電気素子を内蔵した基板、光素子を内蔵した基板および光導波路基板を絶縁性接着物を用いて複数積層するとともに各素子間の電気的な接続は各素子を内蔵した基板に形成されているバンプを用いて絶縁性接着物中で接続されており、かつ光素子を内蔵した基板と光導波路は光接続されていることを特徴とする多層光電気混載基板
  2. 電気素子を内蔵した基板のうち、少なくとも1つは光素子を内蔵した基板と電気的に接続されており、なおかつ該電気素子を内蔵した基板は他の素子を内蔵した基板と電気的に接続されていることを特徴とする請求項1に記載の多層光電気混載基板
  3. 各素子を内蔵した基板間にヒートシンク層を挟んで積層することを特徴とする請求項1または2に記載の多層光電気混載基板
  4. 各素子を内蔵する基板および光導波路基板を作製後、それぞれの基板を検査することにより欠陥品を除去した後、絶縁性接着物を用いて各基板を多層化し、積層時に各基板に形成されているバンプを用いて絶縁性接着物間で接続する工程を有することを特徴とする請求項1〜3いずれか1項に記載の多層光電気混載基板の製造方法
JP2003116555A 2003-04-22 2003-04-22 多層光電気混載基板およびその製造方法 Pending JP2004327516A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003116555A JP2004327516A (ja) 2003-04-22 2003-04-22 多層光電気混載基板およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003116555A JP2004327516A (ja) 2003-04-22 2003-04-22 多層光電気混載基板およびその製造方法

Publications (1)

Publication Number Publication Date
JP2004327516A true JP2004327516A (ja) 2004-11-18

Family

ID=33496721

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003116555A Pending JP2004327516A (ja) 2003-04-22 2003-04-22 多層光電気混載基板およびその製造方法

Country Status (1)

Country Link
JP (1) JP2004327516A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270037A (ja) * 2005-02-28 2006-10-05 Sony Corp ハイブリットモジュール及びその製造方法並びにハイブリット回路装置
JP2006284781A (ja) * 2005-03-31 2006-10-19 Furukawa Electric Co Ltd:The 回路基板
JP2006323318A (ja) * 2005-05-20 2006-11-30 Sumitomo Bakelite Co Ltd 光導波路構造体および光導波路基板
JP2008111862A (ja) * 2006-10-27 2008-05-15 Kyocera Corp 光伝送基板、光電子混載基板、光モジュールおよび光電気回路システム
JP2009071094A (ja) * 2007-09-14 2009-04-02 Furukawa Electric Co Ltd:The 部品内蔵基板
JP2009224522A (ja) * 2008-03-14 2009-10-01 Sumitomo Bakelite Co Ltd 回路基板、電子デバイス内蔵基板、集積回路デバイス、集積回路付き光導波路、電子デバイス内蔵基板の組立方法
JP2009222935A (ja) * 2008-03-14 2009-10-01 Sumitomo Bakelite Co Ltd 光導波路モジュール、光導波路モジュールの製造方法
KR101604489B1 (ko) 2008-10-28 2016-03-17 닛토덴코 가부시키가이샤 광전기 혼재 모듈의 제조 방법과 이에 의해 얻어진 광전기 혼재 모듈

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270037A (ja) * 2005-02-28 2006-10-05 Sony Corp ハイブリットモジュール及びその製造方法並びにハイブリット回路装置
JP2006284781A (ja) * 2005-03-31 2006-10-19 Furukawa Electric Co Ltd:The 回路基板
JP2006323318A (ja) * 2005-05-20 2006-11-30 Sumitomo Bakelite Co Ltd 光導波路構造体および光導波路基板
JP2008111862A (ja) * 2006-10-27 2008-05-15 Kyocera Corp 光伝送基板、光電子混載基板、光モジュールおよび光電気回路システム
JP2009071094A (ja) * 2007-09-14 2009-04-02 Furukawa Electric Co Ltd:The 部品内蔵基板
JP2009224522A (ja) * 2008-03-14 2009-10-01 Sumitomo Bakelite Co Ltd 回路基板、電子デバイス内蔵基板、集積回路デバイス、集積回路付き光導波路、電子デバイス内蔵基板の組立方法
JP2009222935A (ja) * 2008-03-14 2009-10-01 Sumitomo Bakelite Co Ltd 光導波路モジュール、光導波路モジュールの製造方法
KR101604489B1 (ko) 2008-10-28 2016-03-17 닛토덴코 가부시키가이샤 광전기 혼재 모듈의 제조 방법과 이에 의해 얻어진 광전기 혼재 모듈

Similar Documents

Publication Publication Date Title
JP3709882B2 (ja) 回路モジュールとその製造方法
KR101198061B1 (ko) 프린트 배선판 및 그 제조 방법
US7989706B2 (en) Circuit board with embedded component and method of manufacturing same
JP5100081B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP3557130B2 (ja) 半導体装置の製造方法
JP4760930B2 (ja) Ic搭載基板、多層プリント配線板、及び製造方法
US8177577B2 (en) Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density
WO2011102561A1 (ja) 多層プリント配線基板およびその製造方法
JP2005209689A (ja) 半導体装置及びその製造方法
JP5093353B2 (ja) 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2005217225A (ja) 半導体装置及びその製造方法
JP5610105B1 (ja) 電子部品内蔵モジュール
JP2006108211A (ja) 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JPH1056099A (ja) 多層回路基板およびその製造方法
US20140085833A1 (en) Chip packaging substrate, method for manufacturing same, and chip packaging structure having same
JP2018032660A (ja) プリント配線板およびプリント配線板の製造方法
JP4798237B2 (ja) Ic搭載基板、及び多層プリント配線板
US8334590B1 (en) Semiconductor device having insulating and interconnection layers
JP2010016339A (ja) 多層フレキシブルプリント回路基板を用いたモジュールおよびその製造方法
JP2004327516A (ja) 多層光電気混載基板およびその製造方法
CN114695145A (zh) 板级***级封装方法及封装结构
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP2004206736A (ja) 半導体装置及びその製造方法
JPH10242335A (ja) 半導体装置
KR101130608B1 (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060320

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080319

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080708