【０００１】
【発明の属する技術分野】
この発明は、ガラス基板を使用したＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装に用いるバンプ電極と位置合わせマークを備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化、高機能化及び半導体素子プロセスの微細化に伴い、ＣＯＧ実装に用いるバンプ電極を備えた半導体装置も微細化、狭端子ピッチ化が要望されている。
【０００３】
バンプ電極を備えた半導体装置をＣＯＧ基板に実装する場合、半導体装置と基板との位置合わせを行うために半導体装置に位置合わせマークを設ける。
【０００４】
可とう性のフィルムに半導体装置を実装するＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）実装や、可とう性のある配線リードボンディングにより半導体装置を実装するＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装用としては、バンプ電極を形成する工程で位置合わせ専用のバンプも同時に形成して実装時の位置合わせに使用する例が提案されている（例えば特許文献１）。
【０００５】
しかしながら、可とう性の無いガラス基板を使用するＣＯＧ実装では、電気的に接合が必要なバンプ電極以外の突起は、ＣＯＧの実装歩留を低下させる要因となるため、なるべくバンプ電極以外の突起を生じない構造が求められるため、バンプ電極と同等の高さを持つ位置合わせ専用のバンプは使用しない事が多い。
【０００６】
例えば、位置合わせ専用のバンプが、めっき高さばらつきにより周辺のバンプ電極より高く形成された場合、周辺のバンプ電極の接合不良の要因となる。
【０００７】
一方、突起を生じない位置合わせマークとしては、例えば半導体装置のパッシベーション膜上にレーザー加工により位置合わせマークを形成した例などが提案されている（例えば特許文献２）。
【０００８】
しかしながら、この方法ではレーザーマークそのものの位置合わせ精度によりＣＯＧ実装の位置合わせ精度が悪くなるという課題がある。
【０００９】
現状のＣＯＧ実装に用いるバンプ電極を備えた半導体装置の位置合わせマークの形成方法としては、形成精度が良く工程の増加が無い点から、公知の方法として、通常は半導体素子の拡散層（たとえば配線層など）をパターンニングする際に、位置合わせマークも同時に形成する方法が一般的である。
【００１０】
以下、従来の拡散層による位置合わせマークを備えた半導体装置について図面を参照しながら説明する。
【００１１】
図１０（ａ）は位置合わせマークを備えた従来の半導体装置を示す斜視図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ’間の断面図である。
【００１２】
図１０において、１は半導体素子、２は半導体素子電極、３は位置合わせマークである。ここでは位置合わせマーク３は半導体素子電極と同じ金属配線層をパターンニングして用いる。４は半導体素子１及び位置合わせマーク３を保護するパッシベーション膜、５はパッシベーション膜４に形成され半導体素子電極２上を開口する開口部、６は開口部５を経由して半導体素子電極２の表面に形成された金属膜、７は金属膜６上に形成された電解めっきバンプである。
【００１３】
次に上記の電解めっきバンプを備えた従来の半導体装置の製造方法について図１１〜図１３を参照して説明する。
【００１４】
図１１〜図１３において、１は半導体素子、２は半導体素子電極、３は位置合わせマーク、４はパッシベーション膜、５は開口部、６は金属膜、７は電解めっきバンプであり、これらは図１０と同一のものである。
【００１５】
８は半導体素子１を格子状に配列した半導体ウエーハ、９は半導体ウエーハ８上のスクライブ領域である。
【００１６】
１０は金属膜６上に形成されためっきレジスト、１１はめっきレジスト１０に形成された開口部である。
【００１７】
まず図１１（ａ）、（ｂ）に示すように半導体素子１が格子状に配列された半導体ウエーハ８を準備する。ここで図１１（ａ）は半導体ウエーハ８の全体の平面図、図１１（ｂ）は半導体ウエーハ８の部分拡大斜視図を示す。また、図１２（ａ）は半導体素子１の部分断面図を示す。
【００１８】
次に図１２（ｂ）に示すように半導体素子１のパッシベーション膜４上に金属膜６をスパッタリング法で形成した後、図１２（ｃ）に示すようにめっきレジスト１０を塗布しフォトリソグラフィ法により開口部１１を形成する。
【００１９】
次に金属膜６を陰極として電解めっきを行うことで、図１２（ｄ）に示すようにめっきレジスト１０の開口部１１に電解めっきバンプ７が形成される。
【００２０】
次に図１３（ａ）に示すようにめっきレジスト１０を除去し、その後図１３（ｂ）に示すように電解めっきバンプ７をマスクとして金属膜６をエッチング除去する。この場合、位置合わせマーク３はパッシベーション膜４に保護されているためエッチング工程で腐食することが無い。その後スクライブ領域９に沿って半導体素子１を個片化することにより図１３（ｃ）に示す電解めっきバンプ７と位置合わせマーク３を備えた半導体装置を形成する。
【００２１】
以上のような方法により従来の電解めっきバンプを備える半導体装置を製造していた。
【００２２】
【特許文献１】
特開２００３−３１６２３号公報
【特許文献２】
特開平３−１０１１４２号公報
【００２３】
【発明が解決しようとする課題】
しかしながら上記従来の半導体装置及びその製造工法では、位置合わせマークをエッチング工程などの腐食から保護するためパッシベーション膜の下に形成していることで、位置合わせマークとそれ以外の領域のコントラストが弱くなり、ＣＯＧ実装時に位置合わせマークの認識性が悪い。このため、位置合わせマークをＣＯＧ実装機が認識するための時間が増大することに起因する実装工程能力の低下や、位置合わせマークの認識そのものが不可能になることに起因する実装歩留りの低下を招くという欠点を有していた。
【００２４】
したがって、この発明の目的は、上記従来の課題を解決するもので、位置合わせマークとそれ以外の領域とのコントラストを高め、位置合わせマークの認識性を効果的に向上することができる半導体装置およびその製造方法を提供することである。
【００２５】
【課題を解決するための手段】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体素子と、前記半導体素子上に配列された複数の半導体素子電極と、前記半導体素子の表面を被覆保護するパッシベーション膜と、前記パッシベーション膜に形成され前記半導体素子電極の上を開口する第１の開口部と、前記半導体素子電極の上に形成された金属膜と、前記金属膜の上に形成された電解めっきバンプと、前記パッシベーション膜上に形成された第１の位置合わせマークとを備えた。
【００２６】
このように、半導体素子と、複数の半導体素子電極と、パッシベーション膜と、パッシベーション膜の第１の開口部と、金属膜と、電解めっきバンプとを備えた半導体装置において、第１の位置合わせマークがパッシベーション膜の上に形成されているため、第１の位置合わせマークとそれ以外の領域のコントラストを強めることができ、ＣＯＧ実装時の第１の位置合わせマークの認識性を効果的に向上することができる。
【００２７】
請求項２記載の半導体装置は、半導体素子と、前記半導体素子上に配列された複数の半導体素子電極と、前記半導体素子の表面を被覆保護するパッシベーション膜と、前記パッシベーション膜に形成され前記半導体素子電極の上を開口する第１の開口部と、前記パッシベーション膜の第１の開口部以外の前記パッシベーション膜上に形成された保護樹脂と、前記半導体素子電極の上に形成された金属膜と、前記金属膜の上に形成された電解めっきバンプと、前記保護樹脂上に形成された第１の位置合わせマークとを備えた。
【００２８】
このように、半導体素子と、複数の半導体素子電極と、パッシベーション膜と、パッシベーション膜の第１の開口部と、パッシベーション膜上に形成された保護樹脂と、金属膜と、電解めっきバンプと、保護樹脂上に形成された第１の位置合わせマークとを備えているので、保護樹脂が予め形成された半導体素子に対し電解めっきバンプを形成する場合でも、第１の位置合わせマークを保護樹脂の上に形成できる。このため、第１の位置合わせマークとそれ以外の領域のコントラストを強めることができ、ＣＯＧ実装時の第１の位置合わせマークの認識性を効果的に向上することができる。
【００２９】
請求項３記載の半導体装置は、半導体素子と、前記半導体素子上に配列された複数の半導体素子電極と、前記半導体素子上に配列された第２の位置合わせマークと、前記半導体素子の表面と前記第２の位置合わせマークを被覆保護するパッシベーション膜と、前記パッシベーション膜に形成され前記半導体素子電極の上を開口する第１の開口部と、前記半導体素子電極の上に形成された金属膜と、前記金属膜の上に形成された電解めっきバンプと、前記パッシベーション膜上に形成された第１の位置合わせマークとを備え、前記第１の位置合わせマークは前記第２の位置合わせマークの上に重なって配置され、かつ前記第２の位置合わせマークが前記第１の位置合わせマークより大きい。
【００３０】
このように、半導体素子と、複数の半導体素子電極と、半導体素子上に配列された第２の位置合わせマークと、パッシベーション膜と、パッシベーション膜の第１の開口部と、金属膜と、電解めっきバンプと、パッシベーション膜上に形成された第１の位置合わせマークとを備え、第１の位置合わせマークは第２の位置合わせマークの上に重なって配置され、かつ第２の位置合わせマークが第１の位置合わせマークより大きいので、請求項１と同様の作用効果が得られる。この場合、第１の位置合わせマークを認識する場合にパッシベーション膜を透過して見える半導体素子パターンが、第２の位置合わせマークにより遮蔽されるため、第１の位置合わせマークの認識性を更に向上させる効果が得られる。
【００３１】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記パッシベーション膜に第２の開口部が形成され、前記第２の位置合わせマークと前記第１の位置合わせマークは前記第２の開口部を経由して接合している。
【００３２】
このように、パッシベーション膜に第２の開口部が形成され、第２の位置合わせマークと第１の位置合わせマークは第２の開口部を経由して接合しているので、請求項１と同様の作用効果が得られる。この場合、第１の位置合わせマークの密着強度を向上させる効果が得られる。
【００３３】
請求項５記載の半導体装置は、半導体素子と、前記半導体素子上に配列された複数の半導体素子電極と、前記半導体素子上に配列された第２の位置合わせマークと、前記半導体素子の表面と前記第２の位置合わせマークを被覆保護するパッシベーション膜と、前記パッシベーション膜に形成され前記半導体素子電極の上を開口する第１の開口部と、前記パッシベーション膜の第１の開口部以外の前記パッシベーション膜上に形成された保護樹脂と、前記半導体素子電極の上に形成された金属膜と、前記金属膜の上に形成された電解めっきバンプと、前記保護樹脂上に形成された第１の位置合わせマークとを備え、前記第１の位置合わせマークは前記第２の位置合わせマークの上に重なって配置され、かつ前記第２の位置合わせマークが前記第１の位置合わせマークより大きい。
【００３４】
このように、半導体素子と、複数の半導体素子電極と、半導体素子上に配列された第２の位置合わせマークと、パッシベーション膜と、パッシベーション膜の第１の開口部と、パッシベーション膜上に形成された保護樹脂と、金属膜と、電解めっきバンプと、保護樹脂上に形成された第１の位置合わせマークとを備え、第１の位置合わせマークは第２の位置合わせマークの上に重なって配置され、かつ第２の位置合わせマークが第１の位置合わせマークより大きいので、保護樹脂が予め形成された半導体素子に対し電解めっきバンプを形成する場合でも、第１の位置合わせマークを保護樹脂の上に形成できる。このため、第１の位置合わせマークとそれ以外の領域のコントラストを強めることができ、請求項２と同様の効果が得られる。この場合、第１の位置合わせマークを認識する場合に、パッシベーション膜を透過して見える半導体素子パターンが、第２の位置合わせマークにより遮蔽されるため、第１の位置合わせマークの認識性を更に向上させる効果が得られる。
【００３５】
請求項６記載の半導体装置の製造方法は、表面に第１の開口部を有するパッシベーション膜が形成され、前記パッシベーション膜の第１の開口部に半導体素子電極が形成された半導体ウエーハを準備する工程と、前記半導体ウエーハの表面に金属膜を形成する工程と、前記半導体素子電極に対応する前記金属膜上に開口部を有するめっきレジストを形成する工程と、電解めっき法を用いて前記金属膜にめっき電流を流すことにより、前記めっきレジストの開口部の前記金属膜上に電解めっきバンプを形成する電解めっき工程と、前記めっきレジストを除去した後、前記金属膜上に第１の位置合わせマークのマスクパターンを持つエッチングレジストを形成する工程と、前記電解めっきバンプと前記エッチングレジストをマスクとして前記金属膜の露出部分をエッチングして前記金属膜の不要部分を除去すると同時に前記金属膜で前記第１の位置合わせマークを形成する工程とを含む。
【００３６】
このように、電解めっき法を用いて金属膜にめっき電流を流すことにより、めっきレジストの開口部の金属膜上に電解めっきバンプを形成する電解めっき工程と、めっきレジストを除去した後、金属膜上に第１の位置合わせマークのマスクパターンを持つエッチングレジストを形成する工程と、電解めっきバンプとエッチングレジストをマスクとして金属膜の露出部分をエッチングして金属膜の不要部分を除去すると同時に金属膜で第１の位置合わせマークを形成する工程とを含むので、電解めっき用の金属膜を利用して第１の位置合わせマークを形成することができる。このため、第１の位置合わせマークを形成するために別途金属膜を製膜する工程が不要になり低コストの製品を実現することができる。
【００３７】
請求項７記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法において、前記第１の位置合わせマークのマスクパターンを持つエッチングレジストの材料はネガ型感光性レジストである。
【００３８】
このように、第１の位置合わせマークのマスクパターンを持つエッチングレジストの材料はネガ型感光性レジストであるので、請求項６と同様の効果が得られ、この場合、エッチングレジストに第１の位置合わせマークのマスクパターンを露光する工程で、第１の位置合わせマーク部以外の部分であるめっきバンプ部には露光光線を照射する必要がない。このため、めっきバンプによる反射・散乱や遮光によりエッチングレジストに不要な部分が形成されることを防止する効果が得られる。
【００３９】
【発明の実施の形態】
この発明の第１の実施の形態を図１に基づいて説明する。図１（ａ）は本発明の第１の実施の形態の半導体装置を示す斜視図、図１（ｂ）は図１（ａ）のＡ−Ａ’間の断面図である。
【００４０】
図１において、２１は半導体素子、２２は半導体素子電極、２３はパッシベーション膜、２４はパッシベーション膜２３に形成され半導体素子電極２２上を開口する第１の開口部、２５は第１の開口部２４を経由して半導体素子電極２２の表面に形成された金属膜、２６は金属膜２５を加工してパッシベーション膜２３上に形成された第１の位置合わせマーク、２７は金属膜２５上に形成された電解めっきバンプである。半導体素子電極２２は半導体素子２１上に複数配列されている。パッシベーション膜２３は半導体素子２１の表面を被覆保護する。
【００４１】
以上のように本発明の第１の実施形態によれば、第１の位置合わせマーク２６がパッシベーション膜２３上に形成されているため、第１の位置合わせマーク２６とそれ以外の領域のコントラストを強めることができ、ＣＯＧ実装時の第１の位置合わせマーク２６の認識性を効果的に向上することができる。
【００４２】
次に本発明の第１の実施形態にかかる半導体装置の製造方法について図２〜図５を参照して説明する。
【００４３】
図２〜図５において、２１は半導体素子、２２は半導体素子電極、２３はパッシベーション膜、２４は第１の開口部、２５は金属膜、２６は第１の位置合わせマーク、２７は電解めっきバンプであり、これらは図１と同一のものである。
【００４４】
２８は半導体素子２１を格子状に配列した半導体ウエーハ、２９は半導体ウエーハ２８上のスクライブ領域である。
【００４５】
３０は金属膜６上に形成されためっきレジスト、３１はめっきレジスト３０に形成された第３の開口部、３２はエッチングレジスト、３３はエッチングレジストを露光する露光光線、３４は露光光線３３を遮光する露光マスク、３５はエッチングレジスト３２を露光現像して形成したエッチングマスクである。
【００４６】
まず図２（ａ）、（ｂ）に示すように、半導体素子２１が格子状に配列された半導体ウエーハ２８を準備する。ここで図２（ａ）は半導体ウエーハ２８の全体の平面図、図２（ｂ）は半導体ウエーハ２８の部分拡大斜視図を示す。また、図３（ａ）は半導体素子２１の部分断面図を示す。図３（ａ）に示すように表面に第１の開口部２４を有するパッシベーション膜２３が形成され、パッシベーション膜２３の第１の開口部２４に半導体素子電極２２が形成されている。
【００４７】
次に図３（ｂ）に示すように半導体ウエーハ２８の表面において半導体素子２１のパッシベーション膜２３上に金属膜２５をスパッタリング法で形成した後、図３（ｃ）に示すようにめっきレジスト３０を塗布し図３（ｄ）に示すようにフォトリソグラフィ法により第３の開口部３１を形成する。第３の開口部３１は、半導体素子電極２２に対応する金属膜２５上に位置する。
【００４８】
ここで一般的な半導体ウエーハの材料として、半導体素子電極２２の材料にはＡｌ、Ａｌ−ＳｉもしくはＡｌ−Ｓｉ−Ｃｕを用い、パッシベーション膜２３にはＳｉＮを用いる。
【００４９】
また、金属膜２５は２層構成とする。金属膜２５の下層としては半導体素子電極２２の材料（前述のＡｌ、Ａｌ−ＳｉもしくはＡｌ−Ｓｉ−Ｃｕ）が電解めっきバンプ２７の材料（ここでは後述のようにＡｕを用いる）に拡散することを防止するバリアとしての役割を持ち、かつ半導体素子電極２２及びパッシベーション膜２３との密着性などの観点からＴｉ−Ｗを用いる。金属膜２５の上層としては電解めっき時の導電性の確保と電解めっき液（ここでは電解Ａｕめっき液を使用する）のめっき下地金属としての観点からＡｕを用いる。
【００５０】
次に金属膜２５を陰極としてＡｕめっき液による電解めっきを行うことで、図４（ａ）に示すようにめっきレジスト３０の第３の開口部３１にＡｕによる電解めっきバンプ２７を形成される。
【００５１】
その後、図４（ｂ）に示すようにめっきレジスト３０を除去する。
【００５２】
次に図４（ｃ）に示すように金属膜２５上にエッチングレジスト３２を塗布し露光マスク３４を用い露光光線３３で露光し、不要部分を現像することで図４（ｄ）に示すようエッチングマスク３５を形成する。エッチングマスク３５は第１の位置合わせマーク２６のマスクパターンとなる。
【００５３】
ここではエッチングレジスト３２として露光光線３３が照射された部分が現像後に残るネガ型感光性レジストを用いる。このため、めっきバンプ２７部は露光マスク３４で遮光されることで露光光線３３は照射されないため、露光光線３３がめっきバンプ２７に反射・散乱したり、遮光されることでエッチングレジスト３２に不要な部分を形成することが無い。
【００５４】
また、ここではエッチングレジスト３２の厚みを電解めっきバンプ２７の高さより薄く塗布しているが、エッチングレジスト３２の厚みと電解めっきバンプ２７の高さは同等もしくはエッチングレジスト３２の厚みが電解めっきバンプ２７の高さより厚くても良い。
【００５５】
次に図５（ａ）に示すように電解めっきバンプ２７とエッチングマスク３５をマスクとし、金属膜２５の不要部分をエッチング除去すると同時に金属膜２５で第１の位置合わせマーク２６を形成する。次に図５（ｂ）に示すようにエッチングマスク３５を除去する。
【００５６】
金属層２５の上層であるＡｕのエッチング液としては金属層２５の下層であるＴｉ−Ｗとエッチングマスク３５を溶解しない溶液としてここではヨウ素とヨウ化カリウム及び酢酸からなる混合溶液を用いる。また、金属膜２５の下層であるＴｉ−Ｗのエッチング液としてはパッシベーション膜２３とエッチングマスク３５を溶解しない溶液としてここでは過酸化水素水を用いる。
【００５７】
その後スクライブ領域２９に沿って半導体素子２１を個片化することにより図５（ｃ）に示す電解めっきバンプ２７と位置合わせマーク２６を備えた半導体装置を形成する。
【００５８】
以上のように本発明の第１の実施形態にかかる半導体装置の製造方法によれば、電解めっき用の金属膜２５を利用して第１の位置合わせマーク２６を形成するため、第１の位置合わせマーク２６を形成するために別途金属膜を製膜する工程が不要になり低コストの製品を実現することができる。
【００５９】
また、エッチングレジスト３２にネガ型感光性レジストを用いることで、エッチングレジスト３２を露光する工程でめっきバンプ２７部には露光光線３３を照射する必要がない為、めっきバンプ２７による露光光線３３の反射・散乱や遮光によりエッチングレジスト３２に不要な部分が形成されることを防止する効果が得られ、高歩留の製品を実現することができる。
【００６０】
この発明の第２の実施の形態を図６に基づいて説明する。図６（ａ）は本発明の第２の実施の形態の半導体装置を示す斜視図、図６（ｂ）は図６（ａ）のＡ−Ａ’間の断面図である。
【００６１】
図６において、２１は半導体素子、２２は半導体素子電極、２３はパッシベーション膜、２４はパッシベーション膜２３に形成され半導体素子電極２２上を開口する第１の開口部、２５は第１の開口部２４を経由して半導体素子電極２２の表面に形成された金属膜、４１はパッシベーション膜２３の第１の開口部２４以外の領域に形成された保護樹脂、２６は金属膜２５を加工して保護樹脂４１上に形成された第１の位置合わせマーク、２７は金属膜２５上に形成された電解めっきバンプである。半導体素子電極２２は半導体素子２１上に複数配列されている。パッシベーション膜２３は半導体素子２１の表面を被覆保護する。
【００６２】
以上のように本発明の第２の実施形態によれば、保護樹脂４１が予め形成された半導体素子２１に対し電解めっきバンプ２７を形成する場合でも、第１の位置合わせマーク２６を保護樹脂４１の上に形成できるため、第１の位置合わせマーク２６とそれ以外の領域のコントラストを強めることができ、ＣＯＧ実装時の第１の位置合わせマーク２６の認識性を効果的に向上することができる。
【００６３】
この発明の第３の実施の形態を図７に基づいて説明する。図７（ａ）は本発明の第３の実施の形態の半導体装置を示す斜視図、図７（ｂ）は図７（ａ）のＡ−Ａ’間の断面図である。
【００６４】
図７において、２１は半導体素子、２２は半導体素子電極、４２は第２の位置合わせマークである。第２の位置合わせマーク４２は半導体素子２１上に配列され、ここでは半導体素子電極２２と同じ金属配線層を用いる。２３はパッシベーション膜、２４はパッシベーション膜２３に形成され半導体素子電極２２上を開口する第１の開口部、２５は第１の開口部２４を経由して半導体素子電極２２の表面に形成された金属膜、２６は金属膜２５を加工してパッシベーション膜２３上に形成された第１の位置合わせマーク、２７は金属膜２５上に形成された電解めっきバンプである。半導体素子電極２２は半導体素子２１上に複数配列されている。パッシベーション膜２３は半導体素子２１の表面と第２の位置合わせマーク４２を被覆保護する。
【００６５】
第１の位置合わせマーク２６は第２の位置合わせマーク４２の上に重なって配置され、かつ第２の位置合わせマーク４２が第１の位置合わせマーク２６より大きいことを特徴とする。
【００６６】
以上のように本発明の第３の実施形態によれば、本発明の第１の実施形態と同様の効果が得られ、第１の位置合わせマーク２６を認識する場合にパッシベーション膜２３を透過して見える半導体素子パターンが、第２の位置合わせマーク４２により遮蔽されるため、第１の位置合わせマーク２６の認識性を更に向上させる効果が得られる。
【００６７】
この発明の第４の実施の形態を図８に基づいて説明する。図８（ａ）は本発明の第４の実施の形態の半導体装置を示す斜視図、図８（ｂ）は図８（ａ）のＡ−Ａ’間の断面図である。
【００６８】
図８において、２１は半導体素子、２２は半導体素子電極、４２は第２の位置合わせマークである。第２の位置合わせマーク４２は半導体素子２１上に配列され、ここでは半導体素子電極と同じ金属配線層を用いる。２３はパッシベーション膜、２４はパッシベーション膜２３に形成され半導体素子電極２２上を開口する第１の開口部、２５は第１の開口部２４を経由して半導体素子電極２２の表面に形成された金属膜、２６は金属膜２５を加工してパッシベーション膜２３上に形成された第１の位置合わせマーク、２７は金属膜２５上に形成された電解めっきバンプである。半導体素子電極２２は半導体素子２１上に複数配列されている。パッシベーション膜２３は半導体素子２１の表面と第２の位置合わせマーク４２を被覆保護する。
【００６９】
第３の実施形態と同様に第１の位置合わせマーク２６は第２の位置合わせマーク４２の上に重なって配置され、かつ第２の位置合わせマーク４２が第１の位置合わせマーク２６より大きい。また、パッシベーション膜２３に第２の開口部４３が形成され、第２の位置合わせマーク４２と第１の位置合わせマーク２６は第２の開口部４３を経由して接合している。
【００７０】
以上のように本発明の第４の実施形態によれば、本発明の第１の実施形態と同様の効果が得られ、この場合、第１の位置合わせマーク２６が第２の位置合わせマーク４２と接合されているため第１の位置合わせマーク２６の密着強度を向上させる効果が得られる。
【００７１】
この発明の第５の実施の形態を図９に基づいて説明する。図９（ａ）は本発明の第５の実施の形態の半導体装置を示す斜視図、図９（ｂ）は図９（ａ）のＡ−Ａ’間の断面図である。
【００７２】
図９において、２１は半導体素子、２２は半導体素子電極、４２は第２の位置合わせマークである。第２の位置合わせマーク４２は半導体素子２１上に配列され、ここでは半導体素子電極と同じ金属配線層を用いる。２３はパッシベーション膜、２４はパッシベーション膜２３に形成され半導体素子電極２２上を開口する第１の開口部、２５は第１の開口部２４を経由して半導体素子電極２２の表面に形成された金属膜、４１はパッシベーション膜２３の第１の開口部２４以外の領域に形成された保護樹脂、２６は金属膜２５を加工して保護樹脂４１上に形成された第１の位置合わせマーク、２７は金属膜２５上に形成された電解めっきバンプである。半導体素子電極２２は半導体素子２１上に複数配列されている。パッシベーション膜２３は半導体素子２１の表面と第２の位置合わせマーク４２を被覆保護する。
【００７３】
第１の位置合わせマーク２６は第２の位置合わせマーク４２の上に重なって配置され、かつ第２の位置合わせマーク４２が第１の位置合わせマーク２６より大きい。
【００７４】
以上のように本発明の第５の実施形態によれば、保護樹脂４１が予め形成された半導体素子２１に対し電解めっきバンプ２７を形成する場合でも、第１の位置合わせマーク２６を保護樹脂４１の上に形成できるため、第１の位置合わせマーク２６とそれ以外の領域のコントラストを強めることができるとともに、第１の位置合わせマーク２６を認識する場合にパッシベーション膜２３を透過して見える半導体素子パターンが、第２の位置合わせマーク４２により遮蔽されるため、第１の位置合わせマーク２６の認識性を更に向上させる効果が得られる。
【００７５】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、半導体素子と、複数の半導体素子電極と、パッシベーション膜と、パッシベーション膜の第１の開口部と、金属膜と、電解めっきバンプとを備えた半導体装置において、第１の位置合わせマークがパッシベーション膜の上に形成されているため、第１の位置合わせマークとそれ以外の領域のコントラストを強めることができ、ＣＯＧ実装時の第１の位置合わせマークの認識性を効果的に向上することができる。
【００７６】
この発明の請求項２記載の半導体装置によれば、半導体素子と、複数の半導体素子電極と、パッシベーション膜と、パッシベーション膜の第１の開口部と、パッシベーション膜上に形成された保護樹脂と、金属膜と、電解めっきバンプと、保護樹脂上に形成された第１の位置合わせマークとを備えているので、保護樹脂が予め形成された半導体素子に対し電解めっきバンプを形成する場合でも、第１の位置合わせマークを保護樹脂の上に形成できる。このため、第１の位置合わせマークとそれ以外の領域のコントラストを強めることができ、ＣＯＧ実装時の第１の位置合わせマークの認識性を効果的に向上することができる。
【００７７】
この発明の請求項３記載の半導体装置によれば、半導体素子と、複数の半導体素子電極と、半導体素子上に配列された第２の位置合わせマークと、パッシベーション膜と、パッシベーション膜の第１の開口部と、金属膜と、電解めっきバンプと、パッシベーション膜上に形成された第１の位置合わせマークとを備え、第１の位置合わせマークは第２の位置合わせマークの上に重なって配置され、かつ第２の位置合わせマークが第１の位置合わせマークより大きいので、請求項１と同様の作用効果が得られる。この場合、第１の位置合わせマークを認識する場合にパッシベーション膜を透過して見える半導体素子パターンが、第２の位置合わせマークにより遮蔽されるため、第１の位置合わせマークの認識性を更に向上させる効果が得られる。
【００７８】
請求項４では、パッシベーション膜に第２の開口部が形成され、第２の位置合わせマークと第１の位置合わせマークは第２の開口部を経由して接合しているので、請求項１と同様の作用効果が得られる。この場合、第１の位置合わせマークの密着強度を向上させる効果が得られる。
【００７９】
この発明の請求項５記載の半導体装置によれば、半導体素子と、複数の半導体素子電極と、半導体素子上に配列された第２の位置合わせマークと、パッシベーション膜と、パッシベーション膜の第１の開口部と、パッシベーション膜上に形成された保護樹脂と、金属膜と、電解めっきバンプと、保護樹脂上に形成された第１の位置合わせマークとを備え、第１の位置合わせマークは第２の位置合わせマークの上に重なって配置され、かつ第２の位置合わせマークが第１の位置合わせマークより大きいので、保護樹脂が予め形成された半導体素子に対し電解めっきバンプを形成する場合でも、第１の位置合わせマークを保護樹脂の上に形成できる。このため、第１の位置合わせマークとそれ以外の領域のコントラストを強めることができ、請求項２と同様の効果が得られる。この場合、第１の位置合わせマークを認識する場合に、パッシベーション膜を透過して見える半導体素子パターンが、第２の位置合わせマークにより遮蔽されるため、第１の位置合わせマークの認識性を更に向上させる効果が得られる。
【００８０】
この発明の請求項６記載の半導体装置の製造方法によれば、電解めっき法を用いて金属膜にめっき電流を流すことにより、めっきレジストの開口部の金属膜上に電解めっきバンプを形成する電解めっき工程と、めっきレジストを除去した後、金属膜上に第１の位置合わせマークのマスクパターンを持つエッチングレジストを形成する工程と、電解めっきバンプとエッチングレジストをマスクとして金属膜の露出部分をエッチングして金属膜の不要部分を除去すると同時に金属膜で第１の位置合わせマークを形成する工程とを含むので、電解めっき用の金属膜を利用して第１の位置合わせマークを形成することができる。このため、第１の位置合わせマークを形成するために別途金属膜を製膜する工程が不要になり低コストの製品を実現することができる。
【００８１】
請求項７では、第１の位置合わせマークのマスクパターンを持つエッチングレジストの材料はネガ型感光性レジストであるので、請求項６と同様の効果が得られ、この場合、エッチングレジストに第１の位置合わせマークのマスクパターンを露光する工程で、第１の位置合わせマーク部以外の部分であるめっきバンプ部には露光光線を照射する必要がない。このため、めっきバンプによる反射・散乱や遮光によりエッチングレジストに不要な部分が形成されることを防止する効果が得られ、高歩留の製品を実現することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態の半導体装置を示す斜視図、（ｂ）はそのＡ−Ａ’間の断面図である。
【図２】（ａ）は本発明の第１の実施形態の半導体ウエーハの全体の平面図、（ｂ）は半導体ウエーハの部分拡大斜視図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図５】（ａ），（ｂ）は本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図、（ｃ）は斜視図である。
【図６】（ａ）は本発明の第２の実施形態の半導体装置を示す斜視図、（ｂ）は断面図である。
【図７】（ａ）は本発明の第３の実施形態の半導体装置を示す斜視図、（ｂ）は断面図である。
【図８】（ａ）は本発明の第４の実施形態の半導体装置を示す斜視図、（ｂ）は断面図である。
【図９】（ａ）は本発明の第５の実施形態の半導体装置を示す斜視図、（ｂ）は断面図である。
【図１０】（ａ）は従来の半導体装置を示す斜視図、（ｂ）はそのＢ−Ｂ’間の断面図である。
【図１１】（ａ）は従来の半導体ウエーハの全体の平面図、（ｂ）は半導体ウエーハの部分拡大斜視図である。
【図１２】従来の半導体装置の製造方法を示す工程断面図である。
【図１３】（ａ），（ｂ）は従来の半導体装置の製造方法を示す工程断面図、（ｃ）は斜視図である。
【符号の説明】
１ 半導体素子
２ 半導体素子電極
３ 第１の位置合わせマーク
４ パッシベーション膜
５ 第１の開口部
６ 金属膜
７ 電解めっきバンプ
８ 半導体ウエーハ
９ スクライブ領域
１０ めっきレジスト
１１ 開口部
２１ 半導体素子
２２ 半導体素子電極
２３ パッシベーション膜
２４ 第１の開口部
２５ 金属膜
２６ 第１の位置合わせマーク
２７ 電解めっきバンプ
２８ 半導体ウエーハ
２９ スクライブ領域
３０ めっきレジスト
３１ 第３の開口部
３２ エッチングレジスト
３３ 露光光線
３４ 露光マスク
４１ 保護樹脂
４２ 第２の位置合わせマーク
４３ 第２の開口部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having bump electrodes and alignment marks used for COG (Chip On Glass) mounting using a glass substrate, and a method of manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with the miniaturization, high functionality, and miniaturization of semiconductor element processes of semiconductor devices, there is a demand for miniaturization and narrow terminal pitch of semiconductor devices having bump electrodes used for COG mounting.
[0003]
When a semiconductor device having bump electrodes is mounted on a COG substrate, an alignment mark is provided on the semiconductor device in order to align the semiconductor device with the substrate.
[0004]
Bump electrodes are formed for COF (Chip On Film) mounting, in which a semiconductor device is mounted on a flexible film, or TAB (Tape Automated Bonding) mounting, in which a semiconductor device is mounted by flexible wiring lead bonding. There has been proposed an example in which a bump dedicated to alignment is simultaneously formed in a process and used for alignment during mounting (for example, Patent Document 1).
[0005]
However, in the COG mounting using a non-flexible glass substrate, the projections other than the bump electrodes that need to be electrically bonded reduce the mounting yield of the COG. Since a structure that does not cause such a problem is required, a bump dedicated to alignment having the same height as the bump electrode is not often used.
[0006]
For example, if a bump dedicated to positioning is formed higher than a bump electrode in the vicinity due to a variation in plating height, it causes a bonding failure of the bump electrode in the vicinity.
[0007]
On the other hand, as an alignment mark having no protrusion, an example in which an alignment mark is formed on a passivation film of a semiconductor device by laser processing has been proposed (for example, Patent Document 2).
[0008]
However, this method has a problem that the positioning accuracy of the COG mounting is deteriorated due to the positioning accuracy of the laser mark itself.
[0009]
As a method of forming an alignment mark of a semiconductor device having a bump electrode used for current COG mounting, a well-known method is generally used as a method of forming a positioning mark of a semiconductor device having a diffusion layer (for example, a wiring layer). When patterning a layer or the like, a method of forming an alignment mark at the same time is common.
[0010]
Hereinafter, a conventional semiconductor device provided with an alignment mark using a diffusion layer will be described with reference to the drawings.
[0011]
FIG. 10A is a perspective view showing a conventional semiconductor device provided with an alignment mark, and FIG. 10B is a cross-sectional view taken along the line BB ′ of FIG.
[0012]
In FIG. 10, 1 is a semiconductor element, 2 is a semiconductor element electrode, and 3 is an alignment mark. Here, the alignment mark 3 is formed by patterning the same metal wiring layer as the semiconductor element electrode. Reference numeral 4 denotes a passivation film that protects the semiconductor element 1 and the alignment mark 3, 5 denotes an opening formed in the passivation film 4 and opens on the semiconductor element electrode 2, and 6 denotes a surface of the semiconductor element electrode 2 via the opening 5. Is an electrolytic plating bump formed on the metal film 6.
[0013]
Next, a method for manufacturing a conventional semiconductor device provided with the above-described electrolytic plating bump will be described with reference to FIGS.
[0014]
11 to 13, reference numeral 1 denotes a semiconductor element, 2 denotes a semiconductor element electrode, 3 denotes an alignment mark, 4 denotes a passivation film, 5 denotes an opening, 6 denotes a metal film, and 7 denotes an electrolytic plating bump. It is the same as 10.
[0015]
Reference numeral 8 denotes a semiconductor wafer in which the semiconductor elements 1 are arranged in a lattice, and 9 denotes a scribe region on the semiconductor wafer 8.
[0016]
Reference numeral 10 denotes a plating resist formed on the metal film 6, and reference numeral 11 denotes an opening formed in the plating resist 10.
[0017]
First, as shown in FIGS. 11A and 11B, a semiconductor wafer 8 in which the semiconductor elements 1 are arranged in a lattice is prepared. Here, FIG. 11A is a plan view of the entire semiconductor wafer 8 and FIG. 11B is a partially enlarged perspective view of the semiconductor wafer 8. FIG. 12A is a partial cross-sectional view of the semiconductor device 1.
[0018]
Next, as shown in FIG. 12B, a metal film 6 is formed on the passivation film 4 of the semiconductor element 1 by a sputtering method, and then a plating resist 10 is applied as shown in FIG. An opening 11 is formed.
[0019]
Next, by performing electrolytic plating using the metal film 6 as a cathode, the electrolytic plating bump 7 is formed in the opening 11 of the plating resist 10 as shown in FIG.
[0020]
Next, as shown in FIG. 13A, the plating resist 10 is removed, and thereafter, as shown in FIG. 13B, the metal film 6 is removed by etching using the electrolytic plating bump 7 as a mask. In this case, since the alignment mark 3 is protected by the passivation film 4, it does not corrode in the etching step. Thereafter, the semiconductor element 1 is singulated along the scribe region 9 to form a semiconductor device having the electrolytic plating bump 7 and the alignment mark 3 shown in FIG.
[0021]
A semiconductor device having a conventional electrolytic plating bump has been manufactured by the above method.
[0022]
[Patent Document 1]
JP 2003-31623 A
[Patent Document 2]
JP-A-3-101142
[0023]
[Problems to be solved by the invention]
However, in the above-described conventional semiconductor device and its manufacturing method, since the alignment mark is formed under the passivation film in order to protect it from corrosion such as an etching process, the contrast between the alignment mark and other regions is weakened. In addition, the recognizability of the alignment mark during COG mounting is poor. For this reason, a reduction in the mounting process capability due to an increase in the time required for the COG mounting machine to recognize the alignment mark, and a reduction in the mounting yield due to the inability to recognize the alignment mark itself. Had the disadvantage of inviting.
[0024]
Therefore, an object of the present invention is to solve the above-mentioned conventional problems, and to improve the contrast between the alignment mark and the other region, and to effectively improve the recognizability of the alignment mark and a semiconductor device. It is an object of the present invention to provide a manufacturing method thereof.
[0025]
[Means for Solving the Problems]
According to another aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor element; a plurality of semiconductor element electrodes arranged on the semiconductor element; and a passivation film for covering and protecting a surface of the semiconductor element. A first opening formed in the passivation film and opening above the semiconductor element electrode; a metal film formed on the semiconductor element electrode; and an electrolytic plating bump formed on the metal film. And a first alignment mark formed on the passivation film.
[0026]
Thus, in the semiconductor device including the semiconductor element, the plurality of semiconductor element electrodes, the passivation film, the first opening of the passivation film, the metal film, and the electrolytic plating bump, the first alignment mark is provided. Is formed on the passivation film, the contrast between the first alignment mark and the other area can be enhanced, and the recognizability of the first alignment mark during COG mounting is effectively improved. be able to.
[0027]
3. The semiconductor device according to claim 2, wherein the semiconductor element, a plurality of semiconductor element electrodes arranged on the semiconductor element, a passivation film for covering and protecting a surface of the semiconductor element, and the semiconductor element formed on the passivation film. A first opening opening above the electrode, a protective resin formed on the passivation film other than the first opening of the passivation film, and a metal film formed on the semiconductor element electrode; An electroplating bump formed on the metal film and a first alignment mark formed on the protective resin were provided.
[0028]
Thus, the semiconductor element, the plurality of semiconductor element electrodes, the passivation film, the first opening of the passivation film, the protective resin formed on the passivation film, the metal film, the electrolytic plating bump, Since the first alignment mark formed on the resin is provided, even when the electrolytic plating bump is formed on the semiconductor element on which the protective resin is formed in advance, the first alignment mark is placed on the protective resin. Can be formed. Therefore, the contrast between the first alignment mark and the other area can be enhanced, and the recognizability of the first alignment mark during COG mounting can be effectively improved.
[0029]
The semiconductor device according to claim 3, wherein the semiconductor element, a plurality of semiconductor element electrodes arranged on the semiconductor element, a second alignment mark arranged on the semiconductor element, and a surface of the semiconductor element. A passivation film for covering and protecting the second alignment mark, a first opening formed in the passivation film and opening above the semiconductor element electrode, and a metal film formed on the semiconductor element electrode. , An electrolytic plating bump formed on the metal film, and a first alignment mark formed on the passivation film, wherein the first alignment mark is formed on the second alignment mark. And the second alignment mark is larger than the first alignment mark.
[0030]
Thus, the semiconductor element, the plurality of semiconductor element electrodes, the second alignment mark arranged on the semiconductor element, the passivation film, the first opening of the passivation film, the metal film, and the electrolytic plating A bump, and a first alignment mark formed on the passivation film, wherein the first alignment mark is disposed so as to overlap the second alignment mark, and the second alignment mark is formed by the second alignment mark. Since it is larger than the first alignment mark, the same operation and effect as those of the first aspect can be obtained. In this case, the semiconductor element pattern that is visible through the passivation film when recognizing the first alignment mark is shielded by the second alignment mark, so that the recognizability of the first alignment mark is further improved. The effect to be obtained is obtained.
[0031]
According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, a second opening is formed in the passivation film, and the second alignment mark and the first alignment mark are the second alignment mark. Are joined via the opening.
[0032]
As described above, the second opening is formed in the passivation film, and the second alignment mark and the first alignment mark are joined via the second opening. The operation and effect of the invention can be obtained. In this case, an effect of improving the adhesion strength of the first alignment mark can be obtained.
[0033]
6. The semiconductor device according to claim 5, wherein: a semiconductor element, a plurality of semiconductor element electrodes arranged on the semiconductor element, a second alignment mark arranged on the semiconductor element, and a surface of the semiconductor element. A passivation film for covering and protecting the second alignment mark, a first opening formed in the passivation film and opening above the semiconductor element electrode, and the passivation other than the first opening of the passivation film A protection resin formed on the film, a metal film formed on the semiconductor element electrode, an electrolytic plating bump formed on the metal film, and a first position formed on the protection resin An alignment mark, wherein the first alignment mark is arranged to overlap the second alignment mark, and the second alignment mark is Greater than that of the alignment mark.
[0034]
Thus, the semiconductor element, the plurality of semiconductor element electrodes, the second alignment marks arranged on the semiconductor element, the passivation film, the first opening of the passivation film, and the passivation film are formed. A protective resin, a metal film, an electrolytic plating bump, and a first alignment mark formed on the protective resin, wherein the first alignment mark is disposed so as to overlap the second alignment mark. In addition, since the second alignment mark is larger than the first alignment mark, even when an electrolytic plating bump is formed on a semiconductor element on which the protective resin has been formed in advance, the first alignment mark is formed of the protective resin. Can be formed on. Therefore, the contrast between the first alignment mark and the other area can be enhanced, and the same effect as the second aspect can be obtained. In this case, when recognizing the first alignment mark, the semiconductor element pattern seen through the passivation film is shielded by the second alignment mark, so that the recognizability of the first alignment mark is further improved. The effect of improving is obtained.
[0035]
7. A method for manufacturing a semiconductor device according to claim 6, wherein a step of preparing a semiconductor wafer having a passivation film having a first opening formed on a surface thereof and a semiconductor element electrode formed in the first opening of the passivation film. Forming a metal film on the surface of the semiconductor wafer; forming a plating resist having an opening on the metal film corresponding to the semiconductor element electrode; and forming the metal film on the metal film using electrolytic plating. An electrolytic plating step of forming an electrolytic plating bump on the metal film in the opening of the plating resist by flowing a plating current, and after removing the plating resist, a first alignment mark is formed on the metal film. Forming an etching resist having a mask pattern; and forming the metal by using the electrolytic plating bump and the etching resist as a mask. The exposed portion by etching and forming the first alignment mark in the metal film at the same time as removal of an unnecessary portion of the metal film.
[0036]
As described above, the plating current is passed through the metal film by using the electrolytic plating method to form an electrolytic plating bump on the metal film in the opening of the plating resist, and the metal film is removed after the plating resist is removed. Forming an etching resist having a mask pattern of a first alignment mark thereon; and etching unnecessary portions of the metal film by etching an exposed portion of the metal film using the electrolytic plating bump and the etching resist as a mask. And forming a first alignment mark in step (a), so that the first alignment mark can be formed using the metal film for electrolytic plating. For this reason, a step of separately forming a metal film to form the first alignment mark is not required, and a low-cost product can be realized.
[0037]
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the sixth aspect, the material of the etching resist having the mask pattern of the first alignment mark is a negative photosensitive resist.
[0038]
As described above, since the material of the etching resist having the mask pattern of the first alignment mark is a negative photosensitive resist, the same effect as that of claim 6 can be obtained. In this case, the etching resist has the first position. In the step of exposing the mask pattern of the alignment mark, it is not necessary to irradiate the exposure light to the plating bump portion other than the first alignment mark portion. Therefore, an effect of preventing an unnecessary portion from being formed in the etching resist due to reflection / scattering or light shielding by the plating bump can be obtained.
[0039]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment of the present invention will be described with reference to FIG. FIG. 1A is a perspective view illustrating a semiconductor device according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG.
[0040]
In FIG. 1, reference numeral 21 denotes a semiconductor element, 22 denotes a semiconductor element electrode, 23 denotes a passivation film, 24 denotes a first opening formed in the passivation film 23 and opens on the semiconductor element electrode 22, and 25 denotes a first opening 24. , A metal film 26 formed on the surface of the semiconductor element electrode 22, a first alignment mark 26 formed on the passivation film 23 by processing the metal film 25, and a metal film 27 formed on the metal film 25. This is an electrolytic plating bump. A plurality of semiconductor element electrodes 22 are arranged on the semiconductor element 21. The passivation film 23 covers and protects the surface of the semiconductor element 21.
[0041]
As described above, according to the first embodiment of the present invention, since the first alignment mark 26 is formed on the passivation film 23, the contrast between the first alignment mark 26 and the other area is reduced. Thus, the recognizability of the first alignment mark 26 during COG mounting can be effectively improved.
[0042]
Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
[0043]
2 to 5, 21 denotes a semiconductor element, 22 denotes a semiconductor element electrode, 23 denotes a passivation film, 24 denotes a first opening, 25 denotes a metal film, 26 denotes a first alignment mark, and 27 denotes an electrolytic plating bump. These are the same as those in FIG.
[0044]
Reference numeral 28 denotes a semiconductor wafer in which the semiconductor elements 21 are arranged in a lattice, and 29 denotes a scribe region on the semiconductor wafer 28.
[0045]
Reference numeral 30 denotes a plating resist formed on the metal film 6, reference numeral 31 denotes a third opening formed in the plating resist 30, reference numeral 32 denotes an etching resist, reference numeral 33 denotes an exposure light beam for exposing the etching resist, and reference numeral 34 denotes a light shielding light beam 33. The exposure mask 35 is an etching mask formed by exposing and developing the etching resist 32.
[0046]
First, as shown in FIGS. 2A and 2B, a semiconductor wafer 28 in which the semiconductor elements 21 are arranged in a lattice is prepared. FIG. 2A is a plan view of the entire semiconductor wafer 28, and FIG. 2B is a partially enlarged perspective view of the semiconductor wafer 28. FIG. 3A is a partial sectional view of the semiconductor element 21. As shown in FIG. 3A, a passivation film 23 having a first opening 24 on the surface is formed, and the semiconductor element electrode 22 is formed in the first opening 24 of the passivation film 23.
[0047]
Next, as shown in FIG. 3B, a metal film 25 is formed on the surface of the semiconductor wafer 28 on the passivation film 23 of the semiconductor element 21 by a sputtering method, and then a plating resist 30 is formed as shown in FIG. Then, the third opening 31 is formed by photolithography as shown in FIG. The third opening 31 is located on the metal film 25 corresponding to the semiconductor element electrode 22.
[0048]
Here, as a material of a general semiconductor wafer, Al, Al—Si or Al—Si—Cu is used for a material of the semiconductor element electrode 22, and SiN is used for a passivation film 23.
[0049]
The metal film 25 has a two-layer structure. As a lower layer of the metal film 25, the material of the semiconductor element electrode 22 (Al, Al-Si or Al-Si-Cu described above) is diffused into the material of the electrolytic plating bump 27 (Au is used as described later). Ti-W is used from the viewpoint of a role as a barrier for preventing the occurrence of the problem and the adhesion between the semiconductor element electrode 22 and the passivation film 23. As an upper layer of the metal film 25, Au is used from the viewpoint of ensuring conductivity during electrolytic plating and as a base metal for plating an electrolytic plating solution (here, an electrolytic Au plating solution is used).
[0050]
Next, an electrolytic plating bump 27 made of Au is formed in the third opening 31 of the plating resist 30 as shown in FIG.
[0051]
Thereafter, the plating resist 30 is removed as shown in FIG.
[0052]
Next, as shown in FIG. 4C, an etching resist 32 is applied on the metal film 25, exposed with an exposure light beam 33 using an exposure mask 34, and unnecessary portions are developed to etch as shown in FIG. A mask 35 is formed. The etching mask 35 becomes a mask pattern of the first alignment mark 26.
[0053]
Here, a negative photosensitive resist in which a portion irradiated with the exposure light beam 33 remains after development is used as the etching resist 32. For this reason, since the exposure light beam 33 is not irradiated because the plating bump 27 is shielded by the exposure mask 34, the exposure light beam 33 is reflected and scattered on the plating bump 27, and is unnecessary for the etching resist 32 by being shielded from light. No part is formed.
[0054]
Further, here, the thickness of the etching resist 32 is applied thinner than the height of the electrolytic plating bump 27. However, the thickness of the etching resist 32 and the height of the electrolytic plating bump 27 are equal or the thickness of the etching resist 32 is It may be thicker than the height.
[0055]
Next, as shown in FIG. 5A, using the electrolytic plating bump 27 and the etching mask 35 as a mask, unnecessary portions of the metal film 25 are removed by etching, and at the same time, a first alignment mark 26 is formed of the metal film 25. Next, as shown in FIG. 5B, the etching mask 35 is removed.
[0056]
Here, a mixed solution of iodine, potassium iodide, and acetic acid is used as a solution that does not dissolve the etching mask 35 and Ti-W that is a lower layer of the metal layer 25 as the etching solution of Au as the upper layer of the metal layer 25. As a Ti-W etching solution below the metal film 25, a hydrogen peroxide solution is used here as a solution that does not dissolve the passivation film 23 and the etching mask 35.
[0057]
Thereafter, the semiconductor element 21 is singulated along the scribe region 29 to form a semiconductor device having the electrolytic plating bump 27 and the alignment mark 26 shown in FIG.
[0058]
As described above, according to the method for manufacturing a semiconductor device according to the first embodiment of the present invention, since the first alignment mark 26 is formed using the metal film 25 for electrolytic plating, the first position A separate step of forming a metal film to form the alignment mark 26 is not required, and a low-cost product can be realized.
[0059]
In addition, by using a negative photosensitive resist as the etching resist 32, it is not necessary to irradiate the exposure light beam 33 to the plating bump 27 in the step of exposing the etching resist 32. An effect of preventing unnecessary portions from being formed in the etching resist 32 due to scattering or light shielding is obtained, and a product with a high yield can be realized.
[0060]
A second embodiment of the present invention will be described with reference to FIG. FIG. 6A is a perspective view illustrating a semiconductor device according to a second embodiment of the present invention, and FIG. 6B is a cross-sectional view taken along line AA ′ of FIG. 6A.
[0061]
6, reference numeral 21 denotes a semiconductor element, 22 denotes a semiconductor element electrode, 23 denotes a passivation film, 24 denotes a first opening formed in the passivation film 23 and opens on the semiconductor element electrode 22, and 25 denotes a first opening 24. , A metal film 41 formed on the surface of the semiconductor element electrode 22 via the surface, a protection resin 41 formed in a region other than the first opening 24 of the passivation film 23, and a protection resin 26 formed by processing the metal film 25. A first alignment mark 27 formed on 41 is an electrolytic plating bump formed on the metal film 25. A plurality of semiconductor element electrodes 22 are arranged on the semiconductor element 21. The passivation film 23 covers and protects the surface of the semiconductor element 21.
[0062]
As described above, according to the second embodiment of the present invention, even when the electrolytic plating bump 27 is formed on the semiconductor element 21 on which the protective resin 41 has been formed in advance, the first alignment mark 26 can be attached to the protective resin 41. Since the first alignment mark 26 can be formed on the first alignment mark 26, the contrast between the first alignment mark 26 and the other area can be enhanced, and the recognizability of the first alignment mark 26 during COG mounting can be effectively improved. .
[0063]
A third embodiment of the present invention will be described with reference to FIG. FIG. 7A is a perspective view illustrating a semiconductor device according to a third embodiment of the present invention, and FIG. 7B is a cross-sectional view taken along line AA ′ of FIG. 7A.
[0064]
In FIG. 7, 21 is a semiconductor element, 22 is a semiconductor element electrode, and 42 is a second alignment mark. The second alignment marks 42 are arranged on the semiconductor element 21, and use the same metal wiring layer as the semiconductor element electrode 22 here. 23 is a passivation film, 24 is a first opening formed in the passivation film 23 and opening on the semiconductor element electrode 22, 25 is a metal formed on the surface of the semiconductor element electrode 22 via the first opening 24. Reference numeral 26 denotes a first alignment mark formed on the passivation film 23 by processing the metal film 25, and reference numeral 27 denotes an electrolytic plating bump formed on the metal film 25. A plurality of semiconductor element electrodes 22 are arranged on the semiconductor element 21. The passivation film 23 covers and protects the surface of the semiconductor element 21 and the second alignment mark 42.
[0065]
The first alignment mark 26 is disposed so as to overlap the second alignment mark 42, and the second alignment mark 42 is larger than the first alignment mark 26.
[0066]
As described above, according to the third embodiment of the present invention, the same effects as those of the first embodiment of the present invention can be obtained, and when the first alignment mark 26 is recognized, the light passes through the passivation film 23. Since the visible semiconductor element pattern is shielded by the second alignment mark 42, the effect of further improving the recognizability of the first alignment mark 26 is obtained.
[0067]
A fourth embodiment of the present invention will be described with reference to FIG. FIG. 8A is a perspective view illustrating a semiconductor device according to a fourth embodiment of the present invention, and FIG. 8B is a cross-sectional view taken along line AA ′ of FIG. 8A.
[0068]
In FIG. 8, 21 is a semiconductor element, 22 is a semiconductor element electrode, and 42 is a second alignment mark. The second alignment marks 42 are arranged on the semiconductor element 21. Here, the same metal wiring layer as the semiconductor element electrode is used. 23 is a passivation film, 24 is a first opening formed in the passivation film 23 and opening on the semiconductor element electrode 22, 25 is a metal formed on the surface of the semiconductor element electrode 22 via the first opening 24. Reference numeral 26 denotes a first alignment mark formed on the passivation film 23 by processing the metal film 25, and reference numeral 27 denotes an electrolytic plating bump formed on the metal film 25. A plurality of semiconductor element electrodes 22 are arranged on the semiconductor element 21. The passivation film 23 covers and protects the surface of the semiconductor element 21 and the second alignment mark 42.
[0069]
As in the third embodiment, the first alignment mark 26 is disposed so as to overlap the second alignment mark 42, and the second alignment mark 42 is larger than the first alignment mark 26. In addition, a second opening 43 is formed in the passivation film 23, and the second alignment mark 42 and the first alignment mark 26 are joined via the second opening 43.
[0070]
As described above, according to the fourth embodiment of the present invention, the same effects as those of the first embodiment of the present invention can be obtained. In this case, the first alignment mark 26 is replaced with the second alignment mark 42 Therefore, the effect of improving the adhesion strength of the first alignment mark 26 can be obtained.
[0071]
A fifth embodiment of the present invention will be described with reference to FIG. FIG. 9A is a perspective view illustrating a semiconductor device according to a fifth embodiment of the present invention, and FIG. 9B is a cross-sectional view taken along line AA ′ of FIG. 9A.
[0072]
In FIG. 9, 21 is a semiconductor element, 22 is a semiconductor element electrode, and 42 is a second alignment mark. The second alignment marks 42 are arranged on the semiconductor element 21. Here, the same metal wiring layer as the semiconductor element electrode is used. 23 is a passivation film, 24 is a first opening formed in the passivation film 23 and opening on the semiconductor element electrode 22, 25 is a metal formed on the surface of the semiconductor element electrode 22 via the first opening 24. Reference numeral 41 denotes a protective resin formed in a region other than the first opening 24 of the passivation film 23; 26, a first alignment mark formed on the protective resin 41 by processing the metal film 25; This is an electrolytic plating bump formed on the metal film 25. A plurality of semiconductor element electrodes 22 are arranged on the semiconductor element 21. The passivation film 23 covers and protects the surface of the semiconductor element 21 and the second alignment mark 42.
[0073]
The first alignment mark 26 is disposed so as to overlap the second alignment mark 42, and the second alignment mark 42 is larger than the first alignment mark 26.
[0074]
As described above, according to the fifth embodiment of the present invention, even when the electrolytic plating bump 27 is formed on the semiconductor element 21 on which the protective resin 41 has been formed in advance, the first alignment mark 26 is formed by the protective resin 41. Can be formed on the first alignment mark 26, the contrast between the first alignment mark 26 and the other area can be enhanced, and the semiconductor element which can be seen through the passivation film 23 when the first alignment mark 26 is recognized. Since the pattern is shielded by the second alignment mark 42, an effect of further improving the recognizability of the first alignment mark 26 is obtained.
[0075]
【The invention's effect】
According to a first aspect of the present invention, there is provided a semiconductor device including a semiconductor element, a plurality of semiconductor element electrodes, a passivation film, a first opening of the passivation film, a metal film, and an electrolytic plating bump. In the semiconductor device, since the first alignment mark is formed on the passivation film, the contrast between the first alignment mark and the other area can be enhanced, and the first alignment at the time of COG mounting is performed. Mark recognition can be effectively improved.
[0076]
According to the semiconductor device of the second aspect of the present invention, a semiconductor element, a plurality of semiconductor element electrodes, a passivation film, a first opening of the passivation film, and a protective resin formed on the passivation film; Since a metal film, an electrolytic plating bump, and a first alignment mark formed on the protective resin are provided, even when the electrolytic plating bump is formed on a semiconductor element on which the protective resin is formed in advance, the first alignment mark is formed. One alignment mark can be formed on the protective resin. Therefore, the contrast between the first alignment mark and the other area can be enhanced, and the recognizability of the first alignment mark during COG mounting can be effectively improved.
[0077]
According to the semiconductor device of the third aspect of the present invention, the semiconductor element, the plurality of semiconductor element electrodes, the second alignment mark arranged on the semiconductor element, the passivation film, and the first of the passivation film. An opening, a metal film, an electrolytic plating bump, and a first alignment mark formed on the passivation film, wherein the first alignment mark is disposed so as to overlap the second alignment mark. Since the second alignment mark is larger than the first alignment mark, the same operation and effect as those of the first aspect can be obtained. In this case, the semiconductor element pattern that is visible through the passivation film when recognizing the first alignment mark is shielded by the second alignment mark, so that the recognizability of the first alignment mark is further improved. The effect to be obtained is obtained.
[0078]
According to the fourth aspect, the second opening is formed in the passivation film, and the second alignment mark and the first alignment mark are joined via the second opening. A similar effect can be obtained. In this case, an effect of improving the adhesion strength of the first alignment mark can be obtained.
[0079]
According to the semiconductor device according to the fifth aspect of the present invention, the semiconductor element, the plurality of semiconductor element electrodes, the second alignment mark arranged on the semiconductor element, the passivation film, and the first of the passivation film. An opening, a protective resin formed on the passivation film, a metal film, an electrolytic plating bump, and a first alignment mark formed on the protective resin are provided, and the first alignment mark is a second alignment mark. And the second alignment mark is larger than the first alignment mark. Therefore, even when an electrolytic plating bump is formed on a semiconductor element on which a protective resin is formed in advance, The first alignment mark can be formed on the protective resin. Therefore, the contrast between the first alignment mark and the other area can be enhanced, and the same effect as the second aspect can be obtained. In this case, when recognizing the first alignment mark, the semiconductor element pattern seen through the passivation film is shielded by the second alignment mark, so that the recognizability of the first alignment mark is further improved. The effect of improving is obtained.
[0080]
According to the method of manufacturing a semiconductor device according to claim 6 of the present invention, a plating current is applied to the metal film by using an electrolytic plating method, thereby forming an electrolytic plating bump on the metal film at the opening of the plating resist. A plating step, a step of forming an etching resist having a mask pattern of a first alignment mark on the metal film after removing the plating resist, and etching an exposed portion of the metal film using the electrolytic plating bump and the etching resist as a mask Forming a first alignment mark with the metal film at the same time as removing unnecessary portions of the metal film, thereby forming the first alignment mark using the metal film for electrolytic plating. it can. For this reason, a step of separately forming a metal film to form the first alignment mark is not required, and a low-cost product can be realized.
[0081]
According to the seventh aspect, since the material of the etching resist having the mask pattern of the first alignment mark is a negative photosensitive resist, the same effect as that of the sixth aspect can be obtained. In the step of exposing the mask pattern of the alignment mark, it is not necessary to irradiate the exposure light to the plating bump portion other than the first alignment mark portion. Therefore, an effect of preventing unnecessary portions from being formed in the etching resist due to reflection / scattering or light shielding by the plating bumps is obtained, and a product with a high yield can be realized.
[Brief description of the drawings]
FIG. 1A is a perspective view illustrating a semiconductor device according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA ′.
FIG. 2A is a plan view of the entire semiconductor wafer according to the first embodiment of the present invention, and FIG. 2B is a partially enlarged perspective view of the semiconductor wafer.
FIG. 3 is a process sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIG. 4 is a process sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIGS. 5A and 5B are process cross-sectional views illustrating a method for manufacturing the semiconductor device according to the first embodiment of the present invention, and FIG. 5C is a perspective view.
FIG. 6A is a perspective view illustrating a semiconductor device according to a second embodiment of the present invention, and FIG. 6B is a cross-sectional view.
FIG. 7A is a perspective view showing a semiconductor device according to a third embodiment of the present invention, and FIG. 7B is a sectional view.
FIG. 8A is a perspective view showing a semiconductor device according to a fourth embodiment of the present invention, and FIG. 8B is a sectional view.
FIG. 9A is a perspective view showing a semiconductor device according to a fifth embodiment of the present invention, and FIG. 9B is a cross-sectional view.
10A is a perspective view showing a conventional semiconductor device, and FIG. 10B is a cross-sectional view taken along the line BB ′.
FIG. 11 (a) is a plan view of an entire conventional semiconductor wafer, and FIG. 11 (b) is a partially enlarged perspective view of the semiconductor wafer.
FIG. 12 is a process sectional view illustrating a method for manufacturing a conventional semiconductor device.
13A and 13B are process cross-sectional views illustrating a conventional method for manufacturing a semiconductor device, and FIG. 13C is a perspective view.
[Explanation of symbols]
1 Semiconductor element
2 Semiconductor element electrode
3 First alignment mark
4 Passivation film
5 First opening
6 Metal film
7 Electroplating bump
8 Semiconductor wafer
9 scribe area
10 Plating resist
11 Opening
21 Semiconductor element
22 Semiconductor element electrode
23 Passivation film
24 First opening
25 Metal film
26 First alignment mark
27 Electrolytic plating bump
28 Semiconductor wafer
29 scribe area
30 Plating resist
31 Third opening
32 Etching resist
33 exposure light
34 Exposure mask
41 Protective resin
42 Second alignment mark
43 Second opening
