JP2003092353A - Semiconductor device and manufacturing method therefor - Google Patents
Semiconductor device and manufacturing method thereforInfo
- Publication number
- JP2003092353A JP2003092353A JP2001284785A JP2001284785A JP2003092353A JP 2003092353 A JP2003092353 A JP 2003092353A JP 2001284785 A JP2001284785 A JP 2001284785A JP 2001284785 A JP2001284785 A JP 2001284785A JP 2003092353 A JP2003092353 A JP 2003092353A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- film
- insulating film
- interlayer insulating
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にヒューズを備えた半導体装置及
びその製造方法に関するものである。本発明が適用され
る半導体装置としては、例えばチップサイズパッケージ
（Chip Size Package）を挙げることができる。チップ
サイズパッケージはＣＳＰとも呼ばれ、チップサイズと
同等か、わずかに大きいパッケージの総称であり、高密
度実装を目的としたパッケージである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a fuse and a manufacturing method thereof. Examples of the semiconductor device to which the present invention is applied include a chip size package. The chip size package is also called a CSP and is a generic term for packages that are equal to or slightly larger than the chip size, and are packages intended for high-density mounting.
【０００２】[0002]
【従来の技術】従来、半導体パッケージ分野では、一般
にＢＧＡ（Ball Grid Array）と呼ばれ、平面状に配列
された複数の半田ボールをもつ構造や、ファインピッチ
ＢＧＡと呼ばれ、ＢＧＡのボールピッチをさらに狭ピッ
チにしてパッケージ外形がチップサイズに近くなった構
造等が知られている。また、最近では、ウェハレベルＣ
ＳＰがある（例えば特開２０００−２６０９１０号公報
参照）。ウェハレベルＣＳＰは、基本的には、ダイシン
グ前にアレイ状のパッドを作り込むＣＳＰである。2. Description of the Related Art Conventionally, in the semiconductor package field, a structure generally called a BGA (Ball Grid Array) having a plurality of solder balls arranged in a plane, or a fine pitch BGA called a BGA ball pitch There is known a structure in which the package outer shape is closer to the chip size with a narrower pitch. Recently, wafer level C
There is an SP (for example, see Japanese Patent Laid-Open No. 2000-260910). The wafer-level CSP is basically a CSP in which array-shaped pads are formed before dicing.
【０００３】また、例えば電源ＩＣ（集積回路）などの
アナログＩＣを備えた半導体装置において、抵抗値を調
整するためにポリシリコン膜からなるヒューズを備えて
いるものがある。このようなヒューズは、レーザートリ
ミング工程においてレーザー照射されることによって切
断される。Further, for example, some semiconductor devices equipped with analog ICs such as power supply ICs (integrated circuits) are equipped with fuses made of a polysilicon film in order to adjust the resistance value. Such a fuse is cut by being irradiated with laser in a laser trimming process.
【０００４】図７は従来のウェハレベルＣＳＰにおける
ヒューズ部分を示す断面図であり、（Ａ）はレーザート
リミング前の状態、（Ｂ）はレーザートリミング後の状
態、（Ｃ）は樹脂封止後の状態を示す。図８は従来のウ
ェハレベルＣＳＰにおけるヒューズ及び金属電極パッド
部分を示す断面図である。図９はレーザートリミング工
程を含む従来のウェハレベルＣＳＰの製造工程の一部を
示すフローチャートである。以下、レーザートリミング
工程を含む従来のウェハレベルＣＳＰの製造方法を図７
から図９を参照して説明する。FIG. 7 is a sectional view showing a fuse portion in a conventional wafer level CSP. FIG. 7A is a state before laser trimming, FIG. 7B is a state after laser trimming, and FIG. Indicates the status. FIG. 8 is a sectional view showing a fuse and a metal electrode pad portion in a conventional wafer level CSP. FIG. 9 is a flowchart showing a part of a conventional wafer level CSP manufacturing process including a laser trimming process. Hereinafter, a conventional wafer level CSP manufacturing method including a laser trimming process will be described with reference to FIG.
9 to FIG.
【０００５】半導体基板１上に下地絶縁膜３を形成し、
下地絶縁膜３上にポリシリコン膜からなるヒューズ５
５、及びゲート電極や抵抗体などのポリシリコン膜５７
を形成する。ヒューズ５５は抵抗体の一部を構成する。
半導体基板１上全面に例えばＢＰＳＧ（borophosphosil
icate glass）膜からなる層間絶縁膜７を形成し、層間
絶縁膜７に接続孔９を形成した後、層間絶縁膜７上及び
接続孔９内に例えばＡｌ（アルミニウム）からなるＡｌ
配線５９及びＡｌ電極パッド６１を形成する。その後、
例えば下層がＰＳＧ（phosphosilicate glass）膜１
７、上層がＳｉＮ（silicon nitride）膜１９からなる
パッシベーション膜を形成し、さらにその上にポリイミ
ド膜６３を形成する。ヒューズ５５上の絶縁膜にレーザ
ートリミングを行なうためのトリミング用開口部２５を
形成し、Ａｌ電極パッド６１上の絶縁膜に後で形成する
金属配線層との電気的接続を取るためのパッド開口部２
７を形成する。これによりヒューズ５５上の層間絶縁膜
７が薄く残された状態になる（図７（Ａ）及び図９（ス
テップＳ１１）参照）。A base insulating film 3 is formed on the semiconductor substrate 1,
A fuse 5 made of a polysilicon film on the base insulating film 3
5, and a polysilicon film 57 such as a gate electrode and a resistor
To form. The fuse 55 constitutes a part of the resistor.
For example, BPSG (borophosphosil) is formed on the entire surface of the semiconductor substrate 1.
After forming the interlayer insulating film 7 made of an icate glass film and forming the connection hole 9 in the interlayer insulating film 7, for example, Al made of Al (aluminum) is formed on the interlayer insulating film 7 and in the connection hole 9.
The wiring 59 and the Al electrode pad 61 are formed. afterwards,
For example, the lower layer is PSG (phosphosilicate glass) film 1
7. A passivation film whose upper layer is a SiN (silicon nitride) film 19 is formed, and a polyimide film 63 is further formed thereon. A trimming opening 25 for laser trimming is formed in the insulating film on the fuse 55, and a pad opening is formed in the insulating film on the Al electrode pad 61 for electrical connection with a metal wiring layer to be formed later. Two
Form 7. As a result, the interlayer insulating film 7 on the fuse 55 remains thin (see FIG. 7A and FIG. 9 (step S11)).
【０００６】Ａｌ電極パッド６１を介してウェハテスト
を行なう（図９（ステップＳ１２）参照）。アナログＩ
Ｃの高精度化を行なうために、ウェハテスト結果に応じ
てレーザートリミング処理を行ない、ヒューズ５５を切
断（ヒューズカット）する（図７（Ｂ）及び図９（ステ
ップＳ１３）参照）。図８には切断後のヒューズ５５を
示す。A wafer test is performed through the Al electrode pad 61 (see FIG. 9 (step S12)). Analog I
In order to improve the accuracy of C, laser trimming processing is performed according to the wafer test result, and the fuse 55 is cut (fuse cut) (see FIG. 7B and FIG. 9 (step S13)). FIG. 8 shows the fuse 55 after cutting.
【０００７】レーザートリミング工程後、半導体基板１
上全面にＣｒ（クロム）からなるバリアメタル層（図示
は省略）及びＣｕ（銅）からなるメッキ用電極層をスパ
ッタ法により形成する。このバリアメタル層は、Ｃｕか
らなる金属配線層とＡｌ電極パッド６１との間に介在し
てＣｕとＡｌが相互に侵入することを防止するためのも
のである。メッキ用電極層上の所定の領域にフォトレジ
ストパターンを形成し、電解メッキによりＣｕ配線層６
５及びＣｕ電極パッド６７を形成する。Ｃｕ配線層６５
及びＣｕ電極パッド６７は再配線層とも呼ばれる（図９
（ステップＳ１４）参照）。After the laser trimming process, the semiconductor substrate 1
A barrier metal layer (not shown) made of Cr (chrome) and a plating electrode layer made of Cu (copper) are formed on the entire upper surface by a sputtering method. This barrier metal layer is provided between the metal wiring layer made of Cu and the Al electrode pad 61 to prevent Cu and Al from entering each other. A photoresist pattern is formed in a predetermined area on the plating electrode layer, and the Cu wiring layer 6 is formed by electrolytic plating.
5 and the Cu electrode pad 67 are formed. Cu wiring layer 65
The Cu electrode pad 67 is also called a rewiring layer (see FIG. 9).
(See step S14).
【０００８】フォトレジストパターンを除去した後、Ｃ
ｕ配線層６５及びＣｕ電極パッド６７をマスクにして、
不必要なメッキ用電極層及びバリアメタル層をウエット
エッチングにより除去する。半導体基板上１上全面にポ
リイミド膜６９を形成し（ポリイミドコート、図７
（Ｃ）及び図９（ステップＳ１５）参照）、Ｃｕ電極パ
ッド６７上に第２パッド開口部７１を形成する（ボール
装着部開口、図９（ステップＳ１６）参照）。Ｃｕ電極
パッド６７に半田ボール４５をＳＭＴ（表面実装技術）
を用いて機械的に固着する（ボールマウント、図８及び
図９（ステップＳ１７）参照）。ウェハテスト後、半導
体基板１をスクライブ工程でチップに分割して、ウェハ
レベルＣＳＰを完成する。After removing the photoresist pattern, C
Using the u wiring layer 65 and the Cu electrode pad 67 as a mask,
The unnecessary plating electrode layer and barrier metal layer are removed by wet etching. A polyimide film 69 is formed on the entire surface of the semiconductor substrate 1 (polyimide coating, FIG.
(C) and FIG. 9 (step S15)), the second pad opening 71 is formed on the Cu electrode pad 67 (ball mounting portion opening, see FIG. 9 (step S16)). Solder balls 45 on Cu electrode pads 67 by SMT (Surface mounting technology)
To mechanically fix (ball mount, see FIGS. 8 and 9 (step S17)). After the wafer test, the semiconductor substrate 1 is divided into chips by a scribe process to complete a wafer level CSP.
【０００９】[0009]
【発明が解決しようとする課題】抵抗値の調整をヒュー
ズの切断によって行なうアナログＩＣにおいて、従来技
術のようにポリシリコン膜からなる抵抗体の一部をヒュ
ーズとして形成すると、抵抗体とヒューズが同じ層に存
在するため、チップ面積が大きくなるという問題があっ
た。また、ヒューズ上にレーザー照射用の開口部を設け
ると、後工程でレーザー照射用の開口部を直接樹脂封止
するため、水分が素子内部に浸入しやすくなり、信頼性
が劣化するという問題があった。In an analog IC in which the resistance value is adjusted by cutting the fuse, if a part of the resistor made of a polysilicon film is formed as a fuse as in the prior art, the resistor and the fuse are the same. Since it exists in the layer, there is a problem that the chip area becomes large. In addition, when the opening for laser irradiation is provided on the fuse, the opening for laser irradiation is directly resin-sealed in a later step, so that moisture easily enters the inside of the element, and reliability is deteriorated. there were.
【００１０】一方、ウェハレベルＣＳＰの製造方法にお
いて、客先の要求に合わせてトリミング処理を行なう場
合、レーザートリミング後にアセンブリを行なうため、
受注から発送までの工期が長くかかるという問題があっ
た。On the other hand, in the wafer level CSP manufacturing method, when the trimming process is performed according to the customer's request, the assembly is performed after the laser trimming.
There was a problem that the construction period from order receipt to shipping was long.
【００１１】本発明は、このような課題を鑑みてなされ
たものであり、第１の目的は半導体装置の信頼性を向上
させ、かつチップ面積を小さくすることができる半導体
装置を提供することである。本発明の第２の目的は、半
導体装置の製造方法において、トリミング工程の簡略化
及びアセンブリ工期の短縮化を図ることである。The present invention has been made in view of the above problems, and a first object thereof is to provide a semiconductor device capable of improving the reliability of the semiconductor device and reducing the chip area. is there. A second object of the present invention is to simplify the trimming process and shorten the assembly period in the semiconductor device manufacturing method.
【００１２】[0012]
【課題を解決するための手段】本発明にかかる半導体装
置は、抵抗体を構成するポリシリコン膜と、上記ポリシ
リコン膜を覆う層間絶縁膜上に形成された金属材料層か
らなり、上記層間絶縁膜に形成された接続孔を介して上
記ポリシリコン膜と電気的に接続されているヒューズを
備えているものである。A semiconductor device according to the present invention comprises a polysilicon film forming a resistor and a metal material layer formed on an interlayer insulating film covering the polysilicon film. The fuse is electrically connected to the polysilicon film through a connection hole formed in the film.
【００１３】抵抗体を構成するポリシリコン膜上の層間
絶縁膜に形成された接続孔を介して、ポリシリコン膜
と、金属材料層からなるヒューズを電気的に結合させ
る。抵抗体とヒューズを別々の層に配置することによっ
てチップ面積を小さくすることが可能である。さらに、
ヒューズ上にトリミング用開口部を設けても、ヒューズ
下には層間絶縁膜が形成されているので、素子内部への
水分の浸入を防止することができ、水分の影響による信
頼性の劣化を防止することができる。The polysilicon film and the fuse made of the metal material layer are electrically coupled to each other through the connection hole formed in the interlayer insulating film on the polysilicon film forming the resistor. The chip area can be reduced by disposing the resistor and the fuse in separate layers. further,
Even if the trimming opening is provided on the fuse, the interlayer insulating film is formed under the fuse, so that it is possible to prevent moisture from entering the inside of the element and prevent deterioration of reliability due to the influence of moisture. can do.
【００１４】本発明にかかる半導体装置の製造方法は、
以下の工程（Ａ）〜（Ｈ）を含む。
（Ａ）半導体基板上の下地絶縁膜上に抵抗体を構成する
ポリシリコン膜を形成する工程、（Ｂ）半導体基板上全
面に層間絶縁膜を形成し、上記ポリシリコン膜に対応し
て上記層間絶縁膜に接続孔を形成する工程、（Ｃ）上記
層間絶縁膜上及び上記接続孔内に金属材料層を形成し、
その金属材料層をパターニングして、ヒューズ及び金属
配線層を形成する工程、（Ｄ）半導体基板上全面に第２
層間絶縁膜を形成し、上記第２層間絶縁膜に、上記ヒュ
ーズに対応してトリミング用開口部を形成し、上記金属
配線層の金属電極パッド部分に対応してパッド開口部を
形成する工程、（Ｅ）上記金属電極パッドを介してウェ
ハテストを行ない、切断する必要がある上記ヒューズを
決定する工程、（Ｆ）上記トリミング用開口部内及び上
記パッド開口部内を含む半導体基板上全面に上記金属材
料層と同じ材料からなる第２金属材料層を形成する工
程、（Ｇ）上記第２金属材料層上に、第２金属配線層形
成領域上及び切断する必要がない上記ヒューズに対応す
る上記トリミング用開口部上を覆い、切断する必要があ
る上記ヒューズに対応する上記トリミング用開口部上に
開口部をもつレジストパターンを形成し、上記レジスト
パターンをマスクにして上記第２金属材料層をエッチン
グして、第２金属配線層を形成するとともに、露出した
上記トリミング用開口部内の上記第２金属材料層を除去
し、さらにその下の上記ヒューズを切断する工程、
（Ｈ）上記第２金属配線層の第２金属電極パッド部分に
第２パッド開口部をもつ最終保護膜を形成する工程。A method of manufacturing a semiconductor device according to the present invention is
The following steps (A) to (H) are included. (A) A step of forming a polysilicon film which constitutes a resistor on a base insulating film on a semiconductor substrate, (B) An interlayer insulating film is formed on the entire surface of the semiconductor substrate, and the interlayer film corresponding to the polysilicon film is formed. A step of forming a connection hole in the insulating film, (C) forming a metal material layer on the interlayer insulating film and in the connection hole,
A step of patterning the metal material layer to form a fuse and a metal wiring layer;
Forming an interlayer insulating film, forming a trimming opening corresponding to the fuse in the second interlayer insulating film, and forming a pad opening corresponding to a metal electrode pad portion of the metal wiring layer; (E) Performing a wafer test through the metal electrode pad to determine the fuse that needs to be cut, (F) The metal material on the entire surface of the semiconductor substrate including the trimming opening and the pad opening Forming a second metal material layer made of the same material as the layer, (G) trimming corresponding to the second metal wiring layer forming region and the fuse that does not need to be cut, on the second metal material layer A resist pattern having an opening is formed on the trimming opening that covers the opening and corresponds to the fuse that needs to be cut, and the resist pattern is used as a mask. Etching the second metal material layer to form a second metal wiring layer, removing the second metal material layer in the exposed trimming opening, and cutting the fuse thereunder. ,
(H) A step of forming a final protective film having a second pad opening portion on the second metal electrode pad portion of the second metal wiring layer.
【００１５】抵抗体を構成するポリシリコン膜上に層間
絶縁膜に接続孔を形成し、層間絶縁膜上に金属材料層か
らなるヒューズを形成し、接続孔を介してポリシリコン
膜とヒューズを電気的に結合させる。層間絶縁膜上には
ヒューズと同時に金属配線層も形成する。第２層間絶縁
膜を形成し、ヒューズに対応してトリミング用開口部を
形成し、金属配線層の金属電極パッド部分に対応してパ
ッド開口部を形成する。金属電極パッドを介してウェハ
テストを行ない、切断する必要があるヒューズを決定す
る。上記金属配線層と同じ材料からなる第２金属材料層
を形成し、写真製版技術及びエッチング技術により第２
金属材料層をパターニングして第２金属配線層を形成す
る。このとき、切断する必要があるヒューズの切断を同
時に行なう。トリミング工程を第２金属配線層形成時に
同時に行なうことができるので、工程を簡略化できる。
さらに、ウェハテスト後、第２金属材料層を全面に成膜
した状態でウェハを保管しておき、受注後、客先の要求
に合わせてトリミング処理を行ない、アセンブリ工程を
行なうことができるので、受注から出荷までの工期を短
縮することが可能である。A contact hole is formed in the interlayer insulating film on the polysilicon film forming the resistor, a fuse made of a metal material layer is formed on the interlayer insulating film, and the polysilicon film and the fuse are electrically connected through the contact hole. To combine them. A metal wiring layer is formed simultaneously with the fuse on the interlayer insulating film. A second interlayer insulating film is formed, a trimming opening is formed corresponding to the fuse, and a pad opening is formed corresponding to the metal electrode pad portion of the metal wiring layer. A wafer test is performed through the metal electrode pads to determine which fuse needs to be blown. A second metal material layer made of the same material as the metal wiring layer is formed, and a second metal material layer is formed by photolithography and etching.
The metal material layer is patterned to form a second metal wiring layer. At this time, the fuses that need to be cut are cut at the same time. Since the trimming process can be performed simultaneously with the formation of the second metal wiring layer, the process can be simplified.
Further, after the wafer test, the wafer is stored with the second metal material layer formed on the entire surface, and after the order is received, the trimming process can be performed according to the customer's request, and the assembly process can be performed. It is possible to shorten the construction period from order receipt to shipment.
【００１６】[0016]
【発明の実施の形態】本発明の半導体装置において、上
記ヒューズは、上記層間絶縁膜上に形成される金属配線
層と同じ材料で形成されていることが好ましい。一般
に、層間絶縁膜上には金属配線層を形成する必要があ
る。そこで、本発明の半導体装置を構成するヒューズを
金属配線層と同じ材料で形成することにより、ヒューズ
と金属配線層を同時に形成することができ、製造工程を
短縮することができる。In the semiconductor device of the present invention, it is preferable that the fuse is made of the same material as the metal wiring layer formed on the interlayer insulating film. Generally, it is necessary to form a metal wiring layer on the interlayer insulating film. Therefore, by forming the fuse constituting the semiconductor device of the present invention with the same material as the metal wiring layer, the fuse and the metal wiring layer can be formed at the same time, and the manufacturing process can be shortened.
【００１７】本発明の半導体装置において、上記ヒュー
ズ上及び上記金属配線層上を含む上記層間絶縁膜上に形
成され、上記ヒューズに対応してトリミング用開口部、
上記金属配線層に対応してパッド開口部が形成された第
２層間絶縁膜と、上記第２層間絶縁膜上、上記パッド開
口部内、及び切断されていない上記ヒューズに対応する
上記トリミング用開口部内に上記ヒューズ上及び上記金
属配線層と同じ材料からなる第２金属配線層を備えてい
ることが好ましい。ヒューズと第２金属配線層を同じ材
料で形成することにより、第２金属配線層を形成するた
めのエッチング時に、切断する必要があるヒューズの切
断を同時に行なうことができ、製造工程を短縮すること
ができる。さらに、下層の金属配線層と上層の第２金属
配線層を同じ材料で形成することにより、金属配線層と
第２金属配線層の間にバリアメタル層を形成する必要が
なくなるので、製造工程を短縮することができる。In the semiconductor device of the present invention, a trimming opening corresponding to the fuse is formed on the interlayer insulating film including the fuse and the metal wiring layer.
A second interlayer insulating film having a pad opening formed corresponding to the metal wiring layer, on the second interlayer insulating film, in the pad opening, and in the trimming opening corresponding to the uncut fuse. It is preferable that a second metal wiring layer made of the same material as that on the fuse and the metal wiring layer is provided. By forming the fuse and the second metal wiring layer with the same material, it is possible to simultaneously cut the fuses that need to be cut at the time of etching for forming the second metal wiring layer, and shorten the manufacturing process. You can Further, by forming the lower metal wiring layer and the upper second metal wiring layer with the same material, it is not necessary to form a barrier metal layer between the metal wiring layer and the second metal wiring layer, so that the manufacturing process is It can be shortened.
【００１８】本発明の製造方法において、上記最終保護
膜として、下層から順に、シリコン酸化膜、シリコン窒
化膜、及び、感光性ポリイミド膜又は感光性ポリベンゾ
オキサゾール膜を形成することが好ましい。その結果、
通常の半導体装置製造プロセスを用いて、第２金属配線
層の機械的強度対策及び湿度対策を図ることができる。In the manufacturing method of the present invention, it is preferable that a silicon oxide film, a silicon nitride film, and a photosensitive polyimide film or a photosensitive polybenzoxazole film are formed in order from the lower layer as the final protective film. as a result,
By using a normal semiconductor device manufacturing process, it is possible to take measures against mechanical strength and humidity of the second metal wiring layer.
【００１９】本発明の製造方法において、上記第２層間
絶縁膜は、感光性ポリイミド膜又は感光性ポリベンゾオ
キサゾール膜を少なくとも最上層に含み、上記感光性ポ
リイミド膜又は上記感光性ポリベンゾオキサゾール膜へ
の露光の際にグラデーションマスクを用い、上記トリミ
ング用開口部及び上記パッド開口部をテーパ形状に形成
することが好ましい。その結果、第２金属配線層につい
て十分なカバレッジ（段差被覆性）を得ることができ
る。In the manufacturing method of the present invention, the second interlayer insulating film contains a photosensitive polyimide film or a photosensitive polybenzoxazole film as at least the uppermost layer, and the photosensitive polyimide film or the photosensitive polybenzoxazole film is formed. It is preferable to form the trimming opening and the pad opening in a tapered shape by using a gradation mask during the exposure. As a result, sufficient coverage (step coverage) can be obtained for the second metal wiring layer.
【００２０】ここで、グラデーションマスクとは、光の
透過率の２次元的な分布を有し、この２次元的な分布に
おいて透過率が段階的もしくは連続的に変化するものを
言う。グラデーションマスクは例えば特開平９−１４６
２５９号公報に開示されている。グラデーションマスク
を用いることにより、感光性ポリイミド膜又は感光性ポ
リベンゾオキサゾール膜に、テーパ形状のトリミング用
開口部及びパッド開口部を形成することができる。感光
性ポリイミド膜又は感光性ポリベンゾオキサゾール膜の
下層に第２層間絶縁膜を構成する絶縁膜が形成されてい
る場合は、感光性ポリイミド膜又は感光性ポリベンゾオ
キサゾール膜をマスクにして下層の絶縁膜をエッチング
することにより、トリミング用開口部及びパッド開口部
をテーパ形状に形成することができる。Here, the gradation mask has a two-dimensional distribution of light transmittance, and the transmittance changes stepwise or continuously in this two-dimensional distribution. The gradation mask is, for example, Japanese Patent Laid-Open No. 9-146.
No. 259 is disclosed. By using the gradation mask, tapered trimming openings and pad openings can be formed in the photosensitive polyimide film or the photosensitive polybenzoxazole film. When an insulating film forming the second interlayer insulating film is formed under the photosensitive polyimide film or the photosensitive polybenzoxazole film, the photosensitive polyimide film or the photosensitive polybenzoxazole film is used as a mask to insulate the lower layer. By etching the film, the trimming opening and the pad opening can be formed in a tapered shape.
【００２１】[0021]
【実施例】図１は、半導体装置の一実施例のヒューズ及
び金属電極パッド部分を示す断面図であり、（Ａ）はヒ
ューズを切断していない部分、（Ｂ）はヒューズを切断
した部分を示す。半導体基板１上にシリコン酸化膜から
なる下地絶縁膜３が形成されている。下地絶縁膜３上に
ゲート電極や抵抗体などのポリシリコン膜５が形成され
ている。図１では別々の抵抗体につながる２つのポリシ
リコン膜５のみが示されている。ポリシリコン膜５を含
む半導体基板１上全面に例えばＢＰＳＧ膜からなる層間
絶縁膜７が形成されている。層間絶縁膜７にはポリシリ
コン膜５に対応して接続孔９が形成されている。1 is a cross-sectional view showing a fuse and a metal electrode pad portion of an embodiment of a semiconductor device. FIG. 1A is a portion where the fuse is not cut, and FIG. 1B is a portion where the fuse is cut. Show. A base insulating film 3 made of a silicon oxide film is formed on a semiconductor substrate 1. A polysilicon film 5 such as a gate electrode and a resistor is formed on the base insulating film 3. In FIG. 1, only two polysilicon films 5 connected to different resistors are shown. An interlayer insulating film 7 made of, for example, a BPSG film is formed on the entire surface of the semiconductor substrate 1 including the polysilicon film 5. A connection hole 9 is formed in the interlayer insulating film 7 so as to correspond to the polysilicon film 5.
【００２２】層間絶縁膜７上及び接続孔９内に例えばＡ
ｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））から
なるヒューズ１１、金属配線層１３及び金属電極パッド
１５が形成されている。図１（Ｂ）では、ヒューズ１１
は切断されている。図１（Ａ）及び（Ｂ）にはそれぞれ
１つずつしかヒューズ１１を示していないが、ウェハの
他の領域に複数のヒューズ１１が形成されている。On the interlayer insulating film 7 and in the connection hole 9, for example, A
A fuse 11, a metal wiring layer 13, and a metal electrode pad 15 made of an l-Si alloy (Si: 1 w% (mass percent)) are formed. In FIG. 1B, the fuse 11
Is disconnected. Although only one fuse 11 is shown in each of FIGS. 1A and 1B, a plurality of fuses 11 are formed in other regions of the wafer.
【００２３】層間絶縁膜７上に例えば下層が４０００Å
の膜厚をもつＰＳＧ膜１７、上層が１２０００Åの膜厚
をもつＳｉＮ膜１９からなるパッシベーション膜が形成
されている。さらにその上に例えば５３０００Åの膜厚
をもつ感光性ポリイミド膜２１が形成されている。ＰＳ
Ｇ膜１７、ＳｉＮ膜１９及び感光性ポリイミド膜２１は
第２層間絶縁膜２３を構成する。On the inter-layer insulation film 7, for example, the lower layer is 4000 Å
A PSG film 17 having a film thickness of 1 and a SiN film 19 having an upper film thickness of 12000Å are formed as a passivation film. Further thereon, a photosensitive polyimide film 21 having a film thickness of 53000Å is formed. PS
The G film 17, the SiN film 19 and the photosensitive polyimide film 21 form a second interlayer insulating film 23.
【００２４】第２層間絶縁膜２３には、ヒューズ１１に
対応してトリミング用開口部２５が形成されており、金
属電極パッド１５に対応してパッド開口部２７が形成さ
れている。トリミング用開口部２５及びパッド開口部２
７の感光性ポリイミド膜２１部分はテーパ形状に形成さ
れている。In the second interlayer insulating film 23, a trimming opening 25 is formed corresponding to the fuse 11, and a pad opening 27 is formed corresponding to the metal electrode pad 15. Trimming opening 25 and pad opening 2
The photosensitive polyimide film 21 portion of No. 7 is formed in a tapered shape.
【００２５】第２層間絶縁膜２３上、切断されていない
ヒューズ１１に対応するトリミング用開口部２５内及び
パッド開口部２７内に、例えば第２金属材料層としての
Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなる第２金属配線
層２９及び第２金属電極パッド３１が形成されている。
切断されていないヒューズ１１に対応するトリミング用
開口部２５内に埋め込まれた第２金属配線層２９は、い
ずれの第２金属配線層２９とも電気的に接続されていな
い（図１（Ａ）参照）。切断されているヒューズ１１に
対応するトリミング用開口部２５内には第２金属配線層
２９は存在しない（図１（Ｂ）参照）。On the second interlayer insulating film 23, in the trimming opening 25 and the pad opening 27 corresponding to the uncut fuse 11, for example, an Al--Si alloy (Si: 1w as a second metal material layer). %) Of the second metal wiring layer 29 and the second metal electrode pad 31 are formed.
The second metal wiring layer 29 embedded in the trimming opening 25 corresponding to the uncut fuse 11 is not electrically connected to any second metal wiring layer 29 (see FIG. 1A). ). The second metal wiring layer 29 does not exist in the trimming opening 25 corresponding to the cut fuse 11 (see FIG. 1B).
【００２６】第２金属配線層２９上を含む感光性ポリイ
ミド膜２１上に、例えば下層が４０００Åの膜厚をもつ
ＰＳＧ膜３３、上層が１２０００Åの膜厚をもつＳｉＮ
膜３５からなるパッシベーション膜が形成されている。
さらにその上に例えば２５００００Åの膜厚をもつ感光
性ポリイミド膜３７が形成されている。ＰＳＧ膜３３、
ＳｉＮ膜３５及び感光性ポリイミド膜３７は最終保護膜
３９を構成する。On the photosensitive polyimide film 21 including the second metal wiring layer 29, for example, the lower layer is a PSG film 33 having a film thickness of 4000 Å, and the upper layer is SiN having a film thickness of 12000 Å.
A passivation film made of the film 35 is formed.
Further thereon, a photosensitive polyimide film 37 having a film thickness of 250,000 Å is formed. PSG film 33,
The SiN film 35 and the photosensitive polyimide film 37 form a final protective film 39.
【００２７】最終保護膜３９には第２金属電極パッド３
１に対応して第２パッド開口部４１が形成されている。
第２パッド開口部４１内に露出した第２金属電極パッド
３１表面に例えば下層から順にＴｉ層／Ｎｉ層／Ａｇ層
（膜厚：１０００Å／４０００Å／１０００Å）からな
るバリアメタル層４３が形成されている。第２金属電極
パッド３１上にバリアメタル層４３を介して半田ボール
４５が機械的に固着されている。The second metal electrode pad 3 is formed on the final protective film 39.
The second pad opening portion 41 is formed corresponding to 1.
A barrier metal layer 43 formed of, for example, a Ti layer / Ni layer / Ag layer (film thickness: 1000Å / 4000Å / 1000Å) is formed on the surface of the second metal electrode pad 31 exposed in the second pad opening 41 in order from the bottom layer. There is. Solder balls 45 are mechanically fixed onto the second metal electrode pads 31 via a barrier metal layer 43.
【００２８】この実施例では、ヒューズ１１を金属材料
層により層間絶縁膜７上に形成し、ヒューズ１１とポリ
シリコン膜からなる抵抗体（図示は省略）を別々の層に
配置しているので、チップ面積を小さくすることが可能
である。さらに、ヒューズ１１下には層間絶縁膜７が形
成されているので、トリミング用開口部２５を介して素
子内部へ水分が浸入するのを防止することができ、水分
の影響による信頼性の劣化を防止することができる。In this embodiment, the fuse 11 is formed of the metal material layer on the interlayer insulating film 7, and the fuse 11 and the resistor (not shown) made of the polysilicon film are arranged in different layers. It is possible to reduce the chip area. Furthermore, since the interlayer insulating film 7 is formed under the fuse 11, it is possible to prevent moisture from entering the inside of the element through the trimming opening 25, and the reliability is deteriorated due to the influence of moisture. Can be prevented.
【００２９】さらに、ヒューズ１１は金属配線層１３と
同じ材料で形成されているので、ヒューズ１１と金属配
線層１３を同時に形成することができ、製造工程を短縮
することができる。さらに、ヒューズ１１、金属配線層
１３及び第２金属配線層２９は同じ材料で形成されてい
るので、第２金属配線層２９を形成するためのエッチン
グ時に、切断する必要があるヒューズ１１の切断を同時
に行なうことができ、さらに、金属配線層１３と第２金
属配線層２９の間にバリアメタル層を形成する必要がな
くなるので、製造工程を短縮することができる。Further, since the fuse 11 is made of the same material as the metal wiring layer 13, the fuse 11 and the metal wiring layer 13 can be formed at the same time, and the manufacturing process can be shortened. Further, since the fuse 11, the metal wiring layer 13, and the second metal wiring layer 29 are formed of the same material, it is necessary to cut the fuse 11 that needs to be cut at the time of etching for forming the second metal wiring layer 29. This can be performed simultaneously, and since it is not necessary to form a barrier metal layer between the metal wiring layer 13 and the second metal wiring layer 29, the manufacturing process can be shortened.
【００３０】図２から図５は本発明の製造方法の一実施
例を示す工程断面図である。図６はこの実施例の一部を
示すフローチャートである。図１から図６を参照してこ
の実施例を説明する。
（１）半導体基板１上に下地絶縁膜３を形成し、下地絶
縁膜３上にポリシリコン膜４を形成する（図２（ａ）参
照）。ポリシリコン膜４をパターニングして、ゲート電
極や抵抗体などのポリシリコン膜５を形成する（図２
（ｂ）参照）。図では、別々の抵抗体につながる２つの
ポリシリコン膜５のみを示している。半導体基板１上全
面に層間絶縁膜７としてのＢＰＳＧ膜を形成する（図２
（ｃ）参照）。ポリシリコン膜５に対応して層間絶縁膜
７に接続孔９を形成する（図２（ｄ）参照）。2 to 5 are process sectional views showing one embodiment of the manufacturing method of the present invention. FIG. 6 is a flowchart showing a part of this embodiment. This embodiment will be described with reference to FIGS. (1) The base insulating film 3 is formed on the semiconductor substrate 1, and the polysilicon film 4 is formed on the base insulating film 3 (see FIG. 2A). The polysilicon film 4 is patterned to form a polysilicon film 5 such as a gate electrode or a resistor (FIG. 2).
(See (b)). In the figure, only two polysilicon films 5 connected to different resistors are shown. A BPSG film as an interlayer insulating film 7 is formed on the entire surface of the semiconductor substrate 1 (FIG. 2).
(See (c)). A contact hole 9 is formed in the interlayer insulating film 7 corresponding to the polysilicon film 5 (see FIG. 2D).
【００３１】（２）例えばスパッタ法により、層間絶縁
膜７上及び接続孔９内に金属材料層１０としてのＡｌ−
Ｓｉ合金（Ｓｉ：１ｗ％）を堆積する（図２（ｅ）参
照）。金属材料層１０をパターニングして、ヒューズ１
１、金属配線層１３及び金属電極パッド１５を形成する
（図２（ｆ）参照）。金属材料層１０は他の金属材料で
あってもよく、例えばＡｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１
ｗ％、Ｃｕ：０.５ｗ％）やＡｌ−Ｃｕ（Ｃｕ：１ｗ
％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）などを挙げることが
できる。(2) Al-as the metal material layer 10 on the interlayer insulating film 7 and in the connection hole 9 is formed by, for example, a sputtering method.
A Si alloy (Si: 1 w%) is deposited (see FIG. 2 (e)). The fuse 1 is formed by patterning the metal material layer 10.
1, the metal wiring layer 13 and the metal electrode pad 15 are formed (see FIG. 2F). The metal material layer 10 may be another metal material, for example, an Al-Si-Cu alloy (Si: 1.
w%, Cu: 0.5w%) and Al-Cu (Cu: 1w)
%), Al—Cu (Cu: 2 w%) and the like.
【００３２】（３）例えばＣＶＤ（化学的気相成長）法
により、半導体基板１上全面に、ＰＳＧ膜１７を４００
０Åの膜厚で形成し、さらにその上にＳｉＮ膜１９を１
２０００Åの膜厚で形成してパッシベーション膜を形成
する。さらにその上に、例えばポジ型感光性ポリイミド
材料２０を５３０００Åの膜厚で塗布形成する（図２
（ｇ）参照）。(3) A PSG film 17 of 400 is formed on the entire surface of the semiconductor substrate 1 by, for example, a CVD (chemical vapor deposition) method.
It is formed with a film thickness of 0Å, and a SiN film 19 is further formed thereon.
A passivation film is formed with a film thickness of 2000Å. Further thereon, for example, a positive photosensitive polyimide material 20 is applied and formed with a film thickness of 53000Å (FIG. 2).
(See (g)).
【００３３】（４）グラデーションマスクを用いた露光
及び現像処理により、ヒューズ１１上及び金属電極パッ
ド１５上に対応して、テーパ形状の開口部を形成し、そ
の後、３２０℃のポリイミド硬化処理を行なって感光性
ポリイミド膜２１を形成する（図３（ｈ）参照）。感光
性ポリイミド膜２１をマスクにして、ＳｉＮ膜１９及び
ＰＳＧ膜１７をエッチングし、ＰＳＧ膜１７、ＳｉＮ膜
１９及び感光性ポリイミド膜２１からなる第２層間絶縁
膜２３に、ヒューズ１１上にトリミング用開口部２５を
形成し、金属電極パッド１５上にパッド開口部２７を形
成する。これにより、ヒューズ１１が露出される（図３
（ｉ）及び図６（ステップＳ１）参照）。(4) A tapered opening is formed on the fuse 11 and the metal electrode pad 15 by exposure and development using a gradation mask, and then a polyimide curing treatment at 320 ° C. is performed. To form a photosensitive polyimide film 21 (see FIG. 3 (h)). Using the photosensitive polyimide film 21 as a mask, the SiN film 19 and the PSG film 17 are etched to form a second interlayer insulating film 23 including the PSG film 17, the SiN film 19 and the photosensitive polyimide film 21 on the fuse 11 for trimming. The opening 25 is formed, and the pad opening 27 is formed on the metal electrode pad 15. As a result, the fuse 11 is exposed (see FIG. 3).
(I) and FIG. 6 (step S1)).
【００３４】（５）金属電極パッド１５にプローブ針４
７を接触させてウェハテストを行ない、切断する必要が
あるヒューズ１１を決定する（図３（ｊ）及び図６（ス
テップＳ２）参照）。(5) The probe needle 4 on the metal electrode pad 15
A wafer test is performed by bringing 7 into contact with each other to determine the fuse 11 that needs to be cut (see FIG. 3 (j) and FIG. 6 (step S2)).
【００３５】（６）例えばスパッタ法により、感光性ポ
リイミド層２１上、トリミング用開口部２５内及びパッ
ド開口部２７内に第２金属材料層２８としてのＡｌ−Ｓ
ｉ合金（Ｓｉ：１ｗ％）を堆積する（図３（ｋ）参
照）。ここで、ヒューズ１１、金属配線層１３及び金属
電極パッド１５を形成するための金属材料層１０と第２
金属材料層２８を同じ材料により形成することにより、
ヒューズ１１上及び金属電極パッド１５上にバリアメタ
ル層を形成する必要がなくなり、製造工程を短縮するこ
とができる。さらに、トリミング用開口部２５及びパッ
ド開口部２７はテーパ形状に形成されているので、第２
金属配線となる第２金属材料層２８について十分なカバ
レッジを得ることができる。(6) Al-S as the second metal material layer 28 on the photosensitive polyimide layer 21, the trimming opening 25, and the pad opening 27 by, for example, a sputtering method.
An i alloy (Si: 1 w%) is deposited (see FIG. 3 (k)). Here, the metal material layer 10 for forming the fuse 11, the metal wiring layer 13, and the metal electrode pad 15 and the second
By forming the metal material layer 28 from the same material,
It is not necessary to form a barrier metal layer on the fuse 11 and the metal electrode pad 15, and the manufacturing process can be shortened. Further, since the trimming opening 25 and the pad opening 27 are formed in a tapered shape, the second
Sufficient coverage can be obtained for the second metal material layer 28 to be the metal wiring.
【００３６】（７）第２金属材料層２８上にポジ型フォ
トレジスト４９を塗布する（図３（ｌ）参照）。縮小投
影露光法により、マスク５１を用いて第２金属配線層用
の露光を行なう。このとき、全てのトリミング用開口部
２５上のポジ型フォトレジスト４９には露光されない
（図３（ｍ）参照）。(7) A positive photoresist 49 is applied on the second metal material layer 28 (see FIG. 3 (l)). Exposure for the second metal wiring layer is performed using the mask 51 by the reduction projection exposure method. At this time, the positive photoresist 49 on all the trimming openings 25 is not exposed (see FIG. 3 (m)).
【００３７】続きの工程は、ヒューズ１１の切断を行な
う領域と行なわない領域とで図面を分けて説明する。図
４はヒューズ１１の切断を行なう領域を示し、図５はヒ
ューズ１１の切断を行なわない領域を示す。
（８）ＥＢ（電子ビーム）描画装置を用いて、切断する
必要があるヒューズ１１に対応するトリミング用開口部
２５上のポジ型フォトレジスト４９に露光する（図４
（ｎ）参照）。切断する必要がないヒューズ１１に対応
するトリミング用開口部２５上のポジ型フォトレジスト
４９には露光しない（図５（ｎ）参照）。ポジ型フォト
レジスト４９を現像してフォトレジストパターン５３を
形成する（図４（ｏ）及び図５（ｏ）参照）。The subsequent steps will be described by dividing the drawing into regions where the fuse 11 is cut and regions where the fuse 11 is not cut. 4 shows a region where the fuse 11 is cut, and FIG. 5 shows a region where the fuse 11 is not cut. (8) The positive photoresist 49 on the trimming opening 25 corresponding to the fuse 11 that needs to be cut is exposed using an EB (electron beam) drawing device (FIG. 4).
(See (n)). The positive photoresist 49 on the trimming opening 25 corresponding to the fuse 11 that does not need to be cut is not exposed (see FIG. 5 (n)). The positive photoresist 49 is developed to form a photoresist pattern 53 (see FIGS. 4 (o) and 5 (o)).
【００３８】（９）フォトレジストパターン５３をマス
クにして、第２金属材料層２８をメタルドライエッチン
グし、第２金属配線層２９及び第２金属電極パッド３１
を形成する。このとき、ヒューズ１１の切断を行なう領
域では、トリミング用開口部２５内の第２金属配線層２
８を除去し、さらにトリミング用開口部２５内に露出し
たヒューズ１１を除去して切断する（図４（ｐ）参
照）。ここで、ヒューズ１１と第２金属材料層２８は同
じ材料によって形成されているので、一連のエッチング
処理により第２金属配線層２９の形成及びヒューズ１１
の切断を行なうことができる。ヒューズ１１の切断を行
なわない領域では、フォトレジストパターン５３が存在
するので、トリミング用開口部２５内の第２金属配線層
２８は除去されず、その部分の第２金属配線層２８は第
２金属配線層２９となる。ただし、トリミング用開口部
２５からの第２金属配線層２９は、いずれの第２金属配
線層２９とも電気的に接続されていない（図５（ｐ）参
照）。このようにして、第２金属配線層（再配線層）２
９の形成とヒューズ１１の切断を同時に行なう（図５
（ステップＳ３）参照）。(9) Using the photoresist pattern 53 as a mask, the second metal material layer 28 is subjected to metal dry etching, and the second metal wiring layer 29 and the second metal electrode pad 31 are used.
To form. At this time, in the region where the fuse 11 is cut, the second metal wiring layer 2 in the trimming opening 25 is formed.
8 is removed, and the fuse 11 exposed in the trimming opening 25 is removed and cut (see FIG. 4 (p)). Since the fuse 11 and the second metal material layer 28 are made of the same material, the second metal wiring layer 29 and the fuse 11 are formed by a series of etching processes.
Can be cut. Since the photoresist pattern 53 exists in the region where the fuse 11 is not cut, the second metal wiring layer 28 in the trimming opening portion 25 is not removed, and the second metal wiring layer 28 in that portion is formed of the second metal. It becomes the wiring layer 29. However, the second metal wiring layer 29 from the trimming opening 25 is not electrically connected to any of the second metal wiring layers 29 (see FIG. 5 (p)). In this way, the second metal wiring layer (rewiring layer) 2
9 and the fuse 11 are cut at the same time (see FIG. 5).
(See step S3).
【００３９】（１０）例えばＣＶＤ法により、半導体基
板１上全面に、ＰＳＧ膜３３を４０００Åの膜厚で形成
し、さらにその上にＳｉＮ膜３５を１２０００Åの膜厚
で形成してパッシベーション膜を形成する。さらにその
上に、例えばネガ型感光性ポリイミド材料３６を２５０
０００Åの膜厚で塗布形成する（図４（ｑ）、図５
（ｑ）及び図６（ステップＳ４）参照））。(10) A PSG film 33 is formed on the entire surface of the semiconductor substrate 1 to a thickness of 4000 Å, and a SiN film 35 is formed thereon to a thickness of 12000 Å to form a passivation film, for example, by the CVD method. To do. On top of that, for example, a negative photosensitive polyimide material 36 is added 250
The coating is formed with a film thickness of 000Å (Fig. 4 (q), Fig. 5
(Q) and FIG. 6 (step S4))).
【００４０】（１１）露光及び現像処理を施して、ネガ
型感光性ポリイミド材料３６に第２金属電極パッドに対
応して開口部を形成し、その後、３２０℃のポリイミド
硬化処理を施して感光性ポリイミド膜３７を形成する。
感光性ポリイミド膜３７をマスクにして、ＳｉＮ膜３５
及びＰＳＧ膜３３をエッチングし、ＰＳＧ膜３３、Ｓｉ
Ｎ膜３５及び感光性ポリイミド膜３７からなる最終保護
膜３９に、第２金属電極パッド３１上に対応して第２パ
ッド開口部４１を形成する（図４（ｒ）、図５（ｒ）及
び図６（ステップＳ５）参照）。(11) The negative photosensitive polyimide material 36 is exposed to light and developed to form an opening corresponding to the second metal electrode pad, and then a polyimide curing treatment at 320 ° C. is applied to the photosensitive material. A polyimide film 37 is formed.
Using the photosensitive polyimide film 37 as a mask, the SiN film 35
And the PSG film 33 are etched to form the PSG film 33, Si
A second pad opening 41 is formed in the final protective film 39 composed of the N film 35 and the photosensitive polyimide film 37 so as to correspond to the second metal electrode pad 31 (FIGS. 4 (r), 5 (r), and 5 (r)). See FIG. 6 (step S5)).
【００４１】（１２）第２金属電極パッド３１を露出さ
せるように、フォトレジストパターンを形成する。その
フォトレジストパターンをマスクにして、蒸着法によ
り、露出した第２金属電極パッド３１表面に、例えば下
層から順にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：１０００Å
／４０００Å／１０００Å）からなるバリアメタル層４
３を形成する。フォトレジストパターンを除去した後、
ＳＭＴを用いて第２金属電極パッド３１に半田ボール４
５を機械的に固着する（図１（Ａ），（Ｂ）及び図６
（ステップＳ６）参照）。ここでは、バリアメタル層４
３をいわゆるリフトオフ法により形成しているが、バリ
アメタル層４３の形成はリフトオフ法には限定されず、
他の方法を用いてもよい。また、バリアメタル層４３と
してＴｉ層／Ｎｉ層／Ａｇ層を用いているが、本発明に
おいてバリアメタル層はこれに限定されるものではな
く、他の材料からなるバリアメタル層を用いてもよい。
ウェハテスト後、半導体基板１をスクライブ工程でチッ
プに分割して、ウェハレベルＣＳＰを完成する。(12) A photoresist pattern is formed so as to expose the second metal electrode pad 31. Using the photoresist pattern as a mask, a Ti layer / Ni layer / Ag layer (thickness: 1000Å
/ 4000Å / 1000Å) barrier metal layer 4
3 is formed. After removing the photoresist pattern,
Solder balls 4 are formed on the second metal electrode pads 31 by using SMT.
5 is mechanically fixed (FIGS. 1A and 1B and FIG. 6).
(See step S6). Here, the barrier metal layer 4
3 is formed by the so-called lift-off method, but the formation of the barrier metal layer 43 is not limited to the lift-off method.
Other methods may be used. Although the Ti layer / Ni layer / Ag layer is used as the barrier metal layer 43, the barrier metal layer is not limited to this in the present invention, and a barrier metal layer made of another material may be used. .
After the wafer test, the semiconductor substrate 1 is divided into chips by a scribe process to complete a wafer level CSP.
【００４２】この実施例において、工程（５）でのウェ
ハテスト後、第２金属材料層２８を全面に成膜した状態
（図３（ｋ）参照）でウェハを保管しておくようにすれ
ば、受注後、客先の要求に合わせてトリミング処理を行
ない、アセンブリ工程を行なうことができるので、受注
から出荷までの工期を短縮することが可能である。In this embodiment, after the wafer test in the step (5), the wafer should be stored with the second metal material layer 28 formed on the entire surface (see FIG. 3 (k)). After the order is received, the trimming process can be performed according to the customer's request and the assembly process can be performed, so that it is possible to shorten the period from the order to the shipment.
【００４３】図１から図６に示した実施例では、第２層
間絶縁膜２３の最上層及び最終保護膜３９の最上層に感
光性ポリイミド膜２１，３７を用いているが、本発明は
これに限定されるものではなく、感光性ポリイミド膜に
替えてポリベンゾオキサゾール膜を用いてもよい。以
上、本発明の実施例を説明したが、本発明はこれに限定
されるものではなく、特許請求の範囲に記載された本発
明の範囲内で種々の変更が可能である。In the embodiment shown in FIGS. 1 to 6, the photosensitive polyimide films 21 and 37 are used as the uppermost layer of the second interlayer insulating film 23 and the uppermost layer of the final protective film 39. However, the photosensitive polyimide film may be replaced with a polybenzoxazole film. Although the embodiment of the present invention has been described above, the present invention is not limited to this, and various modifications can be made within the scope of the present invention described in the claims.
【００４４】[0044]
【発明の効果】請求項１に記載の半導体装置では、抵抗
体を構成するポリシリコン膜と、上記ポリシリコン膜を
覆う層間絶縁膜上に形成された金属材料層からなり、上
記層間絶縁膜に形成された接続孔を介して上記ポリシリ
コン膜と電気的に接続されているヒューズを備え、抵抗
体とヒューズを別々の層に配置するようにしたので、チ
ップ面積を小さくすることができる。さらに、ヒューズ
上にトリミング用開口部を設けても、ヒューズ下には層
間絶縁膜が形成されているので、素子内部への水分の浸
入を防止することができ、水分の影響による信頼性の劣
化を防止することができる。In the semiconductor device according to the first aspect, the polysilicon film forming the resistor and the metal material layer formed on the interlayer insulating film covering the polysilicon film are formed in the interlayer insulating film. Since the fuse electrically connected to the polysilicon film through the formed connection hole is provided and the resistor and the fuse are arranged in different layers, the chip area can be reduced. Further, even if the trimming opening is provided on the fuse, the interlayer insulating film is formed under the fuse, so that it is possible to prevent the intrusion of moisture into the element, and the reliability is deteriorated due to the influence of moisture. Can be prevented.
【００４５】請求項２に記載の半導体装置では、上記ヒ
ューズは、上記層間絶縁膜上に形成される金属配線層と
同じ材料で形成されているようにしたので、ヒューズと
金属配線層を同時に形成することができ、製造工程を短
縮することができる。According to another aspect of the semiconductor device of the present invention, the fuse is made of the same material as the metal wiring layer formed on the interlayer insulating film. Therefore, the fuse and the metal wiring layer are simultaneously formed. Therefore, the manufacturing process can be shortened.
【００４６】請求項３に記載の半導体装置では、上記ヒ
ューズ上及び上記金属配線層上を含む上記層間絶縁膜上
に形成され、上記ヒューズに対応してトリミング用開口
部、上記金属配線層に対応してパッド開口部が形成され
た第２層間絶縁膜と、上記第２層間絶縁膜上、上記パッ
ド開口部内、及び切断されていない上記ヒューズに対応
する上記トリミング用開口部内に上記ヒューズ上及び上
記金属配線層と同じ材料からなる第２金属配線層を備え
ているようにしたので、第２金属配線層を形成するため
のエッチング時に、切断する必要があるヒューズの切断
を同時に行なうことができ、製造工程を短縮することが
できる。さらに、下層の金属配線層と上層の第２金属配
線層を同じ材料で形成することにより、金属配線層と第
２金属配線層の間にバリアメタル層を形成する必要がな
くなるので、製造工程を短縮することができる。According to another aspect of the semiconductor device of the present invention, the semiconductor device is formed on the interlayer insulating film including the fuse and the metal wiring layer, and corresponds to the trimming opening and the metal wiring layer. And the second interlayer insulating film having the pad opening formed therein, the second interlayer insulating film, the pad opening, and the trimming opening corresponding to the uncut fuse on the fuse and the fuse. Since the second metal wiring layer made of the same material as the metal wiring layer is provided, it is possible to simultaneously cut the fuses that need to be cut at the time of etching for forming the second metal wiring layer, The manufacturing process can be shortened. Further, by forming the lower metal wiring layer and the upper second metal wiring layer with the same material, it is not necessary to form a barrier metal layer between the metal wiring layer and the second metal wiring layer, so that the manufacturing process is It can be shortened.
【００４７】請求項４に記載の製造方法では、抵抗体を
構成するポリシリコン膜上に層間絶縁膜に接続孔を形成
し、層間絶縁膜上に金属材料層からなるヒューズ及び金
属配線を形成し、第２層間絶縁膜を形成し、トリミング
用開口部及びパッド開口部を形成し、ウェハテストを行
なった後、上記金属配線層と同じ材料からなる第２金属
材料層を形成し、写真製版技術及びエッチング技術によ
り第２金属材料層をパターニングして第２金属配線層を
形成するとき、切断する必要があるヒューズの切断を同
時に行なうようにしたので、トリミング工程を第２金属
配線層形成時に同時に行なうことができ、工程を簡略化
できる。さらに、ウェハテスト後、第２金属材料層を全
面に成膜した状態でウェハを保管しておき、受注後、客
先の要求に合わせてトリミング処理を行ない、アセンブ
リ工程を行なうことができるので、受注から出荷までの
工期を短縮することが可能である。In the manufacturing method according to the fourth aspect, the connection hole is formed in the interlayer insulating film on the polysilicon film forming the resistor, and the fuse and the metal wiring made of the metal material layer are formed on the interlayer insulating film. , A second interlayer insulating film is formed, a trimming opening and a pad opening are formed, a wafer test is performed, and then a second metal material layer made of the same material as the metal wiring layer is formed. Further, when the second metal material layer is patterned by the etching technique to form the second metal wiring layer, the fuses that need to be cut are cut at the same time. Therefore, the trimming step is performed at the same time when the second metal wiring layer is formed. It can be performed and the process can be simplified. Further, after the wafer test, the wafer is stored with the second metal material layer formed on the entire surface, and after the order is received, the trimming process can be performed according to the customer's request, and the assembly process can be performed. It is possible to shorten the construction period from order receipt to shipment.
【００４８】請求項５に記載の製造方法では、上記最終
保護膜として、下層から順に、シリコン酸化膜、シリコ
ン窒化膜、及び、感光性ポリイミド膜又は感光性ポリベ
ンゾオキサゾール膜を形成するようにしたので、通常の
半導体装置製造プロセスを用いて、第２金属配線層の機
械的強度対策及び湿度対策を図ることができる。In the manufacturing method of the fifth aspect, as the final protective film, a silicon oxide film, a silicon nitride film, and a photosensitive polyimide film or a photosensitive polybenzoxazole film are formed in order from the bottom layer. Therefore, it is possible to take measures against mechanical strength and humidity of the second metal wiring layer by using a normal semiconductor device manufacturing process.
【００４９】請求項６に記載の製造方法では、上記第２
層間絶縁膜は、感光性ポリイミド膜又は感光性ポリベン
ゾオキサゾール膜を少なくとも最上層に含み、上記感光
性ポリイミド膜又は上記感光性ポリベンゾオキサゾール
膜への露光の際にグラデーションマスクを用い、上記ト
リミング用開口部及び上記パッド開口部をテーパ形状に
形成するようにしたので、第２金属配線層について十分
なカバレッジを得ることができる。In the manufacturing method according to claim 6, the second
The interlayer insulating film includes a photosensitive polyimide film or a photosensitive polybenzoxazole film in at least the uppermost layer, and a gradation mask is used during the exposure to the photosensitive polyimide film or the photosensitive polybenzoxazole film to perform the trimming. Since the opening and the pad opening are formed in a tapered shape, sufficient coverage can be obtained for the second metal wiring layer.
【図１】半導体装置の一実施例のヒューズ及び金属電極
パッド部分を示す断面図であり、（Ａ）はヒューズを切
断していない部分、（Ｂ）はヒューズを切断した部分を
示す。FIG. 1 is a cross-sectional view showing a fuse and a metal electrode pad portion of an embodiment of a semiconductor device, (A) shows a portion where the fuse is not cut, and (B) shows a portion where the fuse is cut.
【図２】製造方法の一実施例の最初を示す工程断面図で
ある。FIG. 2 is a process cross-sectional view showing the first part of an embodiment of a manufacturing method.
【図３】図２の続きを示す工程断面図である。FIG. 3 is a process sectional view showing a sequel to FIG. 2;
【図４】図３の続きを示す工程断面図であり、ヒューズ
の切断を行なう領域を示す。FIG. 4 is a process sectional view showing a sequel to FIG. 3, showing a region in which a fuse is cut.
【図５】図３の続きを示す工程断面図であり、ヒューズ
の切断を行なわない領域を示す。FIG. 5 is a process sectional view showing a sequel to FIG. 3, showing a region in which the fuse is not cut;
【図６】同実施例の一部を示すフローチャートである。FIG. 6 is a flowchart showing a part of the embodiment.
【図７】従来のウェハレベルＣＳＰにおけるヒューズ部
分を示す断面図であり、（Ａ）はレーザートリミング前
の状態、（Ｂ）はレーザートリミング後の状態、（Ｃ）
は樹脂封止後の状態を示す。FIG. 7 is a cross-sectional view showing a fuse portion in a conventional wafer level CSP, where (A) is a state before laser trimming, (B) is a state after laser trimming, and (C).
Shows the state after resin sealing.
【図８】従来のウェハレベルＣＳＰにおけるヒューズ及
び金属電極パッド部分を示す断面図である。FIG. 8 is a cross-sectional view showing a fuse and a metal electrode pad portion in a conventional wafer level CSP.
【図９】レーザートリミング工程を含む従来のウェハレ
ベルＣＳＰの製造工程の一部を示すフローチャートであ
る。FIG. 9 is a flowchart showing a part of a conventional wafer-level CSP manufacturing process including a laser trimming process.
１ シリコン基板 ３ 下地絶縁膜 ４，５ ポリシリコン膜 ７ 層間絶縁膜 ９ 接続孔 １０ 金属材料層 １１ ヒューズ １３ 金属配線層 １５ 金属電極パッド １７，３３ ＰＳＧ膜 １９，３５ ＳｉＮ膜 ２０ ポジ型感光性ポリイミド材料 ２１，３７ 感光性ポリイミド膜 ２３ 第２層間絶縁膜 ２５ トリミング用開口部 ２７ パッド開口部 ２８ 第２金属材料層 ２９ 第２金属配線層 ３１ 第２金属電極パッド ３６ ネガ型感光性ポリイミド材料 ３９ 最終保護膜 ４１ 第２パッド開口部 ４３ バリアメタル層 ４５ 半田ボール ４７ プローブ針 ４９ ポジ型フォトレジスト ５１ フォトマスク ５３ フォトレジストパターン 1 Silicon substrate 3 Base insulating film 4,5 Polysilicon film 7 Interlayer insulation film 9 connection holes 10 Metal material layer 11 fuse 13 Metal wiring layer 15 Metal electrode pad 17,33 PSG film 19,35 SiN film 20 Positive photosensitive polyimide material 21,37 Photosensitive polyimide film 23 Second interlayer insulating film 25 Trimming opening 27 Pad opening 28 Second Metal Material Layer 29 Second metal wiring layer 31 second metal electrode pad 36 Negative photosensitive polyimide material 39 Final protective film 41 second pad opening 43 Barrier metal layer 45 solder balls 47 probe needle 49 Positive photoresist 51 photo mask 53 photoresist pattern
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 JJ00 JJ09 KK04 KK09 NN32 PP15 QQ37 RR06 RR14 RR15 RR22 RR27 SS11 TT04 VV11 XX18 XX33 XX36 5F038 AR09 AV02 AV15 CA02 DT15 DT17 DT18 EZ20 5F064 BB35 CC22 DD42 DD48 EE32 EE33 EE35 EE56 FF04 FF12 FF27 FF29 ─────────────────────────────────────────────────── ─── Continued front page F term (reference) 5F033 HH09 JJ00 JJ09 KK04 KK09 NN32 PP15 QQ37 RR06 RR14 RR15 RR22 RR27 SS11 TT04 VV11 XX18 XX33 XX36 5F038 AR09 AV02 AV15 CA02 DT15 DT17 DT18 EZ20 5F064 BB35 CC22 DD42 DD48 EE32 EE33 EE35 EE56 FF04 FF12 FF27 FF29
Claims (6)
属材料層からなり、前記層間絶縁膜に形成された接続孔
を介して前記ポリシリコン膜と電気的に接続されている
ヒューズを備えたことを特徴とする半導体装置。1. A polysilicon film forming a resistor, and a metal material layer formed on an interlayer insulating film covering the polysilicon film, wherein the polysilicon film is formed through a connection hole formed in the interlayer insulating film. A semiconductor device comprising a fuse electrically connected to a silicon film.
成される金属配線層と同じ材料で形成されている請求項
１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the fuse is formed of the same material as a metal wiring layer formed on the interlayer insulating film.
含む前記層間絶縁膜上に形成され、前記ヒューズに対応
してトリミング用開口部、前記金属配線層に対応してパ
ッド開口部が形成された第２層間絶縁膜と、前記第２層
間絶縁膜上、前記パッド開口部内、及び切断されていな
い前記ヒューズに対応する前記トリミング用開口部内に
前記ヒューズ上及び前記金属配線層と同じ材料からなる
第２金属配線層を備えている請求項２に記載の半導体装
置。3. A trimming opening corresponding to the fuse and a pad opening corresponding to the metal wiring layer are formed on the interlayer insulating film including the fuse and the metal wiring layer. A second interlayer insulating film, and on the second interlayer insulating film, in the pad opening, and in the trimming opening corresponding to the uncut fuse, made of the same material as the fuse and the metal wiring layer. The semiconductor device according to claim 2, further comprising a second metal wiring layer.
特徴とする半導体装置の製造方法。 （Ａ）半導体基板上の下地絶縁膜上に抵抗体を構成する
ポリシリコン膜を形成する工程、（Ｂ）半導体基板上全
面に層間絶縁膜を形成し、前記ポリシリコン膜に対応し
て前記層間絶縁膜に接続孔を形成する工程、（Ｃ）前記
層間絶縁膜上及び前記接続孔内に金属材料層を形成し、
その金属材料層をパターニングして、ヒューズ及び金属
配線層を形成する工程、（Ｄ）半導体基板上全面に第２
層間絶縁膜を形成し、前記第２層間絶縁膜に、前記ヒュ
ーズに対応してトリミング用開口部を形成し、前記金属
配線層の金属電極パッド部分に対応してパッド開口部を
形成する工程、（Ｅ）前記金属電極パッドを介してウェ
ハテストを行ない、切断する必要がある前記ヒューズを
決定する工程、（Ｆ）前記トリミング用開口部内及び前
記パッド開口部内を含む半導体基板上全面に前記金属材
料層と同じ材料からなる第２金属材料層を形成する工
程、（Ｇ）前記第２金属材料層上に、第２金属配線層形
成領域上及び切断する必要がない前記ヒューズに対応す
る前記トリミング用開口部上を覆い、切断する必要があ
る前記ヒューズに対応する前記トリミング用開口部上に
開口部をもつレジストパターンを形成し、前記レジスト
パターンをマスクにして前記第２金属材料層をエッチン
グして、第２金属配線層を形成するとともに、露出した
前記トリミング用開口部内の前記第２金属材料層を除去
し、さらにその下の前記ヒューズを切断する工程、
（Ｈ）前記第２金属配線層の第２金属電極パッド部分に
第２パッド開口部をもつ最終保護膜を形成する工程。4. A method of manufacturing a semiconductor device, comprising the following steps (A) to (H). (A) A step of forming a polysilicon film forming a resistor on a base insulating film on a semiconductor substrate, (B) An interlayer insulating film is formed on the entire surface of the semiconductor substrate, and the interlayer is formed corresponding to the polysilicon film. Forming a connection hole in the insulating film, (C) forming a metal material layer on the interlayer insulating film and in the connection hole,
A step of patterning the metal material layer to form a fuse and a metal wiring layer, and (D) forming a second layer on the entire surface of the semiconductor substrate.
Forming an interlayer insulating film, forming a trimming opening corresponding to the fuse in the second interlayer insulating film, and forming a pad opening corresponding to a metal electrode pad portion of the metal wiring layer; (E) Performing a wafer test through the metal electrode pad to determine the fuse that needs to be cut, (F) The metal material on the entire surface of the semiconductor substrate including the trimming opening and the pad opening Forming a second metal material layer made of the same material as the layer, (G) trimming corresponding to the second metal wiring layer forming region and the fuse that does not need to be cut, on the second metal material layer A resist pattern having an opening is formed on the trimming opening that covers the opening and corresponds to the fuse that needs to be cut, and the resist pattern is used as a mask. Etching the second metal material layer to form a second metal wiring layer, removing the exposed second metal material layer in the trimming opening, and further cutting the fuse thereunder. ,
(H) A step of forming a final protective film having a second pad opening portion on the second metal electrode pad portion of the second metal wiring layer.
シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイ
ミド膜又は感光性ポリベンゾオキサゾール膜を形成する
請求項４に記載の製造方法。5. The final protective film, in order from the lower layer,
The manufacturing method according to claim 4, wherein a silicon oxide film, a silicon nitride film, and a photosensitive polyimide film or a photosensitive polybenzoxazole film are formed.
ド膜又は感光性ポリベンゾオキサゾール膜を少なくとも
最上層に含み、前記感光性ポリイミド膜又は前記感光性
ポリベンゾオキサゾール膜への露光の際にグラデーショ
ンマスクを用い、前記トリミング用開口部及び前記パッ
ド開口部をテーパ形状に形成する請求項４又は５に記載
の製造方法。6. The second interlayer insulating film includes a photosensitive polyimide film or a photosensitive polybenzoxazole film at least as an uppermost layer, and is exposed when the photosensitive polyimide film or the photosensitive polybenzoxazole film is exposed. The manufacturing method according to claim 4, wherein the trimming opening and the pad opening are formed in a tapered shape using a gradation mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284785A JP4274715B2 (en) | 2001-09-19 | 2001-09-19 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284785A JP4274715B2 (en) | 2001-09-19 | 2001-09-19 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003092353A true JP2003092353A (en) | 2003-03-28 |
| JP4274715B2 JP4274715B2 (en) | 2009-06-10 |
Family
ID=19108049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001284785A Expired - Fee Related JP4274715B2 (en) | 2001-09-19 | 2001-09-19 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4274715B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317839A (en) * | 2004-04-30 | 2005-11-10 | Nec Electronics Corp | Element provided with electrode pad |
| JP2006173476A (en) * | 2004-12-17 | 2006-06-29 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| US7825446B2 (en) | 2006-01-18 | 2010-11-02 | Fujitsu Semiconductor Limited | Semiconductor device, semiconductor wafer structure and method for manufacturing the semiconductor wafer structure |
| JP2011082409A (en) * | 2009-10-09 | 2011-04-21 | Casio Computer Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
-
2001
- 2001-09-19 JP JP2001284785A patent/JP4274715B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317839A (en) * | 2004-04-30 | 2005-11-10 | Nec Electronics Corp | Element provided with electrode pad |
| JP4609983B2 (en) * | 2004-04-30 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | Device with electrode pad |
| US8089165B2 (en) | 2004-04-30 | 2012-01-03 | Renesas Electronics Corporation | Device comprising electrode pad |
| JP2006173476A (en) * | 2004-12-17 | 2006-06-29 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| JP4547247B2 (en) * | 2004-12-17 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| US7825446B2 (en) | 2006-01-18 | 2010-11-02 | Fujitsu Semiconductor Limited | Semiconductor device, semiconductor wafer structure and method for manufacturing the semiconductor wafer structure |
| JP2011082409A (en) * | 2009-10-09 | 2011-04-21 | Casio Computer Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4274715B2 (en) | 2009-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7151312B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20030104686A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20070224798A1 (en) | Semiconductor device and medium of fabricating the same | |
| US8049343B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2009513013A (en) | Rewiring layer for wafer level chip scale package and method of manufacturing the same | |
| US11764164B2 (en) | Semiconductor device and method of forming the same | |
| US7244635B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3387478B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4547247B2 (en) | Semiconductor device | |
| US8309373B2 (en) | Method of manufacturing semiconductor device | |
| US7067929B2 (en) | Semiconductor wafer, semiconductor device, circuit board, electronic instrument, and method for manufacturing semiconductor device | |
| US20100059895A1 (en) | Semiconductor device having an interlayer insulating film wiring laminated structure section and method of fabricating the same | |
| US20130140710A1 (en) | Semiconductor device including a protective film | |
| KR100577308B1 (en) | Semiconductor device and method for manufacturing the same | |
| JP4274715B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100754895B1 (en) | Semiconductor device and method for forming the same | |
| JP2003100744A (en) | Semiconductor device and method of manufacturing the same | |
| KR100332935B1 (en) | Semiconductor device with flip chip connection structure and method of manufacturing the same | |
| JP3275306B2 (en) | Method for manufacturing semiconductor device | |
| JP2003068737A (en) | Semiconductor device and its manufacturing method | |
| JPH11354578A (en) | Semiconductor device and its manufacture | |
| JP4740536B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3722784B2 (en) | Semiconductor device | |
| JPH09246274A (en) | Semiconductor device | |
| JP2007035875A (en) | Semiconductor device and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080904 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090303 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |